【課題】Ｎ＋型ソース層とフローティングゲートとのカップリング比を高くしてプログラム特性を改善すると共にメモリーセルの面積の縮小化を図る。
【解決手段】Ｎ＋型ソース層４の両側にトレンチ３を形成する。トレンチ３の側壁は２つの素子分離層ＳＴＩ２の端面と平行なトレンチ側壁２ａ、トレンチ側壁２ｂと、ＳＴＩ２に垂直な面からなるトレンチ側壁３ａ、及びトレンチ側壁３ａと平行でないトレンチ側壁３ｂから構成される。かかる構成のトレンチ３の上部からトレンチ側壁３ａに平行で、且つＰ型ウエル層１に垂直又は角度をもった砒素イオン等のイオン注入を行い、トレンチ３底面からトレンチ側壁３ｂに延在するフローティングゲートＦＧ６と広い面積で対峙するＮ＋型ソース層４を形成する。 （もっと読む）

【課題】積層型メモリ構造を有する不揮発性半導体記憶装置において、従来に比して簡易な構造の階層選択トランジスタを有する不揮発性半導体記憶装置を提供する。
【解決手段】層間絶縁膜１０９と半導体層１０７とが交互に積層されたフィン状の積層構造に、フィン状の積層構造と交差するように電荷蓄積層１１２を介し制御ゲート電極１１８が配置されるメモリセル形成領域Ｒ１２に隣接して形成される階層選択トランジスタ形成領域Ｒ１１で、階層選択ゲート電極１１６，１１７は、フィン状の積層構造の半導体層１０７の側面を覆う数が一層ずつ減少するように階段状に、半導体層１０７の側面を電荷蓄積層１１２を介してフィン状の積層構造の上部から覆うように設けられ、各階層選択ゲート電極１１６，１１７によって覆われる半導体層１０７のうち、最下層の半導体層１０７よりも上層の半導体層１０７には所定の導電型の不純物が拡散されている。 （もっと読む）

【課題】ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】チャネル領域として機能するｐ型の半導体層１１と、チャネル領域を少なくとも囲み、活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方に設けられたｎ型の第１主電極領域１２と、活性領域２１Ｂの他方に設けられたｎ型の第２主電極領域１３と、活性領域２１Ｂ上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２上において、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極２４とを備え、チャネル領域への前記キャリアの注入口が素子分離絶縁膜２１から離間して設けられている。 （もっと読む）

【課題】高速なアクセスが可能で、かつ、高集積化が可能なスプリットゲート型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０１の主表面の溝に第１、第２のスプリット型不揮発性メモリセルを形成した不揮発性半導体記憶装置１００であって、溝内部の対向する第１、第２の側壁１０２ａ，１０２ｂの表面にそれぞれ第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とが形成され、第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とには、それぞれ異なる電圧を印加することが可能である。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１００は、ビット線ＢＬと、ソース線ＳＬと、複数のメモリトランジスタＭＴｒを直列に接続されたメモリストリングＭＳと、ドレイン側選択トランジスタＳＤＴｒと、ソース選択トランジスタＳＳＴｒと、読出動作を制御する制御回路１５とを備える。制御回路１５は、非選択メモリストリングＭＳ（ｕｎｓｅｌＯ１）、ＭＳ（ｕｎｓｅｌＯ２）に接続されたドレイン選択トランジスタＳＤＴｒ（ｕｎｓｅｌ）、ＳＤＴｒ（ｕｎｓｅｌＭＢ）を導通状態とし、、非選択メモリストリングＭＳ（ｕｎｓｅｌＯ１）、ＭＳ（ｕｎｓｅｌＯ２）に接続されたソース選択トランジスタＳＳＴｒ（ｕｎｓｅｌ）、ＳＳＴｒ（ｕｎｓｅｌＭＢ）を非導通状態とする。 （もっと読む）

【課題】階段部に欠陥を生じさせることなく歩留まりを向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリ領域ＡＲ１及び周辺領域ＡＲ２に亘って積層されたワード線導電層４１ａ〜４１ｄと、メモリ領域ＡＲ１にてワード線導電層４１ａ〜４１ｄに取り囲まれ、基板に対して垂直方向に延びる柱状部４５Ａを含むＵ字状半導体層４５と、柱状部４５Ａの側面とワード線導電層４１ａ〜４１ｄとの間に形成されたメモリゲート絶縁層４４とを備える。ワード線導電層４１ａ〜４１ｄは、メモリ領域ＡＲ１にてカラム方向に第１ピッチＰ１をもって配列されて、ロウ方向を長手方向とするストライプ状に形成された溝Ｔ１Ｂ、周辺領域ＡＲ２にてカラムに第２ピッチＰ２をもって配列されて、ロウ方向を長手方向とするストライプ状に形成された溝Ｔ２を備える。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、基板上に積層方向に延びる柱状部４５Ａを含むＵ字状半導体層４５と、柱状部４５Ａを取り囲むように形成された電荷蓄積層４４ｂと、電荷蓄積層４４ｂを取り囲むように積層されたワード線導電層４１ａ〜４１ｄとを備える。ドレイン側選択トランジスタＳＤＴｒは、柱状部４５Ａの上面に接して積層方向に延びるドレイン側柱状半導体層５７と、ドレイン側柱状半導体層５７を取り囲むように形成された電荷蓄積層５５ｂと、電荷蓄積層５５ｂを取り囲むように形成されたドレイン側導電層５１とを備える。電荷蓄積層５５ｂは、ドレイン側導電層５１の下層からドレイン側導電層５１の上端近傍まで形成され、且つその上端近傍よりも上層には形成されていない。 （もっと読む）

【課題】ソースがチャネル領域の中に横方向に散在および拡散するのを低減させ、これはフローティングゲートメモリセルにおけるドレイン誘導障壁低下（ＤＩＢＬ）の低減をもたらす。
【解決手段】基板４０４のソース領域４２２に窪み４６４を形成する。窪み４６４はスタックゲート構造４０８に隣接して位置し、窪み４６４は傾斜のついた側壁４６６と底部４６８と深さ４７６とを有し、スタックゲート構造４０８は基板４０４におけるチャネル領域４２６の上に位置する。さらに、窪み４６４の傾斜のついた側壁４６６に隣接したフローティングゲートメモリセル４０２のソース４８８を形成し、スタックゲート構造４０８に隣接しかつ窪み４６４の傾斜のついた側壁４６６に隣接したスペーサ４９０を形成する。スペーサ４９０は窪み４６４の底部４６８に延在し、ソース４８８が前記チャネル領域４２６の中に横方向に散在および拡散するのを低減させる。 （もっと読む）

【課題】正確な読み出しを実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリトランジスタＭＴｒ１〜８が直列に接続された複数のメモリストリングＭＳと、メモリストリングＭＳの一端に一端を接続されたドレイン選択トランジスタＳＤＴｒと、複数のドレイン側選択トランジスタＳＤＴｒの他端に共通接続されたローカルビット線ＬＢＬと、ローカルビット線ＬＢＬに一端を接続されたスイッチ回路ＳＷと、複数のスイッチ回路ＳＷの他端に共通接続されたグローバルビット線ＧＢＬとを備える。メモリストリングＭＳは、柱状部を含むＵ字状半導体層と、柱状部の側面を取り囲むように形成された電荷蓄積層と、電荷蓄積層を取り囲むように形成されたワード線導電層とを備える。 （もっと読む）

【課題】高集積化されたスプリットゲート型不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１の表面に第１の柱状凸部２ａと第２の柱状凸部２ｂが離間して形成され、第１、第２の柱状凸部２ａ，２ｂは、周辺部と先端部とにソースドレイン３，８の一方と他方とが形成され、周辺部と先端部との間の側壁の表面に、電荷蓄積膜４とメモリゲート線５とが積層された第１積層構造と、ゲート酸化膜６と制御ゲート線７とが積層された第２積層構造と、が形成されたスプリットゲート型の不揮発性メモリセルを、それぞれ含み、第１積層構造が第１、第２の柱状凸部２ａ，２ｂの間にも形成され、それによって、第１の柱状凸部２ａと第２の柱状凸部２ｂとで、メモリゲート線５が共通に接続されている （もっと読む）

【課題】コントロールゲートが半導体基板に形成された不純物拡散層によって構成されている不揮発性半導体記憶装置において、信頼性を維持しつつ、カップリング比を大きくする。
【解決手段】Ｐ型の半導体基板１に、Ｎ型ウェル３とＮ型高濃度拡散層１７からなるコントロールゲートと、コントロールゲートとは絶縁され、互いに間隔をもって形成された２つのＮ型拡散層からなるソース５及びドレイン７が形成されている。コントロールゲート表面に第１絶縁膜１１が形成されている。ソース５及びドレイン７の間の半導体基板１表面に第２絶縁膜１３が形成されている。第１絶縁膜１１上からフィールド酸化膜９上を介して第２絶縁膜１３上にわたって形成された半導体膜からなるフローティングゲート１５が形成されている。コントロールゲートの一部分を構成するＮ型高濃度拡散層１７は、フローティングゲート１５下にも配置されている。 （もっと読む）

【課題】デポジッション膜を形成することなく、ゲートとコンタクトのショートを抑制する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１のコントロールゲート１４を、フローティングゲート１３側に位置する第１側面と、第１側面の反対に位置する第２側面と、コントロールゲート１４の第１側面側の上部に形成されたシリサイド領域２２と、コントロールゲート１４の第２側面側の上部に形成された突出部８とを含むように構成する。そのサイドウォール絶縁膜２１は、シリサイド領域２２を覆うことなく突出部８の少なくとも一部を被覆する第１部分と、第１部分から連続的に設けられ、第２側面に接触して第２側面を被覆する第２部分とを含むものとする。 （もっと読む）

【課題】周辺回路の増大を極力抑えつつ、データディスターブを改善する不揮発性半導体記憶装置を提供する。
【解決手段】第１ボディ領域１００上に不純物拡散層１０４，１２４を、第１不純物拡散層１０４上に第２ボディ領域１０６を形成する。第１不純物拡散層１０４はメモリトランジスタMTのドレイン領域と選択トランジスタSTのソース領域、第１不純物拡散層１２４は選択トランジスタSTのドレイン領域をなす。第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。両トランジスタMT，STは、バックゲートとなるボディ領域が電気的に分離される。 （もっと読む）

【課題】ＮＯＲ型Ｂ４−Ｆｌａｓｈ不揮発性半導体記憶装置の構造および動作方法の改良に関する。Ｂ４−Ｆｌａｓｈではソース側でも弱いＢ４−ＨＥ注入が起り、書込み非選択のセルに対して不必要な書込みが起ってしまう。またスケーリングが進みゲート長が短くなるとショートチャネル効果によりメモリセルのパンチスルーが起こり書き込みが出来なくなると言う課題があった。
【解決手段】ソース・ドレイン拡散層の構造を非対称にし、ソース側の濃度を下げ電荷蓄積層に対してオフセット構造とすることでソース側からの不必要な書き込みが起こらないようにする。さらに前記ソース構造を採用する事による読み出し電流の低下を避ける為に書込み時とソース・ドレインの電位配置を逆にしたリバースリード読み出しを行う。これにより、ＮＯＲ型アレイ配置のＢ４−Ｆｌａｓｈにおけるソース側からの誤書込みの低減とショートチャネル耐性の改善が可能になる。 （もっと読む）

【課題】
形状に限定されることなく、柔軟性ないし可撓性を有し、任意の形状の各種装置を作成することが可能な素子を用いた集積装置を提供すること。
【解決手段】
回路素子が長手方向に連続的又は間欠的に形成されている素子、回路を形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成されている素子を複数複数束ね、撚り合せ、織り込み又は編み込み、接合し、組み合わせて成形加工し又は不織状に成形したことを特徴とする。 （もっと読む）

【課題】メモリセルを高集積度化することができるチャージトラップ型フラッシュ構造の不揮発性半導体記憶装置を提供する。
【解決手段】半導体記憶装置５０は、接地線ＳＵＢＬとしての半導体基板層１ａの第１主面（表面）上に、素子分離層２、ソース電極３ａ、ソース電極３ｂ、ドレイン電極４ａ、及びドレイン電極４ｂを柱状にエッチング開口した開口部５が互いに離間して複数設けられる。開口部５には、半導体基板層１ｂ、積層膜６、及びゲート電極７が埋設され、開口部５の内側には半導体基板層１ｂが半導体基板層１ａと接するように設けられる。半導体基板層１ｂの内側には、トンネル酸化膜、電荷蓄積膜、電流遮断膜から構成される積層膜６が設けられる。積層膜６の内側にはゲート電極７が埋設される。半導体基板層１ｂにはソース層８とドレイン層９が垂直方向に複数設けられ、チャネルが垂直方向に設けられるメモリトランジスタが積層形成される。 （もっと読む）

【課題】 注入効率が高く、書き込まれた情報が安定的に保持される不揮発性半導体記憶装置並びにその駆動方法を提供する。
【解決手段】 メモリセル１は、Ｎ型基板２上に、Ｐ型の不純物拡散領域３，４を離間して形成し、両領域間に係る前記基板上において、不純物拡散領域３に隣接して形成された第一積層部１５と、不純物拡散領域４に隣接し前記第一積層部１５と離間して形成された第二積層部１６を備える。メモリセル１に対する書き込み処理時において、第一ゲート電極８に対し、同ゲート電極下方に位置する基板２の表面が弱反転状態となる条件の第一負電圧を印加し、第二ゲート電極１０に対し、前記第一負電圧よりも絶対値の大きい第二負電圧を印加し、不純物拡散領域４に対して前記第一負電圧よりも絶対値の大きいドレイン電圧を印加し、不純物拡散領域３に対して、前記ドレイン電圧よりも電位の高いソース電圧をそれぞれ印加する。 （もっと読む）

【課題】高電界領域及び低電界領域のリーク電流を低減する揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１の表面領域に互いに離間して設けられたソース／ドレイン領域１１１と、ソース／ドレイン領域１１１間のチャネル上に設けられたトンネル絶縁膜１０２と、トンネル絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第１の誘電体膜１０５と、第１の誘電体膜１０５上に設けられ、かつハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第２の誘電体膜１０６と、第２の誘電体膜１０６上に設けられた制御ゲート電極１０７とを含む。 （もっと読む）

【課題】電荷消去特性及び電荷保持特性に優れた半導体装置を提供する。
【解決手段】半導体領域１０１と、半導体領域の表面に形成されたトンネル絶縁膜１０２と、トンネル絶縁膜の表面に形成された電荷蓄積絶縁膜１０３と、電荷蓄積絶縁膜の表面に形成されたブロック絶縁膜１０４と、ブロック絶縁膜の表面に形成された制御ゲート電極１０５と、を具備する半導体装置であって、トンネル絶縁膜は、半導体領域の表面に形成され、シリコン及び酸素を含有する第１の領域１０２ａと、第１の領域の表面に形成され、シリコン及び窒素を含有する第２の領域１０２ｂと、電荷蓄積絶縁膜の裏面に形成され、シリコン及び酸素を含有する第３の領域１０２ｄと、第２の領域と第３の領域との間に形成され、シリコン、窒素及び酸素を含有し、第２の領域の窒素濃度よりも低い窒素濃度を有し、第３の領域の酸素濃度よりも低い酸素濃度を有する第４の領域１０２ｃと、を含む。 （もっと読む）

【課題】GIDLが抑制できるメモリセルトランジスタと選択トランジスタからなるフラッシュＥＥＰＲＯＭを製造する。
【解決手段】半導体基板の表面に対して斜め方向且つメモリセルトランジスタＣＴ及び選択トランジスタＳＴのゲート長方向に対して平行する方向に不純物を導入し、水平方向に所定角度回転させた半導体基板の表面に対して斜め方向且つメモリセルトランジスタ及び選択トランジスタのゲート長方向に対して交差する方向に不純物を導入して、メモリセルトランジスタのゲート電極と選択トランジスタのゲート電極との間の基板表面における不純物濃度が、メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるようにメモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成する。 （もっと読む）