【課題】強誘電体メモリセルを微細化し、コンタクト歩留まりの低下を抑制する半導体装置及びその製造方法。
【解決手段】半導体基板１１内にＸ方向に延在する第１の溝１０１と、第１の溝を横切るＹ方向に延在し、上部領域と下部領域を備えた第２の溝１０３と、第１の溝内に絶縁膜を埋め込まれた素子分離領域１３と、第２の溝の下部領域内にゲート絶縁膜１５を介して配置されたゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄと、第２の溝内のゲート電極上に配置された層間絶縁膜１４と、第２の溝における一方の側面側の半導体基板内に形成されたソース領域１７と、第２の溝における他方の側面側の半導体基板内に形成されたドレイン領域１７と、第２の溝の層間絶縁膜上の上部領域内にＸ方向に配置され、ソース／ドレイン領域に接続されるソース／ドレイン電極２６、及びソース／ドレイン電極間に配置される強誘電体膜２７とを有する強誘電体キャパシタＣ_FEとを備える。 （もっと読む）

【課題】高いパッケージ密度を有し、高い生産性を有するトランジスタを、シンプルな製造工程によって製造する。
【解決手段】上面を有する半導体基板に形成されたトランジスタは、第１および第２ソース／ドレイン領域と、第１および第２ソース／ドレイン領域を接続するチャネルと、チャネル内を流れる電流を制御するゲート電極とを含んでいる。ゲート電極は、ゲート溝の中に配されており、半導体基板の上面に形成されたゲート溝の下方部分に配されている。ゲート溝の上方部分は、絶縁物質によって充填されている。チャネルは、ひれ状部を含んでおり、当該ひれ状部は、畝状の形状を有している。当該畝は、第１および第２ソース／ドレイン領域を結ぶ線によって規定される方向に垂直な断面において上面と２つの側面とを有している。ゲート電極は、チャネルの上面側および２つの側面において当該チャネルを囲んでいる。 （もっと読む）

【課題】ハードマスクを薄膜化でき微細なＦｅＲＡＭキャパシタ構造の半導体装置およびその製造方法。
【解決手段】メモリセル部において、半導体基板１０に配置されたソース/ドレイン拡散層２６,２８とソース/ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２とゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴとメモリセルトランジスタＭＴが形成された半導体基板１０上に配置された層間絶縁膜８と層間絶縁膜８上に配置された下部電極１４,下部電極１４上に配置された強誘電体膜１６,および強誘電体膜１６上に配置された上部電極１８とを有する強誘電体キャパシタＣ_FEと上部電極１８上に或いは上方に配置されたハードマスク２０とハードマスク２０の側壁に配置された第１側壁マスク５４とを備え、強誘電体キャパシタは、ハードマスク２０及び第１側壁マスク５４を用いて一括加工する。 （もっと読む）

【課題】ＦｅＲＡＭやＭＲＡＭ等の半導体記憶装置の側壁部のダメージを軽減し、キャパシタリーク電流を低減する。
【解決手段】半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８と、層間絶縁膜８上に配置された下部電極１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜１６上に配置された上部電極１８からなる強誘電体キャパシタとを備え、上部電極１８が強誘電体膜１６と接する側壁部が強誘電体膜１６の表面となす角度αが、上部電極１８の表面近傍のハードマスクの側壁部２０が強誘電体膜１６の表面となす角度βよりも大きい半導体記憶装置及びその製造方法。 （もっと読む）

【課題】強誘電体キャパシタの面積を大きくすることができる半導体メモリを提供する。
【解決手段】下部電極４と、下部電極４と同一層に形成され、下部電極４を区画する第１絶縁領域４１と、下部電極４及び第１絶縁領域４１上に形成された強誘電体膜５と、強誘電体膜５上に形成された上部電極６と、上部電極６と同一層に形成され、上部電極６を区画する第２絶縁領域６１と、チャネル領域を挟み、下部電極４に接続された第１不純物領域１１ａ，１１ｃ，１１ｅ及び上部電極６に接続された第２不純物領域１１ｂ，１１ｄを有するトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４と、を備え、隣り合う強誘電体キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が、上部電極６または下部電極４の一方を共有する。 （もっと読む）

【課題】１ＰＥＰ_ＦｅＲＡＭキャパシタ構造を有するチェイン型ＦｅＲＡＭにおいて、製造歩留まりを向上した微細なキャパシタ構造の半導体装置を提供する。
【解決手段】半導体基板１０と、半導体基板に配置され,ソース・ドレイン拡散層２６,２８,ソース・ドレイン拡散層間の半導体基板上に配置されたゲート絶縁膜３２,及びゲート絶縁膜上に配置されたゲート電極３０を有するトランジスタＭＴと、トランジスタＭＴ上に配置された層間絶縁膜８と、一方のソース・ドレイン拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜上に配置され,下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数の強誘電体キャパシタＣ_FEとを備え、２個ずつの強誘電体キャパシタが共通の下部電極１４と個別の上部電極１８を有するように対をなし、一対の強誘電体キャパシタの直下にプラグ電極が配置され、プラグ電極の表面は下部電極に全面覆われる。 （もっと読む）

【課題】スピン注入書き込み時の電流値が低い磁気抵抗効果素子を提案する。
【解決手段】本発明の例に関わるスピンメモリは、磁化方向が固着される第１強磁性層、磁化方向が変化する第２強磁性層、及び、これらの間の第１非磁性層を有する磁気抵抗効果素子17と、第２強磁性層の磁化困難軸に対して、45°以上、90°以下の方向に延び、長手方向の一端で磁気抵抗効果素子17を挟み込む下部電極16及び上部電極18と、下部電極16の長手方向の他端に接続されるスイッチ素子14と、上部電極18の長手方向の他端に接続されるビット線20とを備え、書き込みは、第２強磁性層にスピン偏極した電子を流すと共に、下部電極16及び上部電極18から第２強磁性層に磁界を与えることにより行う。 （もっと読む）

【課題】 強誘電体キャパシタ及びメモリセルトランジスタを半導体基板上に積層形成する。
【解決手段】 強誘電体メモリ４０には、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続された円筒形のメモリセル部が複数、半導体基板１上に積層形成される。強誘電体膜の上下には、電極膜が設けられる。強誘電体膜の両端にはメモリセルトランジスタが設けられ、メモリセルトランジスタのソース或いはドレインは、この電極膜と接し、電極膜から拡散される不純物により形成される。メモリセルトランジスタのゲート電極膜は、ゲート絶縁膜を介して、ソースのバックゲートに接する部分、ドレインのバックゲートに接する部分、及びバックゲートの側面に配置形成される。 （もっと読む）

【課題】水素又は水分等の物質の浸透を防止して電気的特性に優れた強誘電体メモリ装置を提供する。
【解決手段】強誘電体メモリ装置１００は、複数のメモリセル素子１０が設けられている半導体基板１１と、半導体基板上に設けられている絶縁膜３０と、絶縁膜上に設けられている下部水素バリア膜３２と、下部水素バリア膜の表面３２ａから、絶縁膜及び下部水素バリア膜を貫通してメモリセル素子に至るコンタクトホール３４と、コンタクトホールを埋め込むプラグ３６と、下部電極パターン４４Ｘ、強誘電体層４６、上部電極４８がこの順に積層されていて、複数のプラグの頂面３６ａ上に設けられている複数の積層体４０と、下部水素バリア膜上に設けられていて、下部電極パターンを少なくとも覆う中間水素バリアパターン３８と、中間水素バリアパターン上及びこの中間水素バリアパターンから露出している複数の積層体を覆う上部水素バリア膜３９とを具えている。 （もっと読む）

【課題】簡易な製造工程によりセルが微細化された強誘電体記憶装置の製造方法を提供すること。
【解決手段】強誘電体記憶装置の製造方法は、半導体基板１０上に強誘電体層１４を形成する工程と、前記強誘電体層１４の上に第１のハードマスク層１６を形成する工程と、前記第１のハードマスク層１６の上に第２のハードマスク層１７を形成する工程と、前記第２のハードマスク層１７と前記第１のハードマスク層１６と前記強誘電体層１４とを前記基板の主表面と垂直な方向にエッチングして、複数の並列した素子分離用の溝を形成する工程と、前記強誘電体層１４の前記溝に面した側壁上及び前記第２のハードマスク層１７上にそれぞれ分離された電極層１５−１、１５−２を形成する工程とを具備する。 （もっと読む）

【課題】本発明は、ＣＯＰ構造を採用することなしにセル面積の縮小と強誘電体キャパシタ面積の増加を実現することを最も主要な特徴とする。
【解決手段】シリコン半導体基板１１の表面領域に拡散領域１５Ｂを形成する工程と、全面に層間絶縁膜１６、３９を堆積する第１の工程とこの工程で堆積された層間絶縁膜中に配線３８、４１を形成する第２の工程とを少なくとも２回繰り返して多層配線を形成する工程と、層間絶縁膜に開口部４２を形成して拡散領域１５Ｂの表面を露出させる工程と、開口部内に下部電極２３、強誘電体膜２４及び上部電極２５を順次堆積して強誘電体キャパシタを形成する工程とを具備する。 （もっと読む）

【課題】十分に結晶配向度の高い金属酸化物膜を、簡易、低コスト、かつ、基材及び金属酸化物膜に損傷を殆ど与えずに得ることが可能な金属酸化物膜の製造方法、積層体、及び電子デバイスを提供することを目的とする。
【解決手段】基材１０上に（１１１）結晶面を有する金属膜１４を形成する工程と、金属膜１４の（１１１）結晶面に金属酸化物膜２０を形成する工程と、金属膜１４の（１１１）結晶面に形成された金属酸化物膜２０の温度を２５〜６００℃に維持し、金属酸化物膜２０に対して紫外線を照射する工程と、を備える。 （もっと読む）

【課題】ＭＯＤ法によるペロブスカイト型誘電物質からなる高誘電体薄膜の形成において、クラックの発生がなく、膜の収縮が小さく、かつ誘電特性に優れた誘電体薄膜を形成することができる高誘電体薄膜形成用塗布組成物とその効率的な製造方法を提供する。
【解決手段】特定の混合液を用いてアルカリ土類金属元素の所定濃度の有機酸塩液（Ａ）を調製する工程、特定の有機溶剤を用いてチタン、スズ及びジルコニウムからなる群から選ばれる少なくとも１種の元素の所定濃度のアルコキシド液（Ｂ）を調製する工程、有機酸塩液（Ａ）とアルコキシド液（Ｂ）を用いて複合有機酸塩液（Ｃ）を合成する工程、及び複合有機酸塩液（Ｃ）を所定濃度に濃縮させた後、希釈して、所定濃度に調整する工程を含むことを特徴とする。 （もっと読む）

【課題】立体スタック型構造を有する容量素子の容量ばらつきを軽減し且つ製造歩留りを向上する。
【解決手段】半導体記憶装置１００は、第１導電膜１０４ｂ及びその上の第２導電膜１０４ａを少なくとも含む第１積層構造体１０４ｘ及び第２積層構造体１０４ｙと、第１及び第２積層構造体１０４ｘ及び１０４ｙを覆う絶縁膜１０５と、絶縁膜１０５及び第１積層構造体１０４ｘの第２導電膜１０４ａに形成され、第１積層構造体１０４ｘの第１導電膜１０４ｂに達する凹部１０５ａとを備え、少なくとも凹部１０５ａの側壁に形成された第１の電極膜１０６及び第１積層構造体１０４ｘからなる容量下部電極１１０と、容量下部電極１１０を覆う容量絶縁膜１０７と、容量絶縁膜１０７上の第２の電極膜１０８とからなる容量素子１１１を更に備える。第２積層構造体１０４ｙは、絶縁膜１０５の表面から第２導電膜１０４ａの上面までの膜厚Ｈの測定に用いられる。 （もっと読む）

【課題】生産性高く形成できるとともに、デバイス（膜質）性能の劣化を抑えることができる誘電体膜の製造方法を提供する。
【解決手段】圧電体膜の製造方法は、まず、（００２）に優先配向された下部電極層１４上に第１圧電体前駆体膜１５ａを形成し、次に、第１圧電体前駆体膜１５ａ上にジルコニウム膜５１を形成する。次に、熱処理（焼成）を行うことにより、第１圧電体前駆体膜１５ａにおけるジルコニウム膜５１側から結晶化することを抑え、下部電極層１４側から結晶化させることができ、（００２）に優先配向する第１圧電体膜１５が形成される。そのあと、第１圧電体膜１５上に、圧電体膜を構成する残りの第２圧電体膜を液相プロセス法（ゾル−ゲル法）を用いて形成する。 （もっと読む）

【課題】生産性高く形成できるとともに、デバイス（膜質）性能の劣化を抑えることができる誘電体膜の製造方法を提供する。
【解決手段】圧電体膜１７の製造方法は、まず、（００２）に優先配向された下部電極層１４上に、同じ（００２）に優先配向する第１圧電体膜１５をスパッタ法又はＭＯＣＶＤ法を用いて形成する。次に、圧電体膜１７を構成する残りの第２圧電体膜１６を液相プロセス法（ゾル−ゲル法）を用いて形成する。第１圧電体膜１５と第２圧電体膜１６とが、同じ金属材料（チタン酸ジルコン酸鉛）であることから、第２圧電体膜１６を、第１圧電体膜１５との界面から結晶成長させていくことが可能となる。 （もっと読む）

【課題】トランジスタの浮遊ボディ効果が避けられ、且つ高密度な集積回路装置を提供。
【解決手段】縦型ＭＯＳトランジスタにおいて、第１導電型の基板１上に配置された一連の層ＳＦ、ＳＦ*を備え、前記一連の層は、第１のソース・ドレイン領域用の下層Ｕ、第１導電型でドープされ、チャンネル領域となる中間層Ｍおよび第２のソース・ドレイン領域用の上層Ｏからなる。第１導電型でドープされた接続構造体Ｖが、チャンネル領域を基板１と電気的に接続するために前記一連の層ＳＦ、ＳＦ*の第１の表面上に配置される。トランジスタのゲート電極が、前記一連の層ＳＦ、ＳＦ*の第２の表面上に配置される。接続構造体Ｖは、一連の層ＳＦ、ＳＦ*と、同一の又は別の一連の層ＳＦ、ＳＦ*との間に配置できる。接続構造体Ｖ等の寸法は、リソグラフィ寸法以下となり得る。製作された回路は、記憶セル配列に好適。 （もっと読む）

【課題】電極として安価なＣｕ、Ｎｉ又はＡｌを用いた場合でも電極を酸化させず、しかもＭＯＤ法によって平滑な誘電体薄膜を形成する方法、および、その平滑な誘電体薄膜を用いた薄膜誘電体素子を提供すること。
【解決手段】本発明に係る薄膜誘電体素子用積層体の形成方法は、Ｃｕ、Ｎｉ、Ａｌの少なくとも1種以上を主成分とする下部電極層２を基板１上に形成する電極形成工程と、電極層２の表面に有機誘電体原料を含有する原料液を塗布する原料液塗布工程と、電極２の表面に塗布した原料液中の有機誘電体原料を熱分解して金属酸化物薄膜を形成する熱分解工程とを含み、上記熱分解工程は、電極２の表面に塗布した原料液を還元性雰囲気において３℃／分以下の昇温速度で加熱する工程を含み、還元性雰囲気の条件は、ｐO_２＜０．１０１Ｐａであることを特徴とする。 （もっと読む）

【課題】結晶性を有する有機強誘電体材料を強誘電体層の構成材料として用いても、駆動電圧の低減化を図ることができる記憶素子の製造方法、記憶素子、記憶装置、および電子機器を提供すること、また、結晶性を有する有機絶縁体材料を絶縁体層の構成材料として用いても、駆動電圧の低減化を図ることができるトランジスタの製造方法を提供すること。
【解決手段】基板２の一方の面上に、第１の電極３を形成する工程と、第１の電極３の基板２と反対側の面上に、強誘電体層４を形成する工程と、強誘電体層４の第１の電極３と反対側の面上に、第２の電極５を形成する工程を有し、第２の電極５を形成する工程において、電極材料の気化物を基板２の法線方向に対し傾斜した方向で飛翔させ強誘電体層４の面上に被着させることにより、第２の電極５を形成する。 （もっと読む）

【課題】信頼性に優れた強誘電体キャパシタおよびその製造方法を提供すること。
【解決手段】強誘電体キャパシタ１００は、基板２０と、前記基板２０の上方に形成された第１電極２２と、前記第１電極２２の上方に形成された、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３で表される複合酸化物からなる第１強誘電体層２４と、前記第１強誘電体層２４の上方に形成され、Ｐｂ（Ｚｒ，Ｔｉ）_１−ｘＮｂ_ｘＯ_３で表される複合酸化物からなる第２強誘電体層２６と、前記第２強誘電体層２６の上方に形成された第２電極３０と、を含む。 （もっと読む）