【課題】電極材料／液晶性有機半導体（液晶物質）／電極材料の構成において、低電界で電荷注入を促進する。
【解決手段】２つの平板状電極１及び３と、液晶性有機半導体に強誘電性を付与した強誘電性液晶物質２とを備え、前記平板状電極は前記強誘電体液晶物質を挟み、前記平板状電極間に電圧を加えることにより前記強誘電性液晶物質を分極させ、電荷注入を促進させる液晶性有機半導体素子。 （もっと読む）

【課題】基板からの高さが異なる導電層に、コンタクト窓を形成するＤＲＡＭ等の半導体装置を提供する。
【解決手段】半導体基板１６上に、第１導電パターン１９、２０と第１絶縁膜２６、エッチング特性の異なる第２絶縁膜３０、第３絶縁膜５２、蓄積電極３９、キャパシタ絶縁膜、対向電極４０、エッチング特性の異なる第４絶縁膜４１を形成し、第１導電パターン１９，２０上方に第１開口、対向電極４０上方に第２開口を有するマスクを形成し、第１絶縁膜２６をストッパとして、第１開口下方の第４絶縁膜４１、第２絶縁膜３０をエッチングし、第３絶縁膜５２をストッパとして、第２開口下方の第４絶縁膜４１、対向電極４０をエッチングし、第１開口下方の第１絶縁膜２６をエッチングして第１コンタクトホール４４を形成し、第２絶縁膜３０をストッパとして、第２開口下方の第３絶縁膜５２をエッチングして第２コンタクトホール４２を形成し、導電材を埋め込む。 （もっと読む）

【課題】ＲＯＭを形成する強誘電体メモリのダイナミック／スタティック・インプリント現象に対するデータ読み出しマージンを改善することのできる半導体記憶装置の製造方法および半導体記憶装置を提供する。
【解決手段】ＲＯＭを形成する強誘電体メモリに対し、ＲＯＭデータと逆極性のデータを書き込みを行って（工程Ｓ０１）、所定時間のベーク処理を実行し（工程Ｓ０２）、その後、ＲＯＭデータを書き込む（工程Ｓ０３）。 （もっと読む）

【課題】小さな誘電損失および高い信頼性を有し、均質な表面粗度および粒子を有するＰＶＤＦ薄膜を提供する。
【解決手段】前駆溶液からポリ（ビニリデンフルオリド）（「ＰＶＤＦ」）膜を基板上に作成するにあたり、まずＰＶＤＦ膜用の前駆溶液を調製するステップと、含水塩と、吸湿性化学物質とからなる群より選択される添加剤を前駆溶液に溶解させるステップと、ＰＶＤＦを前駆溶液に添加するステップによりＰＶＤＦ溶液を作成する。そのＰＶＤＦ溶液を基板にコーティングして蒸着直後のＰＶＤＦ膜を形成させ、ＰＶＤＦ膜は高温にて乾燥および結晶化させる。乾燥および結晶化させた蒸着直後のＰＶＤＦ膜は、さらに温度が高い高温（蒸着直後のＰＶＤＦ膜の融点よりも低い）にてアニーリングする。添加物はさらなる高温にて脱水する。 （もっと読む）

【課題】メモリチップの縮小化およびデータの高密度化を可能とする半導体記憶装置を提供する。
【解決手段】ワード線と、第１のビット線と、第２のビット線と、プレート線と、第１の強誘電体キャパシタと、第１の強誘電体キャパシタのそれぞれに対応して設けられ、ワード線をゲートとするセルトランジスタと、第２の強誘電体キャパシタと、第１のビット線または第２のビット線を介して第１の強誘電体キャパシタに記憶されたデータまたは第２の強誘電体キャパシタに記憶されたデータを検出し、あるいは、第１の強誘電体キャパシタまたは第２の強誘電体キャパシタにデータを書き込むセンスアンプとを備え、第１の強誘電体キャパシタおよびセルトランジスタは、第１のビット線とプレート線との間に直列に接続され、第２の強誘電体キャパシタは、第２のビット線とワード線との間に接続されている。 （もっと読む）

【課題】強誘電体ポリマー装置は、極の反転の繰り返し後、切り替え可能な分極の現象又は残留時期の問題を抱える。この疲労特性による劣化を防止した強誘電体ポリマー装置を提供する。
【解決手段】強誘電体有機ポリマー１０６と、酸化剤及び／又は脱イオン化剤１０８と、を含む混合物及び／又は化合物を有する誘電体層と、上記誘電体層に電界を加える一対の電極１０４，１１０と、を備える、強誘電体記憶装置１００。また、記憶装置の製造方法。 （もっと読む）

【課題】単純な方法で製造でき、残留磁気も良好な強誘電体膜およびその製造方法を提供する。
【解決手段】強誘電体として、ポリアミノジフルオロボラン（ＰＡＤＦＢ）を含む、強誘電体膜。さらに、ＰＡＤＦＢと混合された強誘電体ポリマー膜であり、強誘電体ポリマーは、ポリビニリデンフルオライド（ＰＶＤＦ）、ポリビニリデンフルオライドとトリフルオロエチレン（Ｐ（ＶＤＦ／ＴｒＦＥ））との共重合体、及びポリウンデカンアミド（Ｎｙｌｏｎ１１）から成るグループから選択される、強誘電体膜。また、当該強誘電体膜を用いる記憶装置、強誘電体ポリマーの製造方法、強誘電体溶液。 （もっと読む）

【課題】Ｐｔ膜の上に、高い生産性を有する製造方法により、結晶性のよいＢｉＦｅＯ₃膜を形成する。
【解決手段】例えば単結晶シリコンからなり、主表面が清浄化された基板１０１を用意する。次いで、基板１０１の表面に熱酸化法により酸化シリコン層１０２を形成し、この上に白金（Ｐｔ）層１０３を形成する。Ｐｔ層１０３は、例えば層厚２００ｎｍ程度に形成する。次に、Ｂｉ_1.1ＦｅＯ₃ターゲットを用いたＥＣＲプラズマスパッタ法により、基板温度を４２０〜４６０℃の範囲とし、酸素分圧を４×１０^-3Ｐａ以上とした条件でＢｉＦｅＯ₃を堆積することで、Ｐｔ層１０３の上に（００１）方向へ配向した結晶状態のＢｉＦｅＯ₃結晶膜１０４を形成する。 （もっと読む）

【課題】メモリキャパシタなどのキャパシタとともに、大容量を有する平滑用キャパシタを備えた半導体装置において、チップサイズの増大及び製造コストの増加が抑制された半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１の上方に形成され、第１の下部電極１２Ａと第１の容量絶縁膜１３Ａと第１の上部電極１４Ａとからなるメモリキャパシタと、半導体基板における論理回路領域上に形成された論理回路トランジスタ４と、論理回路トランジスタ４の上方に形成され、第２の下部電極１２Ｂと第２の容量絶縁膜１３Ｂと第２の上部電極１４Ｂとからなる平滑用キャパシタとを備えている。第２の容量絶縁膜１３Ｂは、第１の容量絶縁膜１３Ａと同一組成の材料から構成され、且つ、第１の容量絶縁膜１３Ａの膜厚よりも大きい膜厚を有する。 （もっと読む）

【課題】圧電性能に優れた強誘電性酸化物を提供する。
【解決手段】ＡＣＯ_３で表される強誘電性酸化物の最も安定な結晶構造Ｘと、ＢＤＯ_３で表される強誘電性酸化物の最も安定な結晶構造Ｙとが互いに異なる対称性及び分極方向を有し、式（１）を充足する条件で、式（ａ）で表される強誘電性酸化物の組成を決定し、その組成の強誘電性酸化物を製造する。
（Ａ_ｘ，Ｂ_1-ｘ）（Ｃ_ｙ，Ｄ_1-ｙ）Ｏ_３・・・（ａ）
（式（ａ）中、０≦ｘ≦１、０≦ｙ≦１。Ａ，Ｂ：Ａサイト元素、Ｃ，Ｄ：Ｂサイト元素、Ｏ：酸素原子、Ａ〜Ｄは各々１種又は複数種の金属元素。）、
｜Ｅ（Ｘ）−Ｅ（Ｙ）｜≦Ｅ・ＰＶ・・・（１）
（式（１）中、Ｅ（Ｘ）及びＥ（Ｙ）はそれぞれ、上記一般式（ａ）で表される強誘電性酸化物の結晶構造Ｘ及びＹの時のエネルギー、Ｐは電場をかける前の自発分極密度ベクトル、Ｅは駆動電場ベクトル、Ｖは基本格子の体積である。Ｅ・ＰはＥとＰの内積である。） （もっと読む）

【課題】 リーク電流特性の劣化などの特性劣化を低減することができる薄膜キャパシタを提案するとともに、そのような薄膜キャパシタを製造する方法を提案する。
【解決手段】 絶縁性基板２の上に第一の絶縁性水素バリア層３が形成され、その上にキャパシタ部４が形成されており、下部電極４ａの一部及び上部電極４ｃの一部を除いたキャパシタ部４全体及び第一の絶縁性水素バリア層３が第二の絶縁性水素バリア層５で覆われており、下部電極４ａの一部及び上部電極４ｃの一部が導電性水素バリア層７で覆われており、第一の絶縁性水素バリア層３は、キャパシタ部が形成されていない部分の厚さｔ２が、キャパシタ部が形成されている部分の厚さｔ１よりも薄い。 （もっと読む）

【課題】段差の発生を抑えてキャパシタの下部電極の平坦性を確保し、キャパシタ特性を安定化させることができる半導体素子の製造方法を提供すること。
【解決手段】基礎導電膜５１と、層間膜コンタクトホールを有し、基礎導電膜５１上面に形成された、層間絶縁膜５２と、層間膜コンタクトホールと連続した接着層コンタクトホールを有し、層間絶縁膜上面に形成された接着層５４と、層間膜コンタクトホール及び接着層コンタクトホールからなる複合コンタクトホール内に、基礎導電膜５１に接続され、接着層５４の上面に合わせて平坦化されて形成された接続部２００と、接続部２００及び接着層５４の上面に形成された第1電極５７、５８、誘電体膜５９、及び第2電極６０を備えたキャパシタとを装備する半導体素子を製造する。 （もっと読む）

【課題】特性の劣化を抑制した圧電素子およびその製造方法を提供する。
【解決手段】圧電素子１００は、基板１０と、基板１０の上方に形成された下部電極２０と、下部電極２０の上方に形成された圧電体層３０と、圧電体層３０の上方に形成された上部電極４０と、上部電極４０の上面の端部に形成された第１保護層５０と、少なくとも第１保護層５０、上部電極４０および圧電体層３０を覆うように形成された第２保護層６０と、を含み、第１保護層５０の一方の側面、上部電極４０の側面および圧電体層３０の側面は、それぞれ連続して、１つの傾斜面７０となるように形成される。 （もっと読む）

パターンを有する強誘電性重合体メモリ媒体の製造方法を開示する。本方法では、電極を基板上に形成し、強誘電性重合体の薄膜を電極上に形成し、この重合体の薄膜を型押し法でパターン化し配向させて複数のナノ構造物を形成する。また、基板上に積層された層間誘電体（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ： ＩＬＤ）層にナノサイズのパターンを形成し、強誘電性重合体の薄膜をこのナノサイズのパターン内の該ＩＬＤ層の上に形成し、この重合体の薄膜を押圧法によってパターン化し配向させて複数のナノ構造物を形成する２つの方法も開示する。このパターン形成プロセスの後にアニーリングプロセスが実施され、これによって、特定の結晶の配向方向が促進されて、動作電圧が大幅に減少し、信号対雑音比が増加する。本発明は、このような型押し法によって配向させられた強誘電性重合体層を有するデバイス、および１０ＭＶ／ｍ以下の抗電界におけるこのようなデバイスの使用も、発明の範囲に包含する。
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【課題】結晶欠陥が少なく良好な特性を持つ強誘電体膜積層体を提供する。
【解決手段】強誘電体膜積層体１００は、第１電極１０２、および第２電極１０３と、第１電極１０２上に形成されたＰＺＴ系強誘電体膜１０１とを含む。強誘電体膜１０１は、Ｔｉ組成のうち、２．５モル％以上４０モル％以下をＮｂに置換し、第１電極１０２および第２電極１０３は、Ｐｔ、Ｉｒ、Ｒｕ等の白金族元素の単体または白金族元素を主体とした複合材料よりなる。電極１０２は、強誘電体膜から拡散する酸素をほぼ含まない。 （もっと読む）

【課題】光の入射による記憶情報の喪失を防止することが可能な半導体装置を提供する。
【解決手段】バックライトモジュールや表示素子からのランダムな進行方向の光が下側光学シート７に入射すると、下側光学シート７により光の進行方向が該光学シート７の法線方向に向くように揃えられる。このため、下側光学シート７のプリズム面から出射される光の殆どは、下側光学シート７の法線に対する一定の出射角度±θ度以内で出射されて、下側遮光体５により確実に遮断され、下側遮光体５の周縁を回りこんで入射することがなくなる。これにより、情報記憶保持部３への入射光が効果的に軽減され、情報記憶保持部３からの記憶情報の喪失を防止することができる。上側遮光体６と上側光学シート８についても、上側光学シート８により入射光の進行方向が該光学シート８の法線方向に向くように揃えられ、上側遮光体６により光が確実に遮断される。 （もっと読む）

【課題】内部に形成されるキャパシタの特性を向上することができる強誘電体メモリ等の半導体装置を提供する。
【解決手段】半導体基板の上方の絶縁膜１８上に形成されるキャパシタ下部電極２０ｑと、キャパシタ下部電極２０ｑの上に形成されるキャパシタ誘電体膜２１ｑと、誘電体膜２１ｑの上に形成されるキャパシタ上部電極２２ｑとを有するキャパシタＱであって、キャパシタ上部電極２２ｑの側面のうち半導体基板の上面に対する下部側面の第１の角度を上部側面の第２の角度より小さくしている。これにより、キャパシタ上部電極とその下の誘電体膜を覆う保護絶縁膜をカバレッジ良く形成することができる。カバレッジ良く形成された保護絶縁膜は、キャパシタ保護機能が高くなるので、キャパシタの還元元素による劣化を防止して、キャパシタ特性を向上することができる。 （もっと読む）

【課題】従来よりも小型化が可能で安定した動作が可能であり、下地との密着性に優れた強誘電体膜、強誘電体膜を用いた半導体装置、その製造方法および強誘電体膜を用いた強誘電体デバイスを提供する。
【解決手段】半導体装置７１は基板５５、絶縁体５６、酸化イットリウム膜６６、強誘電体膜（ＳＴＮ膜）５７、上部電極６２を有している。酸化イットリウム膜６６は強誘電体膜（ＳＴＮ膜）５７を結晶化する際に下地となる。酸化イットリウム膜６６は酸素を含み、格子情報が強誘電体膜（ＳＴＮ膜）５７の結晶と近似している。そのため、酸化イットリウム膜６６上にＳＴＮを結晶化すると、酸素欠損がなく、かつ抗電界が２００ｋＶ／ｃｍ以上の強誘電体膜（ＳＴＮ膜）５７が得られる。 （もっと読む）

【課題】占有面積が小さく、かつ十分な電荷蓄積面積を有するキャパシタを備え、さらにビット線間容量を低く抑えた半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板１と、半導体基板１上に、隣接するもの同士でソース・ドレイン領域３を共有して直列配置された複数のトランジスタ２と、半導体基板１および複数のトランジスタ２上に形成された層間絶縁膜４と、層間絶縁膜４上に、所定の間隔で１列に配置された複数の電極からなるキャパシタ下部電極１２と、キャパシタ下部電極１２の上に、キャパシタ絶縁膜１１を介して所定の間隔で２列に千鳥配置された複数の電極からなるキャパシタ上部電極１０と、キャパシタ上部電極１０とソース・ドレイン領域３の一方を接続するキャパシタコンタクト１３と、キャパシタ下部電極１２とソース・ドレイン領域３の他方を接続するキャパシタコンタクト１４と、を有する。 （もっと読む）

【課題】１つの装置にて、２つ以上の工程を連続して行うことにより、デバイスを従来より短時間で、しかも効率的かつ低コストにて製造することが可能な強誘電体メモリ等のデバイスの製造方法及び製造装置を提供する。
【解決手段】製造方法は、基板上１１に下部電極層となる第１の電極層１５を形成する第１の工程と、第１の電極層１５上に強誘電体層１６を形成する第２の工程と、強誘電体層１６上に上部電極層となる第２の電極層１７を形成する第３の工程と、第２の電極層１７上に所定のレジストパターン２１を有するマスク２０を形成する第４の工程と、マスク２０を用いて第１の電極層１５、強誘電体層１６及び第２の電極層１７を選択除去し記憶素子を形成する第５の工程と、マスク２０を除去する第６の工程と、を含み、少なくとも、第４の工程及び第５の工程、または第５の工程及び第６の工程を、減圧下にて連続して行う。 （もっと読む）