【課題】ＭＩＭ構造の薄膜キャパシタにおいて、Ｐｔに代わる上部電極を用いた場合であっても、ＩＶ特性や信頼性を維持する。
【解決手段】薄膜キャパシタ１０は、基板１２上に、下部電極１４，誘電体層１６，上部電極１８を順次形成したＭＩＭ構造であり、上下の電極のうち、少なくとも上部電極１８が、窒化物と金属を積層した積層電極となっている。窒化物としては、Ｔａ，Ｔｉなどの高融点金属を含むことが好ましく、また、窒化物と積層される金属が、前記窒化物に含まれる金属と同じであることが好ましい。更に、窒化物がＳｉを含んでいてもよい。少なくとも上部電極１８に窒化物を含む積層電極を用いることで、Ｐｔ電極を用いる場合に必要だった特性回復のアニール処理の必要なく、同等のＩＶ特性を得られるとともに信頼性も向上する。また、誘電体層１６と上部電極１８の密着性が改善され、剥離が生じない。 （もっと読む）

【課題】ＦｅＲＡＭやＤＲＡＭなどに使用されるＴｉ−Ａｌ−Ｎ膜などの成膜用のＴｉ−Ａｌ合金ターゲットにおいて、不純物量の低減を図った上で、ターゲットの製造歩留りを高めると共に、膜品質の向上などを図る。
【解決手段】スパッタリングターゲットは、Ａｌを５〜５０原子％の範囲で含有するＴｉ−Ａｌ合金からなる。このようなＴｉ−Ａｌ合金ターゲットにおいて、ターゲットのＣｕ含有量を１０ｐｐｍ以下およびＡｇ含有量を１ｐｐｍ以下とする。 （もっと読む）

【課題】ＦｅＲＡＭやＤＲＡＭなどに使用されるＴｉ−Ａｌ−Ｎ膜などの成膜用のＴｉ−Ａｌ合金ターゲットにおいて、不純物量の低減を図った上で、ターゲットの製造歩留りを高めると共に、膜品質の向上などを図る。
【解決手段】スパッタリングターゲットはＡｌを５〜５０原子％の範囲で含有するＴｉ−Ａｌ合金からなる。このようなＴｉ−Ａｌ合金ターゲットにおいて、Ｚｒ含有量およびＨｆ含有量をそれぞれ１００ｐｐｂ以下とする。 （もっと読む）

【課題】強誘電体キャパシタの高集積化を図り、且つ、強誘電体キャパシタの特性を向上させることができる、強誘電体キャパシタ構造を提供するものである。
【解決手段】強誘電体キャパシタは、強誘電体膜を優先配向に成長させるための下地膜と、下地膜の上に形成された強誘電体膜と、強誘電体膜の上面に第１の方向に沿って所定間隔で形成された、強誘電体膜に電圧を印加するための、一対の電極と、を備える。 （もっと読む）

【課題】複数の強誘電体キャパシタによる凹凸形状の影響を受けてキャパシタを被覆する水素バリア膜の水素拡散阻止能力が劣化すること、および強誘電体キャパシタの分極特性がばらつくことを防止する半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板１上に形成された強誘電体キャパシタ１９を被覆する層間絶縁膜２０として、ペロブスカイト型金属酸化物絶縁体、ビスマス層状ペロブスカイト型酸化物強誘電体などのような金属酸化物を含む絶縁体からなる膜を用いる。このような膜はスピンコート法で形成できるので容易にその表面が平坦な膜が得られ、従ってその上に形成される水素バリア膜２２の膜厚も一様となって水素拡散阻止能力が維持できる。また膜２０は酸素が透過しやすい性質を有するので、酸素熱処理により強誘電体キャパシタ１９における分極特性のばらつきも十分防止できる。 （もっと読む）

【課題】電極に挟み込まれる強誘電体膜を特性のばらつきなく形成することのできる半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板Ｓと、半導体基板Ｓ上に形成された一対のソース／ドレイン拡散層１１を有するセルトランジスタＴと、セルトランジスタＴに接続された強誘電体キャパシタＣとを備える。セルトランジスタＴ及び強誘電体キャパシタＣにより１つのメモリセルが構成される。強誘電体キャパシタＣは、半導体基板Ｓの表面に垂直な方向を長手方向として延びる電極３１と、電極３１の側面に接するように設けられた強誘電体膜３２と、半導体基板Ｓの表面に垂直な方向を長手方向として延び且つ電極３１との間に強誘電体膜３２を挟み込むように設けられた電極３１とを備える。強誘電体膜３２は、有機材料により構成されている。 （もっと読む）

【課題】強誘電体キャパシタのキャパシタ誘電体膜がダメージを受けるのを抑制する半導体装置の製造方法を提供する。
【解決手段】シリコン基板１の上方に第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、第１の導電膜２０、強誘電体膜２１、及び第２の導電膜を形成する工程と、第２の導電膜の上にハードマスク２３ａを形成する工程と、ハードマス２３ａをマスクにし、第２の導電膜をエッチングして上部電極２２ａにする工程と、強誘電体膜２１をパターニングしてキャパシタ誘電体膜にする工程と、第１の導電膜２０をエッチングして下部電極にする工程とを有し、第２の導電膜をエッチングする工程において、上部電極２２ａの横に強誘電体膜２１が露出したときに、エッチング雰囲気が、酸素ガスを含み且つハロゲンを含まない雰囲気となっている。 （もっと読む）

【課題】強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置において、容量絶縁膜の結晶化時に酸素バリアが還元されることを確実に防止する。
【解決手段】半導体装置は、複数の酸素バリア膜１６と、複数の酸素バリア膜１６の各々の上に、下部電極１７、容量絶縁膜１９及び上部電極２０からなるキャパシタ２１と、複数のキャパシタ２１を覆うように形成された層間絶縁膜２２とを備えている。層間絶縁膜２２における隣り合うキャパシタ２１間に位置する部分の上面が、層間絶縁膜２２におけるキャパシタ２１の直上に位置する部分の上面よりも低い。 （もっと読む）

【課題】Ｔｉ及びＡｌを含有するほかに、Ｎを任意成分として含むことがあるアモルファス膜を導電性バリア層として用いる。
【解決手段】基板２２の第１主面２２ａの上側に、導電性バリア層１４と、導電性バリア層の上側に形成された下部電極１６と、下部電極の上側に形成された強誘電性の金属酸化物からなるキャパシタ絶縁膜１８とを備え、及び導電性バリア層が、Ｔｉ及びＡｌを含むほかに、任意成分としてＮを含むことがあるアモルファス膜である。 （もっと読む）

【課題】強誘電体膜の膜質を均一化するチェインＦｅＲＡＭ型半導体記憶装置を提供する。
【解決手段】半導体記憶装置８０は、同一素子形成領域に隣接配置される、一対のソース／ドレイン層５を有するメモリトランジスタＴＲ１及びＴＲ２と、メモリトランジスタのソース／ドレイン層５の他方とメモリトランジスタＴＲ２のソース／ドレイン層５の一方に、ビア及びバリアメタル膜１３を介して接続される強誘電体キャパシタＣＡＰ１及びＣＡＰ２とを有する。強誘電体キャパシタＣＡＰ１及びＣＡＰ２は、バリアメタル膜１３上に設けられ、四角錐台形状の下部電極１４と、下部電極１４を覆うように設けられる強誘電体膜１５とを共有し、強誘電体キャパシタＣＡＰ１は、強誘電体膜１５上に設けられる第１の上部電極１６ａを有し、強誘電体キャパシタＣＡＰ２は、強誘電体膜１５上に設けられ、第１の上部電極１６ａと離間して配置される第２の上部電極１６ｂを有する。 （もっと読む）

【課題】強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０１上に形成されたスイッチングトランジスタ３０１Ａ，３０１Ｂと、拡散層１２１と、トランジスタ３０１上に形成された層間絶縁膜１３１と、下部電極２１１、強誘電体膜２１２、及び上部電極２１３を含む強誘電体キャパシタ２０１Ａ，２０１Ｂと、上部電極２１３の上方に形成された配線層１４１と、上部電極２１３と配線層１４１とを電気的に導通させる第１のプラグＴＷと、拡散層１２１と配線層１４１とを電気的に導通させる第２のプラグＶ１Ａ，Ｖ１Ｂと、下部電極２１１の側方に配置されており、下部電極２１１と拡散層１２１とを電気的に導通させる第３のプラグＣＳＦとを備える。 （もっと読む）

【課題】
本発明は、より微細化可能な半導体記憶装置を提供する。
【解決手段】 半導体基板１０と、前記半導体基板１０上に設けられた複数のトランジスタ１４ａ，１４ｂと、前記トランジスタ１４ａ，１４ｂ上に設けられ、下部電極２０ａ，２０ｂと上部電極２２ａ，２２ｂとの間に設けられた強誘電体膜２１ａ，２１ｂを含む複数の強誘電体キャパシタ２３ａ，２３ｂと、前記半導体基板１０と前記下部電極２０ａ，２０ｂを接続する下層コンタクトプラグ１７ａ，１７ｂと、前記上部電極２２ａ，２２ｂ上に設けられた上層コンタクトプラグ２６ａ，２６ｂと、隣接する前記上層コンタクトプラグ間に設けられ、前記上層コンタクトプラグと前記半導体基板とを接続する共有コンタクトプラグ２７とを備え、前記共有コンタクトプラグ２７が、前記上層コンタクトプラグ２６ａ，２６ｂと直接接触し、接続されることを特徴とする半導体記憶装置。 （もっと読む）

【課題】ＭＩＳＦＥＴのソース／ドレイン間の寄生容量を減少させる電極および配線を有したメモリや、メモリ混載のロジック等の半導体集積回路を提供する。
【解決手段】ゲート電極５より上方に少なくともキャパシタ電極１４，１６または情報記憶部の一部を有する半導体集積回路装置において、ＭＩＳＦＥＴは、ソース・ドレイン拡散層７に接続する少なくとも１つずつの第１のプラグ９を有する。ソース・ドレイン拡散層７のどちらか一方に、第１のプラグ９を介して接続し、キャパシタまたは情報記憶部の一部の下部電極１４と同一工程またはそれより前工程の配線層から成る第１の配線２１を設け、一方のソース・ドレイン拡散層７の上方に第１の配線２１と他の配線２２を接続するプラグを設けず、また、ソース・ドレイン拡散層７の他方の領域の上方に第１の配線２１と同一工程の配線を設けないようにする。 （もっと読む）

【課題】強誘電体キャパシタの上部電極上にコンタクトプラグを容易に形成することができ、かつ、強誘電体キャパシタ上方の水素バリア膜の破損を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１０上に設けられた複数のトランジスタと、複数のトランジスタ上に設けられた第1の層間絶縁膜ＩＬＤ１と、第１の層間絶縁膜ＩＬＤ１上に設けられた複数の強誘電体キャパシタＣと、複数の強誘電体キャパシタＣの上面および側面を被覆する第１の水素バリア膜ＨＢ１と、強誘電体キャパシタＣの上方に設けられ、並びに、隣接する２つの強誘電体キャパシタＣ間に間隙または空孔Ｈを有する状態で埋め込まれた第２の層間絶縁膜ＩＬＤ２と、間隙または空孔Ｈの開口部を閉じるように第２の層間絶縁膜ＩＬＤ２上を被覆するカバー絶縁膜ＣＩと、カバー絶縁膜ＣＩ上を被覆する第２の水素バリア膜ＨＢ２とを備える。 （もっと読む）

【課題】データ伝送速度を高めつつ、メモリ面積も縮小する。
【解決手段】メモリ領域１のビット線ＢＬは、Ｙ方向に延びて第１センスアンプ領域２に形成された第１センスアンプ回路ＳＡ１に接続される。ローカルデータ線ＬＤＱ、ＢＬＤＳが、第１センスアンプ領域２、配線領域５を介して第２センスアンプ領域３まで配設される。第２センスアンプ領域３の第２センスアンプ回路ＳＡ２からは、メインデータ線ＭＤＱ、ＢＭＤＱが、Ｘ方向に延びてメモリ領域１上に最上層のＭ４配線として配設される。 （もっと読む）

【課題】
エッチングフェンスを発生させずに集積回路装置を製造すること。
【解決手段】 第１のマスクと、前記第１のマスクより異方性エッチングに対する耐性が高く且つ所定の形状を有する第２のマスクとを積層したエッチングマスクを、被エッチング層の上に形成する第１の工程と、前記エッチングマスク及び前記被エッチング層に前記異方性エッチングを施して、前記被エッチング層を、前記第２のマスクに対応した形状にエッチングする第２の工程とを有し、前記第２の工程において、前記異方性エッチングにより前記第２のマスクを、垂直方向及び水平方向にエッチングしながら、前記被エッチング層をエッチングすること。 （もっと読む）

【課題】強誘電体キャパシタを積層した構造を有し、読み出し速度を向上させつつ微細化を可能とする不揮発性半導体記憶装置を提供する。
【解決手段】強誘電体キャパシタＣ１、Ｃ２を互いに直列に接続し、強誘電体キャパシタＣ１、Ｃ２の接続点に対する導通状態をセルトランジスタＭ１にて制御し、プレート線ＰＬ０Ａを強誘電体キャパシタの他端Ｃ１に接続し、プレート線ＰＬ０Ｂを強誘電体キャパシタの他端Ｃ２に接続し、ビット線ＢＬ０、ＢＬ１を共有する複数のメモリセルＭＣ００〜ＭＣ０３にてプレート線ＰＬ０Ａ、ＰＬ０Ｂを共有させる。 （もっと読む）

【課題】分極方向の均一性が高められた強誘電体層を有し、書き込み及び読み出しに際しての精度を高め得る強誘電体メモリ素子の製造方法。
【解決手段】基板２上に電極３が形成されており、電極３上に強誘電体層４が積層されている積層体を用意し、水分を２３ｇ／ｍ^３以上含むガス雰囲気下で積層体を熱処理する、強誘電体メモリ素子１の製造方法。 （もっと読む）

【課題】強誘電体メモリの信頼性を向上する。
【解決手段】本発明の例に関わる強誘電体メモリは、半導体基板５０内に設けられる拡散層２３，２４と、拡散層２３，２４間のチャネル領域上にゲート絶縁膜を介して設けられるゲート電極２１と、を有する電界効果トランジスタ２と、層間絶縁膜５１内に埋め込まれ、拡散層２３，２４上に設けられるコンタクトプラグ３０，３１と、層間絶縁膜５１上及びコンタクトプラグ３０，３１上に設けられる酸化防止膜４０と、酸化防止膜４０上に設けられる強誘電体膜１０と、強誘電体膜１０及び酸化防止膜４０を貫通して、コンタクトプラグ３０，３１上に設けられる電極１１，１２と、を有するキャパシタ１と、電極１１，１２間の酸化防止膜４０上に設けられ、強誘電体膜１０に対して種結晶として機能するシード層４１と、を具備する。 （もっと読む）