半導体装置の製造方法
【課題】強誘電体キャパシタのキャパシタ誘電体膜がダメージを受けるのを抑制する半導体装置の製造方法を提供する。
【解決手段】シリコン基板１の上方に第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、第１の導電膜２０、強誘電体膜２１、及び第２の導電膜を形成する工程と、第２の導電膜の上にハードマスク２３ａを形成する工程と、ハードマス２３ａをマスクにし、第２の導電膜をエッチングして上部電極２２ａにする工程と、強誘電体膜２１をパターニングしてキャパシタ誘電体膜にする工程と、第１の導電膜２０をエッチングして下部電極にする工程とを有し、第２の導電膜をエッチングする工程において、上部電極２２ａの横に強誘電体膜２１が露出したときに、エッチング雰囲気が、酸素ガスを含み且つハロゲンを含まない雰囲気となっている。
【解決手段】シリコン基板１の上方に第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、第１の導電膜２０、強誘電体膜２１、及び第２の導電膜を形成する工程と、第２の導電膜の上にハードマスク２３ａを形成する工程と、ハードマス２３ａをマスクにし、第２の導電膜をエッチングして上部電極２２ａにする工程と、強誘電体膜２１をパターニングしてキャパシタ誘電体膜にする工程と、第１の導電膜２０をエッチングして下部電極にする工程とを有し、第２の導電膜をエッチングする工程において、上部電極２２ａの横に強誘電体膜２１が露出したときに、エッチング雰囲気が、酸素ガスを含み且つハロゲンを含まない雰囲気となっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
【０００３】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタのゲート絶縁膜中に埋め込んだフローティングゲートを有しており、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００４】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体材料からなるキャパシタ誘電体膜のヒステリシス特性を利用して情報を記憶する。そのキャパシタ誘電体膜は、キャパシタの上部電極と下部電極との間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」、「０」に対応させることで、キャパシタ誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeRAMにはある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−５１５２号公報
【特許文献２】特開平１０−２４７７２４号公報
【特許文献３】特開平９−２６０６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の製造方法において、強誘電体キャパシタのキャパシタ誘電体膜がダメージを受けるのを抑制することを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に、第１の導電膜、強誘電体膜、及び第２の導電膜をこの順に形成する工程と、前記第２の導電膜の上にマスクパターンを形成する工程と、前記マスクパターンをマスクにしながら、前記第２の導電膜をエッチングして強誘電体キャパシタの上部電極にする工程と、前記マスクパターンを除去する工程と、前記強誘電体膜をパターニングして前記強誘電体キャパシタのキャパシタ誘電体膜にする工程と、前記第１の導電膜をエッチングして前記強誘電体キャパシタの下部電極にする工程とを有し、前記第２の導電膜をエッチングする工程において、前記上部電極の横に前記強誘電体膜が露出したときに、エッチング雰囲気が、酸素ガスを含み且つハロゲンを含まない雰囲気となっている半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
以下の開示によれば、上部電極の横に強誘電体膜が露出したとき、該強誘電体膜がハロゲンに曝されないので、ハロゲンが原因でキャパシタ誘電体膜が劣化するのを抑制することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】図１は、調査に使用したFeRAMの平面図である。
【図２】図２（ａ）〜（ｃ）は、調査に使用したFeRAMの製造途中の断面図（その１）である。
【図３】図３は、調査に使用したFeRAMの製造途中の断面図（その２）である。
【図４】図４は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図５】図５は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図６】図６は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図７】図７は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図８】図８は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図９】図９は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１０】図１０は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１１】図１１は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１２】図１２は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１３】図１３は、本実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１４】図１４は、本実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１５】図１５は、本実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１６】図１６は、本実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図１７】図１７は、本実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図１８】図１８は、本実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図１９】図１９は、本実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図２０】図２０は、本実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図２１】図２１は、本実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図２２】図２２は、本実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図２３】図２３は、本実施形態に係る半導体装置の製造途中の平面図（その５）である。
【図２４】図２４は、本実施形態に係る半導体装置の製造途中の平面図（その６）である。
【図２５】図２５は、本実施形態に係る半導体装置の製造途中の平面図（その７）である。
【図２６】図２６は、本実施形態に係る半導体装置の製造途中の平面図（その８）である。
【発明を実施するための形態】
【００１０】
本実施形態の説明に先立ち、本願発明者が行った調査について説明する。
【００１１】
図１は、この調査で使用したFeRAMの平面図である。
【００１２】
このFeRAMは、シリコン基板１００と、その上方に形成されたストライプ状の下部電極１０１ａ、強誘電体膜１０２ａ、及び上部電極１０３ａとを有する。
【００１３】
このうち、上部電極１０３ａは、島状の平面形状を有しており、ストライプ状のキャパシタ誘電体膜１０２ａの上に複数形成される。これらの上部電極１０３ａに対応して各強誘電体キャパシタQが形成され、各キャパシタQにおいては下部電極１０１ａが共有される。このような構造のFeRAMはプレーナ型のFeRAMとも呼ばれる。
【００１４】
図２〜図３は、プレーナ型のFeRAMの製造途中の断面図であって、図１のA−A線に沿う断面図に相当する。
【００１５】
このFeRAMを製造するには、まず、図２（ａ）に示すように、シリコン基板１００の上方に、プラチナ膜等の第１の導電膜１０１と、PZT膜等の強誘電体膜１０２と、酸化イリジウム等の第２の導電膜１０３とをこの順に形成する。
【００１６】
次いで、図２（ｂ）に示すように、ハードマスク１０４として窒化チタン膜を形成すると共に、その上にレジストパターン１０５を形成する。
【００１７】
このうち、ハードマスク１０４は、第２の導電膜１０３の全面にスパッタ法で窒化チタン膜を形成した後、それをレジストパターン１０５をマスクにしてドライエッチングすることで形成され得る。
【００１８】
次いで、図２（ｃ）に示すように、ハードマスク１０４とレジストパターン１０５とをマスクにしながら、RIE(Reactive Ion Etching)により第２導電膜１０３をドライエッチングし、上部電極１０３ａを形成する。
【００１９】
本調査では、このエッチングのエッチングガスとして、塩素ガスとアルゴンガスとの混合ガスを使用した。
【００２０】
そのエッチングガスのスパッタ作用等により、エッチングの最中にレジストパターン１０５は膜減りし、エッチングが終了した時点ではレジストパターン１０５は略消失する。
【００２１】
また、エッチングの終期においては、隣接する上部電極１０３ａの間に強誘電体膜１０２が露出し、その強誘電体膜１０２が塩素を含んだエッチング雰囲気に曝されることになる。そして、その塩素の作用によって、エッチング雰囲気に曝された部分の強誘電体膜１０２にはダメージ層１０２ｘが形成される。
【００２２】
更に、第２の導電膜１０３のエッチング残渣を残さないように、本工程では第２の導電膜１０３の膜厚の数１０％程度のオーバーエッチングが行われるが、このオーバーエッチングによってもダメージ層１０２ｘが形成される。
【００２３】
このエッチングが終了後、ウエットエッチングによりハードマスク１０４を除去する。
【００２４】
この後は、図３に示すように、強誘電体膜１０２と第１の導電膜１０１をそれぞれ個別にパターニングしてキャパシタ誘電体膜１０２ａと下部電極１０１ａを形成する。
【００２５】
以上により、このFeRAMの基本構造が完成する。
【００２６】
このようなFeRAMの製造方法では、図２（ｃ）に示したように、第２の導電膜１０３をエッチングする際の塩素ガスやオーバーエッチングが原因で、隣接する上部電極１０３ａの間のキャパシタ誘電体膜１０２ａにダメージ層１０２ｘが形成される。
【００２７】
そのダメージ層１０２ｘは、キャパシタ誘電体膜１０２ａの強誘電体特性、例えば残留分極電荷量等を低下させたり、キャパシタ誘電体膜１０２ａのリーク電流を増大させたりするので、高品位な強誘電体キャパシタQを提供する妨げとなる。
【００２８】
ここで、オーバーエッチングによるダメージ層１０２ｘの形成を防止するため、図２（ｃ）の工程でエッチングガス中における塩素ガスの流量比を高め、強誘電体膜１０２と第２の導電膜１０３とのエッチング選択比を高めることも考えられる。
【００２９】
しかし、このように塩素ガスの流量比を高めると、ハードマスク１０４のエッチング速度が速まるので、エッチングの最中にハードマスク１０４の外形が不安定となり、上部電極１０３ａの加工精度が低下してしまう。
【００３０】
また、塩素ガスによるダメージ層１０２ｘの形成を防止するため、図２（ｃ）の工程において、塩素ガスに代えてフッ素化合物ガスを使用することも考えられる。
【００３１】
しかしながら、フッ素化合物ガスを含むエッチングガスでは、第２の導電膜１０３と強誘電体膜１０２とのエッチング選択比が低下するので、強誘電体膜１０２の上面でエッチングを自動停止させるのが難しくなる。よって、強誘電体膜１０２の上に第２の導電膜１０３のエッチング残渣を残さないようにオーバーエッチングをしなければならず、このオーバーエッチングによりやはりダメージ層１０２ｘが形成されてしまう。
【００３２】
このように、本願発明者の調査によって、第２の導電膜１０３用のエッチングガスに塩素やフッ素化合物等のハロゲンを添加すると、キャパシタ誘電体膜１０２ａの強誘電体特性が劣化することが明らかとなった。このような調査結果に基づき、本願発明者は、以下に説明するような本実施形態に想到した。
【００３３】
（本実施形態）
図４〜図１８は、本実施形態に係る半導体装置の製造途中の断面図であり、図１９〜図２６はその平面図である。
【００３４】
図４〜図１８における第１断面は、図１９〜図２６におけるI−I線に沿う断面に相当する。また、図４〜図１８における第２断面は、図１９〜図２６におけるII−II線に沿う断面に相当する。
【００３５】
この半導体装置は、いわゆるプレーナ型のFeRAMであって、以下のように作製される。
【００３６】
まず、図４及び図１９に示すように、シリコン（半導体）基板１に素子分離用の溝を形成し、その溝に活性領域を画定する素子分離絶縁膜２として酸化シリコン膜を埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
【００３７】
次いで、活性領域にp型不純物をイオン注入してpウェル３を形成する。
【００３８】
更に、活性領域におけるシリコン基板１を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を６nm〜７nmの厚さに形成する。
【００３９】
そして、その熱酸化膜の上にCVD法により厚さが約５０nmのアモルファスシリコン膜と厚さが約１５０nmのタングステンシリサイド膜とをこの順に形成し、これらの膜をパターニングしてゲート電極５を形成する。
【００４０】
そのゲート電極５は、pウェル３の上に２つ形成され、その各々はワード線の一部を構成する。
【００４１】
続いて、ゲート電極５をマスクにし、シリコン基板１にn型不純物をイオン注入して、低濃度の第１及び第２のn型ソース／ドレインエクステンション６ａ、６ｂを形成する。
【００４２】
次いで、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール９を形成する。その絶縁膜として、例えば、CVD法により酸化シリコン膜を約４５nmの厚さに形成する。
【００４３】
そして、この絶縁性サイドウォール９とゲート電極５とをマスクにしてシリコン基板１にn型不純物をイオン注入することにより、高濃度の第１及び第２のn型ソース／ドレイン領域７ａ、７ｂを形成する。
【００４４】
以上により、ゲート電極５、ゲート絶縁膜４、及びn型ソース／ドレイン領域７ａ、７ｂ等を備えたMOSトランジスタTRが形成されたことになる。
【００４５】
その後、シリコン基板１の上側全面にスパッタ法によりコバルト層を形成し、それを加熱してシリコンと反応させ、コバルトシリサイド層等の高融点金属シリサイド層８を形成する。
【００４６】
次いで、シリコン基板１の上側全面に、CVD法によりカバー絶縁膜１０と第１の絶縁膜１１とをこの順に形成する。このうち、カバー絶縁膜１０としては、厚さ約２００nmの酸窒化シリコン(SiON)膜が形成される。また、第１の絶縁膜１１としては、TEOSガスを使用するプラズマCVD法により酸化シリコン膜が約６００nmの厚さに形成される。
【００４７】
その後に、第１の絶縁膜１１の上面をCMP(Chemical Mechanical Polishing)法により約２００nmの厚さだけ研磨して平坦化する。
【００４８】
次いで、図５に示すように、第１の絶縁膜１１の上にキャップ絶縁膜１３として酸化シリコン膜を１００nm程度の厚さに形成し、上記のCMPの際に第１の絶縁膜１１の表面に付いた微細な傷をキャップ絶縁膜１３で埋め込む。
【００４９】
このキャップ絶縁膜１３は、例えばTEOSガスを使用するプラズマCVD法により形成される。
【００５０】
そして、このキャップ絶縁膜１３に含まれる水分を脱水するために、基板温度約６５０℃、処理時間約３０分の条件で、窒素雰囲気中においてキャップ絶縁膜１３に対してアニールを行う。
【００５１】
更に、このキャップ絶縁膜１３の上に密着層１４としてアルミナ(Al2O3)膜をスパッタ法で厚さ約２０nmに形成する。
【００５２】
この密着層１４の形成後に酸素雰囲気中においてアニールを行ってもよい。そのアニールは、例えばRTA装置において基板温度約６５０℃、処理時間約６０分の条件で行われる。
【００５３】
次に、図６と図２０に示す構造を得るまでの工程について説明する。
【００５４】
まず、密着層１４の上に、スパッタ法でプラチナ膜を厚さ約１５５nmに形成し、そのプラチナ膜を第１の導電膜２０とする。なお、プラチナ膜に代えて、イリジウム膜を第１の導電膜２０として形成してもよい。
【００５５】
続いて、第１の導電膜２０の上にPZT膜をスパッタ法で１５０nm〜２００nmの厚さに形成し、そのPZT膜を強誘電体膜２１とする。なお、必要に応じてPZT膜にカルシウムやストロンチウムを添加してもよい。
【００５６】
このようにスパッタ法で形成された強誘電体膜２１はアモルファス状態であり、強誘電体特性に乏しい。
【００５７】
そこで、酸素とアルゴンとの混合雰囲気中において、基板温度約５８５℃、処理時間９０秒の条件で強誘電体膜２１に対してRTA(Rapid Thermal Annealing)を行い、強誘電体膜２１を結晶化して（１１１）方向に配向させる。このときの酸素の流量は、例えば０．０２５リットル／分とされる。このような、アニールは結晶化アニールとも呼ばれる。
【００５８】
なお、強誘電体膜２１はPZT膜に限定されない。PZTに代えて、PLZT、SrBi2Ta2O9、Bi4Ti3O9、Bi0.25La0.75Ti3O12、及びBaBi2Ta2O9のいずれかの強誘電体材料を強誘電体膜２１の材料として使用してもよい。
【００５９】
更に、強誘電体膜２１の成膜方法もスパッタ法に限定されず、有機金属化学気相堆積法（MOCVD: Metal Organic CVD）やゾル・ゲル法で強誘電体膜２１を形成してもよい。
【００６０】
続いて、強誘電体膜２１の上に、第２の導電膜２２として酸化イリジウム(IrO2)膜をスパッタ法で形成する。
【００６１】
その第２の導電膜２２は２ステップで形成され、第１のステップではスパッタ法により第１の酸化イリジウム膜が約５０nmの厚さに形成される。そして、この第１の酸化イリジウム膜に対し、酸素流量約０．０２５リットル／分、基板温度約７２５℃、処理時間２０秒の条件でアニールを行う。その後に、第１の酸化イリジウム膜の上にスパッタ法で第２の酸化イリジウム膜を約２００nmの厚さに形成する。
【００６２】
なお、酸化イリジウムに代えて、プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、パラジウム、及びSrRuO3のいずれかを第２の導電膜２２の材料として使用してもよい。
【００６３】
その後に、図７に示すように、第２の導電膜２２の上にマスク材料膜２３としてスパッタ法により窒化チタン(TiN)膜を２０nm〜４０nm程度の厚さに形成する。
【００６４】
そして、図８に示すように、このマスク材料膜２３の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン２５を形成する。
【００６５】
続いて、図９と図２１に示すように、第１のレジストパターン２５をマスクにしながら、RIEによりマスク材料膜２３をドライエッチングすることにより、平面形状が島状の複数のハードマスク２３ａを形成する。
【００６６】
このエッチングにおけるエッチングガスは特に限定されないが、本実施形態ではエッチングガスとして塩素ガスを使用する。
【００６７】
なお、後述のように、ハードマスク２３ａを形成せずに、第２の導電膜２２上に第１のレジストパターン２５を直接形成してよい場合もある。
【００６８】
次に、図１０に示すように、ハードマスク２３ａと第１のレジストパターン２５とをマスクに用いるRIEにより、第２の導電膜２２をドライエッチングする。
【００６９】
そのドライエッチングはICP(Inductive Coupled Plasma)型エッチングチャンバ内において２ステップで行われ、最初の第１のステップでは、図１０のように第２の導電膜２２を途中の深さまでエッチングする。
【００７０】
この第１のステップにおけるエッチングガスは特に限定されないが、例えば、酸素ガスと不活性ガスからなるガスをエッチングガスとして使用し得る。このうち、酸素ガスの流量は、例えば０sccm〜１０sccmとされる。また、不活性ガスとしては、流量が４０sccm〜５０sccmのアルゴンガスを使用し得る。
【００７１】
そのエッチングガスは、チャンバに設けられたコイルに高周波電力を供給することでプラズマ化される。その高周波電力は、例えばパワーが１４００W、周波数が１３．５６MHzである。
【００７２】
また、チャンバ内においてシリコン基板１が載置されるステージには、パワーが８００Wで周波数が４００kHzの高周波電力が印加され、これによりプラズマ化したエッチングガスがシリコン基板１側に引き込まれる。
【００７３】
なお、エッチング中のチャンバ内の圧力は０．５Pa〜１．０Pa程度であり、基板温度は約２０℃程度である。
【００７４】
次に、図１１と図２２に示すように、第１のステップで使用したICP型エッチングチャンバを引き続き用いて、酸素ガスとアルゴンガスからなるガスをエッチングガスに使用しながら、第２の導電膜２２に対するドライエッチングの第２のステップを行う。
【００７５】
本ステップでは、第１のステップにおけるよりもエッチングガス中における酸素の流量比を高め、ハードマスク２３ａで覆われていない部分の第２の導電膜２２の残りをRIEによりエッチングし、複数の上部電極２２ａを間隔をおいて形成する。
【００７６】
エッチングガスの流量は特に限定されないが、本実施形態では酸素ガスの流量を２５sccm〜４０sccm、アルゴンガスの流量を１０sccm〜２５sccmとする。
【００７７】
なお、そのエッチングガスには、塩素やフッ素等のハロゲンは添加しない。
【００７８】
また、これ以外のエッチング条件は、第１のステップにおけるのと同一である。
【００７９】
このように第１のステップにおけるよりもエッチングガス中の酸素の流量比を高めることで、本ステップでは強誘電体膜２１のエッチング速度が第２の導電膜２２のそれよりも遅くなる。これにより、エッチングが強誘電体膜２１上で自動的に停止し、オーバーエッチングが原因で強誘電体膜２１にダメージ層が形成されるのを抑制することが可能となる。
【００８０】
更に、エッチングガス中の酸素がハードマスク２３ａに取り込まれることで、ハードマスク２３ａのエッチング耐性が向上し、エッチングの途中でハードマスク２３ａの外形が崩れ難くなり、上部電極２２ａの加工精度が向上する。
【００８１】
しかも、エッチングガス中にハロゲンが含まれていないので、隣接する上部電極２２ａの横に露出した強誘電体膜２１にハロゲンが原因のダメージ層が形成されることもない。
【００８２】
なお、第１のレジストパターン２５は、エッチングガスのスパッタ作用等により膜減りし、本ステップが終了した時点では略消失する。
【００８３】
ここで、上記のように強誘電体膜２１のダメージを抑制するには、エッチング後に強誘電体膜２１が露出する第２のステップにおいてエッチングガスからハロゲンが排除されていればよく、第１のステップではエッチングガス中にハロゲンが添加されていてもよい。
【００８４】
例えば、第１のステップにおいて、流量が約１０sccmの塩素ガスと流量が４０sccm〜５０sccmのアルゴンガスとの混合ガスをエッチングガスに使用してもよい。この場合、第２のステップでは、エッチングガスを酸素ガスとアルゴンガスからなるガスに切り替えることになる。このように切り替えた後の酸素ガスの流量は、例えば２５sccm〜４０sccmであり、アルゴンガスの流量は例えば１０sccm〜２５sccmである。
【００８５】
このように第１のステップで塩素ガスを使用すると、エッチングガスのスパッタ作用に加え、塩素ガスとの化学反応により第２の導電膜２２がエッチングされる。そのため、第１のステップで塩素ガスを使用しない場合と比較して、エッチングガスのスパッタ作用を相対的に低減でき、スパッタ作用によって第１のレジストパターン２５が膜減りするのを抑制できる。よって、この場合は、ハードマスク２３ａを省略して第２の導電膜２２の上に第１のレジストパターン２５を直接形成し、その第１のレジストパターン２５のみで第２の導電膜２２をパターニングすることが可能となる。
【００８６】
なお、このように第１のステップと第２のステップとに分けずに、第２の導電膜２２を一括してエッチングするようにしてもよい。この場合も、エッチングガスとしては酸素ガスとアルゴンガスとを含み、かつハロゲンを含まないガスを使用することで、ハロゲンが原因で強誘電体膜２１がダメージを受けるのを防止できる。
【００８７】
その後に、ウエットエッチング等によりハードマスク２３ａを除去する。そのウエットエッチングでは、例えば、濃度が３０w%の過酸化水素水（H2O2）と濃度が３０w%の水酸化アンモニウム（NH4OH）溶液との混合溶液よりなるエッチング液が使用される。
【００８８】
なお、ハードマスク２３ａを除去した後に、ここまでの工程で強誘電体膜２１が受けたダメージを回復させるために、酸素雰囲気となっている縦型炉中において強誘電体膜２１に対してアニールを行ってもよい。
【００８９】
そのアニールは回復アニールと呼ばれ、例えば、基板温度約６５０℃、酸素流量約２０リットル／、処理時間約６０分の条件で行われる。
【００９０】
次に、図１２と図２３に示すように、強誘電体膜２１の上に、複数の上部電極２２ａの各々を覆うストライプ状の第２のレジストパターン２７を形成する。
【００９１】
そして、この第１のレジストパターン２７をマスクにしながら、RIEにより強誘電体膜２１をエッチングして、平面形状がストライプ状のキャパシタ誘電体膜２１ａを形成する。
【００９２】
このエッチングを終了後、第２のレジストパターン２７は除去される。
【００９３】
その後に、キャパシタ誘電体膜２１ａに対する回復アニールとして、縦型炉内において酸素流量約２０リットル／分、基板温度約３５０℃、処理時間約６０分の条件でアニールを行う。
【００９４】
なお、回復アニールを行った後、水素等の還元性物質からキャパシタ誘電体膜２１ａを保護するためのアルミナ膜をシリコン基板１の上側全面に形成してもよい。
【００９５】
続いて、図１３と図２４に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、ストライプ状の平面形状を有する第３のレジストパターン２８を形成する。
【００９６】
更に、この第３のレジストパターン２８をマスクにしながら、RIEにより第１の導電膜２０をドライエッチングして、平面形状がストライプ状の下部電極２０ａを形成する。
【００９７】
なお、このエッチングでは、第３のレジストパターン２８で覆われていない部分の密着層１４もエッチングされて除去される。
【００９８】
その後、第３のレジストパターン２８は除去される。
【００９９】
そして、エッチング等によってキャパシタ誘電体膜２１ａが受けたダメージを回復させるため、酸素含有雰囲気となっている縦型炉において回復アニールを行う。その回復アニールの条件は特に限定されないが、本実施形態では、酸素流量を約２０リットル／分、基板温度を約６５０℃、処理時間を約６０分とする。
【０１００】
ここまでの工程により、下部電極２０ａ、キャパシタ誘電体膜２１ａ、上部電極２２ａをこの順に積層してなる強誘電体キャパシタQが形成されたことになる。
【０１０１】
その強誘電体キャパシタQは、下部電極２０ａとキャパシタ誘電体膜２１ａを共通にして上部電極２２ａ毎に複数形成される。
【０１０２】
次に、図１４に示す断面構造を得るまでの工程について説明する。
【０１０３】
まず、キャパシタQとキャップ絶縁膜１３の上に、絶縁性水素バリア膜３１としてスパッタ法によりアルミナ膜を厚さ約２０nmに形成する。
【０１０４】
絶縁性酸素バリア膜３１の形成後に、縦型炉内でキャパシタQに対して回復アニールを行ってもよい。その回復アニールの条件は、例えば、酸素流量が約２０リットル／分、基板温度が約５５０℃、処理時間が６０分である。
【０１０５】
次いで、この絶縁性水素バリア膜３１の上に、酸素とTEOSガスを反応ガスとして使用するCVD法により酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第２の絶縁膜３２とする。
【０１０６】
TEOSガスには水素が含まれているが、絶縁性水素バリア膜３１により水素がキャパシタQに侵入するのが防止され、水素によってキャパシタ誘電体膜２１ａが還元されてその強誘電体特性が劣化するのを抑制できる。
【０１０７】
その後に、第２の絶縁膜３２の上面をCMP法により研磨して平坦化する。
【０１０８】
このCMPの後、第２の絶縁膜３２の脱水処理と水分の再吸着を防止するために、第２の絶縁膜３２に対して基板温度約３５０℃、処理時間２分の条件でN2Oプラズマ処理を行い、第２の絶縁膜３２の表面を窒化する。そのようなN2Oプラズマ処理は、例えばCVD装置を利用して行うことができる。
【０１０９】
続いて、図１５に示すように、第２の絶縁膜３２の上にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン３３を形成する。
【０１１０】
次いで、第４のレジストパターン３３の窓３３ａを通じて、第１及び第２のn型ソース／ドレイン領域７ａ、７ｂ上の各絶縁膜１０、１１、１３、１４、３２をドライエッチングすることにより、これらの絶縁膜に第１及び第２のコンタクトホール３２ａ、３２ｂを形成する。
【０１１１】
この後に、第４のレジストパターン３３は除去される。
【０１１２】
次に、図１６と図２５に示す構造を得るまでの工程について説明する。
【０１１３】
まず、第２の絶縁膜３２の上面と各コンタクトホール３２ａ、３２ｂの内面に、バリアメタル膜として厚さが約２０nmのチタン(Ti)膜と厚さが約５０nmの窒化チタン(TiN)膜とをこの順にスパッタ法で形成する。そして、このバリアメタル膜の上にCVD法によりタングステン膜を約５００nmの厚さに形成し、このタングステン膜で各コンタクトホール３２ａ、３２ｂを完全に埋め込む。その後に、第２の絶縁膜３２上の余分なタングステン膜とバリアメタル膜とをCMP法により研磨して除去し、これらの膜を各コンタクトホール３２ａ、３２ｂ内にのみ導電性プラグ３５として残す。
【０１１４】
このようにして形成された導電性プラグ３５は、酸化され易いタングステンを含むため、酸素含有雰囲気中で容易に酸化してコンタクト不良を起こし易い。
【０１１５】
そこで、導電性プラグ３５の酸化を防止するために、該導電性プラグ３５と第２の絶縁膜３２のそれぞれの上にCVD法により厚さが約１００nmの酸窒化シリコン膜を形成し、その窒化シリコン膜を酸化防止絶縁膜３６とする。
【０１１６】
なお、酸化防止絶縁膜３６を形成する前に、第２の絶縁膜３２の脱水処理と水分の再吸着を防止するため、CVD装置内において第２の絶縁膜３２に対してN2Oプラズマ処理を行ってもよい。そのN2Oプラズマ処理は、例えば、基板温度約３５０℃、処理時間２分の条件で行われる。
【０１１７】
次に、図１７に示すように、酸化防止絶縁膜３６の上にフォトレジストを塗布し、それを露光、現像して第５のレジストパターン４０を形成する。
【０１１８】
そして、第５のレジストパターン４０の窓４０ａを通じて絶縁膜１４、３２、３６をドライエッチングすることで、上部電極２２ａ上のこれらの絶縁膜に第１のホール３２ｃを形成すると共に、下部電極２０ａ上のこれらの絶縁膜に第２のホール３２ｄを形成する。
【０１１９】
このエッチングを終了後、第５のレジストパターン４０と酸化防止絶縁膜３６は除去される。
【０１２０】
そして、このエッチングによってキャパシタ誘電体膜２７ａが受けたダメージを低減するために、酸素含有雰囲気中においてキャパシタ誘電体膜２１ａに対して回復アニールを行う。この回復アニールは、例えば基板温度５００℃〜６００℃、処理時間６０分間の条件で行われる。
【０１２１】
次に、図１８と図２６に示すように、第２の絶縁膜３２上と各ホール３２ｃ、３２ｄ内にスパッタ法により金属積層膜を形成した後、それをパターニングして金属配線４１を形成する。その金属積層膜は、下から順に、厚さ約１５０nmの窒化チタン膜、厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約１５０nmの窒化チタン膜である。
【０１２２】
その金属配線４１のうち、第１のホール３２ｃ内に形成された部分は上部電極２２ａと電気的に接続され、第２のホール３２ｄ内に形成された部分は下部電極２０ａと電気的に接続される。
【０１２３】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１２４】
上記した半導体装置の製造方法によれば、図１１の工程で上部電極２２ａを形成するとき、上部電極２２ａの横に強誘電体膜２１が露出した時点において、酸素ガスを含み且つハロゲンを含まないガスに第２の導電膜２２用のエッチングガスを切り替えた。
【０１２５】
このようにハロゲンを含まないエッチングガスを使用することで、隣接する上部電極２２ａの間に露出した強誘電体膜２１にハロゲンが原因のダメージ層が形成されるのを防止できる。
【０１２６】
よって、強誘電体膜２１をパターニングしてなるキャパシタ誘電体膜２１ａの強誘電体特性を高い状態に維持することができると共に、キャパシタ誘電体膜２１ａのリーク電流を抑制でき、高品位な強誘電体キャパシタQを備えた半導体装置を提供することができる。
【０１２７】
しかも、上記のエッチングガス中に含まれる酸素は、強誘電体膜２１と第２の導電膜２２とのエッチング選択比を高める機能を有するので、第２の導電膜２２に対するエッチングを強誘電体膜２１上で自動停止させることができる。これにより、強誘電体膜２１がオーバーエッチングされるのを抑制でき、オーバーエッチングが原因で強誘電体膜２１にダメージ層が形成される可能性を低減できる。
【０１２８】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１２９】
（付記１） 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に、第１の導電膜、強誘電体膜、及び第２の導電膜をこの順に形成する工程と、
前記第２の導電膜の上にマスクパターンを形成する工程と、
前記マスクパターンをマスクにしながら、前記第２の導電膜をエッチングして強誘電体キャパシタの上部電極にする工程と、
前記マスクパターンを除去する工程と、
前記強誘電体膜をパターニングして前記強誘電体キャパシタのキャパシタ誘電体膜にする工程と、
前記第１の導電膜をエッチングして前記強誘電体キャパシタの下部電極にする工程とを有し、
前記第２の導電膜をエッチングする工程において、前記上部電極の横に前記強誘電体膜が露出したときに、エッチング雰囲気が、酸素ガスを含み且つハロゲンを含まない雰囲気となっていることを特徴とする半導体装置の製造方法。
【０１３０】
（付記２） 前記第２の導電膜をエッチングする工程は、
ハロゲンガスを含む第１のエッチングガスにより前記第２の導電膜を途中の深さまでエッチングする第１のステップと、
前記第１のステップの後、酸素ガスを含み且つハロゲンを含まない第２のエッチングガスを用いて、前記第２の導電膜の残りをエッチングする第２のステップとを有することを特徴とする付記１に記載の半導体装置の製造方法。
【０１３１】
（付記３） 前記マスクパターンとして、前記第２の導電膜の上にレジストパターンを直接形成することを特徴とする付記２に記載の半導体装置の製造方法。
【０１３２】
（付記４） 前記ハロゲンガスとして塩素ガスを使用することを特徴とする付記２又は付記３に記載の半導体装置の製造方法。
【０１３３】
（付記５） 前記第２の導電膜をエッチングする工程は、
酸素ガスを含み且つハロゲンを含まないエッチングガスにより前記第２の導電膜を途中の深さまでエッチングする第１のステップと、
前記第１のステップの後、前記エッチングガスにおける前記酸素ガスの流量比を前記第１のステップにおけるよりも高めて、前記第２の導電膜の残りをエッチングする第２のステップとを有することを特徴とする付記１に記載の半導体装置の製造方法。
【０１３４】
（付記６） 前記エッチングガスは、不活性ガスと酸素ガスとからなることを特徴とする付記５に記載の半導体装置の製造方法。
【０１３５】
（付記７） 前記第２の導電膜をエッチングするステップは、酸素ガスを含み且つハロゲンを含まないエッチングガスにより、前記第２の導電膜を一括してエッチングすることにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０１３６】
（付記８） 前記マスクパターンとしてハードマスクを形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１３７】
（付記９） 前記ハードマスクは、窒化チタンを含むことを特徴とする付記８に記載の半導体装置の製造方法。
【０１３８】
（付記１０） 前記第２の導電膜をエッチングする工程において、前記上部電極を間隔をおいて複数形成し、
前記強誘電体膜をエッチングする工程において、前記キャパシタ誘電体膜を、前記複数の上部電極のそれぞれに共通のストライプ状に形成することを特徴とする付記１〜９のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【０１３９】
１、１００…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１及び第２のn型ソース／ドレインエクステンション、７ａ、７ｂ…第１及び第２のn型ソース／ドレイン領域、８…高融点金属シリサイド層、９…絶縁性サイドウォール、１０…カバー絶縁膜、１１…第１の絶縁膜、１３…キャップ絶縁膜、１４…密着層、２０、１０１…第１の導電膜、２０ａ、１０３ａ…下部電極、２１、１０２…強誘電体膜、２１ａ、１０２ａ…キャパシタ誘電体膜、２２、１０３…第２の導電膜、２２ａ、１０３ａ…上部電極、２３…マスク材料膜、２３ａ、１０４…マスクパターン、２５…第１のレジストパターン、２７…第２のレジストパターン、２８…第３のレジストパターン、３１…絶縁性水素バリア膜、３２…第２の絶縁膜、３２ａ、３２ｂ…第１及び第２のコンタクトホール、３２ｃ、３２ｄ…第１及び第２のホール、３３…第４のレジストパターン、３３ａ…窓、３５…導電性プラグ、３６…酸化防止絶縁膜、４０…第５のレジストパターン、４０ａ…窓、４１…金属配線、１０５…レジストパターン、Q…強誘電体キャパシタ。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
【０００３】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタのゲート絶縁膜中に埋め込んだフローティングゲートを有しており、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００４】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体材料からなるキャパシタ誘電体膜のヒステリシス特性を利用して情報を記憶する。そのキャパシタ誘電体膜は、キャパシタの上部電極と下部電極との間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」、「０」に対応させることで、キャパシタ誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeRAMにはある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−５１５２号公報
【特許文献２】特開平１０−２４７７２４号公報
【特許文献３】特開平９−２６０６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の製造方法において、強誘電体キャパシタのキャパシタ誘電体膜がダメージを受けるのを抑制することを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に、第１の導電膜、強誘電体膜、及び第２の導電膜をこの順に形成する工程と、前記第２の導電膜の上にマスクパターンを形成する工程と、前記マスクパターンをマスクにしながら、前記第２の導電膜をエッチングして強誘電体キャパシタの上部電極にする工程と、前記マスクパターンを除去する工程と、前記強誘電体膜をパターニングして前記強誘電体キャパシタのキャパシタ誘電体膜にする工程と、前記第１の導電膜をエッチングして前記強誘電体キャパシタの下部電極にする工程とを有し、前記第２の導電膜をエッチングする工程において、前記上部電極の横に前記強誘電体膜が露出したときに、エッチング雰囲気が、酸素ガスを含み且つハロゲンを含まない雰囲気となっている半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
以下の開示によれば、上部電極の横に強誘電体膜が露出したとき、該強誘電体膜がハロゲンに曝されないので、ハロゲンが原因でキャパシタ誘電体膜が劣化するのを抑制することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】図１は、調査に使用したFeRAMの平面図である。
【図２】図２（ａ）〜（ｃ）は、調査に使用したFeRAMの製造途中の断面図（その１）である。
【図３】図３は、調査に使用したFeRAMの製造途中の断面図（その２）である。
【図４】図４は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図５】図５は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図６】図６は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図７】図７は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図８】図８は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図９】図９は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１０】図１０は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１１】図１１は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１２】図１２は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１３】図１３は、本実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１４】図１４は、本実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１５】図１５は、本実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１６】図１６は、本実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図１７】図１７は、本実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図１８】図１８は、本実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図１９】図１９は、本実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図２０】図２０は、本実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図２１】図２１は、本実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図２２】図２２は、本実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図２３】図２３は、本実施形態に係る半導体装置の製造途中の平面図（その５）である。
【図２４】図２４は、本実施形態に係る半導体装置の製造途中の平面図（その６）である。
【図２５】図２５は、本実施形態に係る半導体装置の製造途中の平面図（その７）である。
【図２６】図２６は、本実施形態に係る半導体装置の製造途中の平面図（その８）である。
【発明を実施するための形態】
【００１０】
本実施形態の説明に先立ち、本願発明者が行った調査について説明する。
【００１１】
図１は、この調査で使用したFeRAMの平面図である。
【００１２】
このFeRAMは、シリコン基板１００と、その上方に形成されたストライプ状の下部電極１０１ａ、強誘電体膜１０２ａ、及び上部電極１０３ａとを有する。
【００１３】
このうち、上部電極１０３ａは、島状の平面形状を有しており、ストライプ状のキャパシタ誘電体膜１０２ａの上に複数形成される。これらの上部電極１０３ａに対応して各強誘電体キャパシタQが形成され、各キャパシタQにおいては下部電極１０１ａが共有される。このような構造のFeRAMはプレーナ型のFeRAMとも呼ばれる。
【００１４】
図２〜図３は、プレーナ型のFeRAMの製造途中の断面図であって、図１のA−A線に沿う断面図に相当する。
【００１５】
このFeRAMを製造するには、まず、図２（ａ）に示すように、シリコン基板１００の上方に、プラチナ膜等の第１の導電膜１０１と、PZT膜等の強誘電体膜１０２と、酸化イリジウム等の第２の導電膜１０３とをこの順に形成する。
【００１６】
次いで、図２（ｂ）に示すように、ハードマスク１０４として窒化チタン膜を形成すると共に、その上にレジストパターン１０５を形成する。
【００１７】
このうち、ハードマスク１０４は、第２の導電膜１０３の全面にスパッタ法で窒化チタン膜を形成した後、それをレジストパターン１０５をマスクにしてドライエッチングすることで形成され得る。
【００１８】
次いで、図２（ｃ）に示すように、ハードマスク１０４とレジストパターン１０５とをマスクにしながら、RIE(Reactive Ion Etching)により第２導電膜１０３をドライエッチングし、上部電極１０３ａを形成する。
【００１９】
本調査では、このエッチングのエッチングガスとして、塩素ガスとアルゴンガスとの混合ガスを使用した。
【００２０】
そのエッチングガスのスパッタ作用等により、エッチングの最中にレジストパターン１０５は膜減りし、エッチングが終了した時点ではレジストパターン１０５は略消失する。
【００２１】
また、エッチングの終期においては、隣接する上部電極１０３ａの間に強誘電体膜１０２が露出し、その強誘電体膜１０２が塩素を含んだエッチング雰囲気に曝されることになる。そして、その塩素の作用によって、エッチング雰囲気に曝された部分の強誘電体膜１０２にはダメージ層１０２ｘが形成される。
【００２２】
更に、第２の導電膜１０３のエッチング残渣を残さないように、本工程では第２の導電膜１０３の膜厚の数１０％程度のオーバーエッチングが行われるが、このオーバーエッチングによってもダメージ層１０２ｘが形成される。
【００２３】
このエッチングが終了後、ウエットエッチングによりハードマスク１０４を除去する。
【００２４】
この後は、図３に示すように、強誘電体膜１０２と第１の導電膜１０１をそれぞれ個別にパターニングしてキャパシタ誘電体膜１０２ａと下部電極１０１ａを形成する。
【００２５】
以上により、このFeRAMの基本構造が完成する。
【００２６】
このようなFeRAMの製造方法では、図２（ｃ）に示したように、第２の導電膜１０３をエッチングする際の塩素ガスやオーバーエッチングが原因で、隣接する上部電極１０３ａの間のキャパシタ誘電体膜１０２ａにダメージ層１０２ｘが形成される。
【００２７】
そのダメージ層１０２ｘは、キャパシタ誘電体膜１０２ａの強誘電体特性、例えば残留分極電荷量等を低下させたり、キャパシタ誘電体膜１０２ａのリーク電流を増大させたりするので、高品位な強誘電体キャパシタQを提供する妨げとなる。
【００２８】
ここで、オーバーエッチングによるダメージ層１０２ｘの形成を防止するため、図２（ｃ）の工程でエッチングガス中における塩素ガスの流量比を高め、強誘電体膜１０２と第２の導電膜１０３とのエッチング選択比を高めることも考えられる。
【００２９】
しかし、このように塩素ガスの流量比を高めると、ハードマスク１０４のエッチング速度が速まるので、エッチングの最中にハードマスク１０４の外形が不安定となり、上部電極１０３ａの加工精度が低下してしまう。
【００３０】
また、塩素ガスによるダメージ層１０２ｘの形成を防止するため、図２（ｃ）の工程において、塩素ガスに代えてフッ素化合物ガスを使用することも考えられる。
【００３１】
しかしながら、フッ素化合物ガスを含むエッチングガスでは、第２の導電膜１０３と強誘電体膜１０２とのエッチング選択比が低下するので、強誘電体膜１０２の上面でエッチングを自動停止させるのが難しくなる。よって、強誘電体膜１０２の上に第２の導電膜１０３のエッチング残渣を残さないようにオーバーエッチングをしなければならず、このオーバーエッチングによりやはりダメージ層１０２ｘが形成されてしまう。
【００３２】
このように、本願発明者の調査によって、第２の導電膜１０３用のエッチングガスに塩素やフッ素化合物等のハロゲンを添加すると、キャパシタ誘電体膜１０２ａの強誘電体特性が劣化することが明らかとなった。このような調査結果に基づき、本願発明者は、以下に説明するような本実施形態に想到した。
【００３３】
（本実施形態）
図４〜図１８は、本実施形態に係る半導体装置の製造途中の断面図であり、図１９〜図２６はその平面図である。
【００３４】
図４〜図１８における第１断面は、図１９〜図２６におけるI−I線に沿う断面に相当する。また、図４〜図１８における第２断面は、図１９〜図２６におけるII−II線に沿う断面に相当する。
【００３５】
この半導体装置は、いわゆるプレーナ型のFeRAMであって、以下のように作製される。
【００３６】
まず、図４及び図１９に示すように、シリコン（半導体）基板１に素子分離用の溝を形成し、その溝に活性領域を画定する素子分離絶縁膜２として酸化シリコン膜を埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
【００３７】
次いで、活性領域にp型不純物をイオン注入してpウェル３を形成する。
【００３８】
更に、活性領域におけるシリコン基板１を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を６nm〜７nmの厚さに形成する。
【００３９】
そして、その熱酸化膜の上にCVD法により厚さが約５０nmのアモルファスシリコン膜と厚さが約１５０nmのタングステンシリサイド膜とをこの順に形成し、これらの膜をパターニングしてゲート電極５を形成する。
【００４０】
そのゲート電極５は、pウェル３の上に２つ形成され、その各々はワード線の一部を構成する。
【００４１】
続いて、ゲート電極５をマスクにし、シリコン基板１にn型不純物をイオン注入して、低濃度の第１及び第２のn型ソース／ドレインエクステンション６ａ、６ｂを形成する。
【００４２】
次いで、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール９を形成する。その絶縁膜として、例えば、CVD法により酸化シリコン膜を約４５nmの厚さに形成する。
【００４３】
そして、この絶縁性サイドウォール９とゲート電極５とをマスクにしてシリコン基板１にn型不純物をイオン注入することにより、高濃度の第１及び第２のn型ソース／ドレイン領域７ａ、７ｂを形成する。
【００４４】
以上により、ゲート電極５、ゲート絶縁膜４、及びn型ソース／ドレイン領域７ａ、７ｂ等を備えたMOSトランジスタTRが形成されたことになる。
【００４５】
その後、シリコン基板１の上側全面にスパッタ法によりコバルト層を形成し、それを加熱してシリコンと反応させ、コバルトシリサイド層等の高融点金属シリサイド層８を形成する。
【００４６】
次いで、シリコン基板１の上側全面に、CVD法によりカバー絶縁膜１０と第１の絶縁膜１１とをこの順に形成する。このうち、カバー絶縁膜１０としては、厚さ約２００nmの酸窒化シリコン(SiON)膜が形成される。また、第１の絶縁膜１１としては、TEOSガスを使用するプラズマCVD法により酸化シリコン膜が約６００nmの厚さに形成される。
【００４７】
その後に、第１の絶縁膜１１の上面をCMP(Chemical Mechanical Polishing)法により約２００nmの厚さだけ研磨して平坦化する。
【００４８】
次いで、図５に示すように、第１の絶縁膜１１の上にキャップ絶縁膜１３として酸化シリコン膜を１００nm程度の厚さに形成し、上記のCMPの際に第１の絶縁膜１１の表面に付いた微細な傷をキャップ絶縁膜１３で埋め込む。
【００４９】
このキャップ絶縁膜１３は、例えばTEOSガスを使用するプラズマCVD法により形成される。
【００５０】
そして、このキャップ絶縁膜１３に含まれる水分を脱水するために、基板温度約６５０℃、処理時間約３０分の条件で、窒素雰囲気中においてキャップ絶縁膜１３に対してアニールを行う。
【００５１】
更に、このキャップ絶縁膜１３の上に密着層１４としてアルミナ(Al2O3)膜をスパッタ法で厚さ約２０nmに形成する。
【００５２】
この密着層１４の形成後に酸素雰囲気中においてアニールを行ってもよい。そのアニールは、例えばRTA装置において基板温度約６５０℃、処理時間約６０分の条件で行われる。
【００５３】
次に、図６と図２０に示す構造を得るまでの工程について説明する。
【００５４】
まず、密着層１４の上に、スパッタ法でプラチナ膜を厚さ約１５５nmに形成し、そのプラチナ膜を第１の導電膜２０とする。なお、プラチナ膜に代えて、イリジウム膜を第１の導電膜２０として形成してもよい。
【００５５】
続いて、第１の導電膜２０の上にPZT膜をスパッタ法で１５０nm〜２００nmの厚さに形成し、そのPZT膜を強誘電体膜２１とする。なお、必要に応じてPZT膜にカルシウムやストロンチウムを添加してもよい。
【００５６】
このようにスパッタ法で形成された強誘電体膜２１はアモルファス状態であり、強誘電体特性に乏しい。
【００５７】
そこで、酸素とアルゴンとの混合雰囲気中において、基板温度約５８５℃、処理時間９０秒の条件で強誘電体膜２１に対してRTA(Rapid Thermal Annealing)を行い、強誘電体膜２１を結晶化して（１１１）方向に配向させる。このときの酸素の流量は、例えば０．０２５リットル／分とされる。このような、アニールは結晶化アニールとも呼ばれる。
【００５８】
なお、強誘電体膜２１はPZT膜に限定されない。PZTに代えて、PLZT、SrBi2Ta2O9、Bi4Ti3O9、Bi0.25La0.75Ti3O12、及びBaBi2Ta2O9のいずれかの強誘電体材料を強誘電体膜２１の材料として使用してもよい。
【００５９】
更に、強誘電体膜２１の成膜方法もスパッタ法に限定されず、有機金属化学気相堆積法（MOCVD: Metal Organic CVD）やゾル・ゲル法で強誘電体膜２１を形成してもよい。
【００６０】
続いて、強誘電体膜２１の上に、第２の導電膜２２として酸化イリジウム(IrO2)膜をスパッタ法で形成する。
【００６１】
その第２の導電膜２２は２ステップで形成され、第１のステップではスパッタ法により第１の酸化イリジウム膜が約５０nmの厚さに形成される。そして、この第１の酸化イリジウム膜に対し、酸素流量約０．０２５リットル／分、基板温度約７２５℃、処理時間２０秒の条件でアニールを行う。その後に、第１の酸化イリジウム膜の上にスパッタ法で第２の酸化イリジウム膜を約２００nmの厚さに形成する。
【００６２】
なお、酸化イリジウムに代えて、プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、パラジウム、及びSrRuO3のいずれかを第２の導電膜２２の材料として使用してもよい。
【００６３】
その後に、図７に示すように、第２の導電膜２２の上にマスク材料膜２３としてスパッタ法により窒化チタン(TiN)膜を２０nm〜４０nm程度の厚さに形成する。
【００６４】
そして、図８に示すように、このマスク材料膜２３の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン２５を形成する。
【００６５】
続いて、図９と図２１に示すように、第１のレジストパターン２５をマスクにしながら、RIEによりマスク材料膜２３をドライエッチングすることにより、平面形状が島状の複数のハードマスク２３ａを形成する。
【００６６】
このエッチングにおけるエッチングガスは特に限定されないが、本実施形態ではエッチングガスとして塩素ガスを使用する。
【００６７】
なお、後述のように、ハードマスク２３ａを形成せずに、第２の導電膜２２上に第１のレジストパターン２５を直接形成してよい場合もある。
【００６８】
次に、図１０に示すように、ハードマスク２３ａと第１のレジストパターン２５とをマスクに用いるRIEにより、第２の導電膜２２をドライエッチングする。
【００６９】
そのドライエッチングはICP(Inductive Coupled Plasma)型エッチングチャンバ内において２ステップで行われ、最初の第１のステップでは、図１０のように第２の導電膜２２を途中の深さまでエッチングする。
【００７０】
この第１のステップにおけるエッチングガスは特に限定されないが、例えば、酸素ガスと不活性ガスからなるガスをエッチングガスとして使用し得る。このうち、酸素ガスの流量は、例えば０sccm〜１０sccmとされる。また、不活性ガスとしては、流量が４０sccm〜５０sccmのアルゴンガスを使用し得る。
【００７１】
そのエッチングガスは、チャンバに設けられたコイルに高周波電力を供給することでプラズマ化される。その高周波電力は、例えばパワーが１４００W、周波数が１３．５６MHzである。
【００７２】
また、チャンバ内においてシリコン基板１が載置されるステージには、パワーが８００Wで周波数が４００kHzの高周波電力が印加され、これによりプラズマ化したエッチングガスがシリコン基板１側に引き込まれる。
【００７３】
なお、エッチング中のチャンバ内の圧力は０．５Pa〜１．０Pa程度であり、基板温度は約２０℃程度である。
【００７４】
次に、図１１と図２２に示すように、第１のステップで使用したICP型エッチングチャンバを引き続き用いて、酸素ガスとアルゴンガスからなるガスをエッチングガスに使用しながら、第２の導電膜２２に対するドライエッチングの第２のステップを行う。
【００７５】
本ステップでは、第１のステップにおけるよりもエッチングガス中における酸素の流量比を高め、ハードマスク２３ａで覆われていない部分の第２の導電膜２２の残りをRIEによりエッチングし、複数の上部電極２２ａを間隔をおいて形成する。
【００７６】
エッチングガスの流量は特に限定されないが、本実施形態では酸素ガスの流量を２５sccm〜４０sccm、アルゴンガスの流量を１０sccm〜２５sccmとする。
【００７７】
なお、そのエッチングガスには、塩素やフッ素等のハロゲンは添加しない。
【００７８】
また、これ以外のエッチング条件は、第１のステップにおけるのと同一である。
【００７９】
このように第１のステップにおけるよりもエッチングガス中の酸素の流量比を高めることで、本ステップでは強誘電体膜２１のエッチング速度が第２の導電膜２２のそれよりも遅くなる。これにより、エッチングが強誘電体膜２１上で自動的に停止し、オーバーエッチングが原因で強誘電体膜２１にダメージ層が形成されるのを抑制することが可能となる。
【００８０】
更に、エッチングガス中の酸素がハードマスク２３ａに取り込まれることで、ハードマスク２３ａのエッチング耐性が向上し、エッチングの途中でハードマスク２３ａの外形が崩れ難くなり、上部電極２２ａの加工精度が向上する。
【００８１】
しかも、エッチングガス中にハロゲンが含まれていないので、隣接する上部電極２２ａの横に露出した強誘電体膜２１にハロゲンが原因のダメージ層が形成されることもない。
【００８２】
なお、第１のレジストパターン２５は、エッチングガスのスパッタ作用等により膜減りし、本ステップが終了した時点では略消失する。
【００８３】
ここで、上記のように強誘電体膜２１のダメージを抑制するには、エッチング後に強誘電体膜２１が露出する第２のステップにおいてエッチングガスからハロゲンが排除されていればよく、第１のステップではエッチングガス中にハロゲンが添加されていてもよい。
【００８４】
例えば、第１のステップにおいて、流量が約１０sccmの塩素ガスと流量が４０sccm〜５０sccmのアルゴンガスとの混合ガスをエッチングガスに使用してもよい。この場合、第２のステップでは、エッチングガスを酸素ガスとアルゴンガスからなるガスに切り替えることになる。このように切り替えた後の酸素ガスの流量は、例えば２５sccm〜４０sccmであり、アルゴンガスの流量は例えば１０sccm〜２５sccmである。
【００８５】
このように第１のステップで塩素ガスを使用すると、エッチングガスのスパッタ作用に加え、塩素ガスとの化学反応により第２の導電膜２２がエッチングされる。そのため、第１のステップで塩素ガスを使用しない場合と比較して、エッチングガスのスパッタ作用を相対的に低減でき、スパッタ作用によって第１のレジストパターン２５が膜減りするのを抑制できる。よって、この場合は、ハードマスク２３ａを省略して第２の導電膜２２の上に第１のレジストパターン２５を直接形成し、その第１のレジストパターン２５のみで第２の導電膜２２をパターニングすることが可能となる。
【００８６】
なお、このように第１のステップと第２のステップとに分けずに、第２の導電膜２２を一括してエッチングするようにしてもよい。この場合も、エッチングガスとしては酸素ガスとアルゴンガスとを含み、かつハロゲンを含まないガスを使用することで、ハロゲンが原因で強誘電体膜２１がダメージを受けるのを防止できる。
【００８７】
その後に、ウエットエッチング等によりハードマスク２３ａを除去する。そのウエットエッチングでは、例えば、濃度が３０w%の過酸化水素水（H2O2）と濃度が３０w%の水酸化アンモニウム（NH4OH）溶液との混合溶液よりなるエッチング液が使用される。
【００８８】
なお、ハードマスク２３ａを除去した後に、ここまでの工程で強誘電体膜２１が受けたダメージを回復させるために、酸素雰囲気となっている縦型炉中において強誘電体膜２１に対してアニールを行ってもよい。
【００８９】
そのアニールは回復アニールと呼ばれ、例えば、基板温度約６５０℃、酸素流量約２０リットル／、処理時間約６０分の条件で行われる。
【００９０】
次に、図１２と図２３に示すように、強誘電体膜２１の上に、複数の上部電極２２ａの各々を覆うストライプ状の第２のレジストパターン２７を形成する。
【００９１】
そして、この第１のレジストパターン２７をマスクにしながら、RIEにより強誘電体膜２１をエッチングして、平面形状がストライプ状のキャパシタ誘電体膜２１ａを形成する。
【００９２】
このエッチングを終了後、第２のレジストパターン２７は除去される。
【００９３】
その後に、キャパシタ誘電体膜２１ａに対する回復アニールとして、縦型炉内において酸素流量約２０リットル／分、基板温度約３５０℃、処理時間約６０分の条件でアニールを行う。
【００９４】
なお、回復アニールを行った後、水素等の還元性物質からキャパシタ誘電体膜２１ａを保護するためのアルミナ膜をシリコン基板１の上側全面に形成してもよい。
【００９５】
続いて、図１３と図２４に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、ストライプ状の平面形状を有する第３のレジストパターン２８を形成する。
【００９６】
更に、この第３のレジストパターン２８をマスクにしながら、RIEにより第１の導電膜２０をドライエッチングして、平面形状がストライプ状の下部電極２０ａを形成する。
【００９７】
なお、このエッチングでは、第３のレジストパターン２８で覆われていない部分の密着層１４もエッチングされて除去される。
【００９８】
その後、第３のレジストパターン２８は除去される。
【００９９】
そして、エッチング等によってキャパシタ誘電体膜２１ａが受けたダメージを回復させるため、酸素含有雰囲気となっている縦型炉において回復アニールを行う。その回復アニールの条件は特に限定されないが、本実施形態では、酸素流量を約２０リットル／分、基板温度を約６５０℃、処理時間を約６０分とする。
【０１００】
ここまでの工程により、下部電極２０ａ、キャパシタ誘電体膜２１ａ、上部電極２２ａをこの順に積層してなる強誘電体キャパシタQが形成されたことになる。
【０１０１】
その強誘電体キャパシタQは、下部電極２０ａとキャパシタ誘電体膜２１ａを共通にして上部電極２２ａ毎に複数形成される。
【０１０２】
次に、図１４に示す断面構造を得るまでの工程について説明する。
【０１０３】
まず、キャパシタQとキャップ絶縁膜１３の上に、絶縁性水素バリア膜３１としてスパッタ法によりアルミナ膜を厚さ約２０nmに形成する。
【０１０４】
絶縁性酸素バリア膜３１の形成後に、縦型炉内でキャパシタQに対して回復アニールを行ってもよい。その回復アニールの条件は、例えば、酸素流量が約２０リットル／分、基板温度が約５５０℃、処理時間が６０分である。
【０１０５】
次いで、この絶縁性水素バリア膜３１の上に、酸素とTEOSガスを反応ガスとして使用するCVD法により酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第２の絶縁膜３２とする。
【０１０６】
TEOSガスには水素が含まれているが、絶縁性水素バリア膜３１により水素がキャパシタQに侵入するのが防止され、水素によってキャパシタ誘電体膜２１ａが還元されてその強誘電体特性が劣化するのを抑制できる。
【０１０７】
その後に、第２の絶縁膜３２の上面をCMP法により研磨して平坦化する。
【０１０８】
このCMPの後、第２の絶縁膜３２の脱水処理と水分の再吸着を防止するために、第２の絶縁膜３２に対して基板温度約３５０℃、処理時間２分の条件でN2Oプラズマ処理を行い、第２の絶縁膜３２の表面を窒化する。そのようなN2Oプラズマ処理は、例えばCVD装置を利用して行うことができる。
【０１０９】
続いて、図１５に示すように、第２の絶縁膜３２の上にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン３３を形成する。
【０１１０】
次いで、第４のレジストパターン３３の窓３３ａを通じて、第１及び第２のn型ソース／ドレイン領域７ａ、７ｂ上の各絶縁膜１０、１１、１３、１４、３２をドライエッチングすることにより、これらの絶縁膜に第１及び第２のコンタクトホール３２ａ、３２ｂを形成する。
【０１１１】
この後に、第４のレジストパターン３３は除去される。
【０１１２】
次に、図１６と図２５に示す構造を得るまでの工程について説明する。
【０１１３】
まず、第２の絶縁膜３２の上面と各コンタクトホール３２ａ、３２ｂの内面に、バリアメタル膜として厚さが約２０nmのチタン(Ti)膜と厚さが約５０nmの窒化チタン(TiN)膜とをこの順にスパッタ法で形成する。そして、このバリアメタル膜の上にCVD法によりタングステン膜を約５００nmの厚さに形成し、このタングステン膜で各コンタクトホール３２ａ、３２ｂを完全に埋め込む。その後に、第２の絶縁膜３２上の余分なタングステン膜とバリアメタル膜とをCMP法により研磨して除去し、これらの膜を各コンタクトホール３２ａ、３２ｂ内にのみ導電性プラグ３５として残す。
【０１１４】
このようにして形成された導電性プラグ３５は、酸化され易いタングステンを含むため、酸素含有雰囲気中で容易に酸化してコンタクト不良を起こし易い。
【０１１５】
そこで、導電性プラグ３５の酸化を防止するために、該導電性プラグ３５と第２の絶縁膜３２のそれぞれの上にCVD法により厚さが約１００nmの酸窒化シリコン膜を形成し、その窒化シリコン膜を酸化防止絶縁膜３６とする。
【０１１６】
なお、酸化防止絶縁膜３６を形成する前に、第２の絶縁膜３２の脱水処理と水分の再吸着を防止するため、CVD装置内において第２の絶縁膜３２に対してN2Oプラズマ処理を行ってもよい。そのN2Oプラズマ処理は、例えば、基板温度約３５０℃、処理時間２分の条件で行われる。
【０１１７】
次に、図１７に示すように、酸化防止絶縁膜３６の上にフォトレジストを塗布し、それを露光、現像して第５のレジストパターン４０を形成する。
【０１１８】
そして、第５のレジストパターン４０の窓４０ａを通じて絶縁膜１４、３２、３６をドライエッチングすることで、上部電極２２ａ上のこれらの絶縁膜に第１のホール３２ｃを形成すると共に、下部電極２０ａ上のこれらの絶縁膜に第２のホール３２ｄを形成する。
【０１１９】
このエッチングを終了後、第５のレジストパターン４０と酸化防止絶縁膜３６は除去される。
【０１２０】
そして、このエッチングによってキャパシタ誘電体膜２７ａが受けたダメージを低減するために、酸素含有雰囲気中においてキャパシタ誘電体膜２１ａに対して回復アニールを行う。この回復アニールは、例えば基板温度５００℃〜６００℃、処理時間６０分間の条件で行われる。
【０１２１】
次に、図１８と図２６に示すように、第２の絶縁膜３２上と各ホール３２ｃ、３２ｄ内にスパッタ法により金属積層膜を形成した後、それをパターニングして金属配線４１を形成する。その金属積層膜は、下から順に、厚さ約１５０nmの窒化チタン膜、厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約１５０nmの窒化チタン膜である。
【０１２２】
その金属配線４１のうち、第１のホール３２ｃ内に形成された部分は上部電極２２ａと電気的に接続され、第２のホール３２ｄ内に形成された部分は下部電極２０ａと電気的に接続される。
【０１２３】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１２４】
上記した半導体装置の製造方法によれば、図１１の工程で上部電極２２ａを形成するとき、上部電極２２ａの横に強誘電体膜２１が露出した時点において、酸素ガスを含み且つハロゲンを含まないガスに第２の導電膜２２用のエッチングガスを切り替えた。
【０１２５】
このようにハロゲンを含まないエッチングガスを使用することで、隣接する上部電極２２ａの間に露出した強誘電体膜２１にハロゲンが原因のダメージ層が形成されるのを防止できる。
【０１２６】
よって、強誘電体膜２１をパターニングしてなるキャパシタ誘電体膜２１ａの強誘電体特性を高い状態に維持することができると共に、キャパシタ誘電体膜２１ａのリーク電流を抑制でき、高品位な強誘電体キャパシタQを備えた半導体装置を提供することができる。
【０１２７】
しかも、上記のエッチングガス中に含まれる酸素は、強誘電体膜２１と第２の導電膜２２とのエッチング選択比を高める機能を有するので、第２の導電膜２２に対するエッチングを強誘電体膜２１上で自動停止させることができる。これにより、強誘電体膜２１がオーバーエッチングされるのを抑制でき、オーバーエッチングが原因で強誘電体膜２１にダメージ層が形成される可能性を低減できる。
【０１２８】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１２９】
（付記１） 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に、第１の導電膜、強誘電体膜、及び第２の導電膜をこの順に形成する工程と、
前記第２の導電膜の上にマスクパターンを形成する工程と、
前記マスクパターンをマスクにしながら、前記第２の導電膜をエッチングして強誘電体キャパシタの上部電極にする工程と、
前記マスクパターンを除去する工程と、
前記強誘電体膜をパターニングして前記強誘電体キャパシタのキャパシタ誘電体膜にする工程と、
前記第１の導電膜をエッチングして前記強誘電体キャパシタの下部電極にする工程とを有し、
前記第２の導電膜をエッチングする工程において、前記上部電極の横に前記強誘電体膜が露出したときに、エッチング雰囲気が、酸素ガスを含み且つハロゲンを含まない雰囲気となっていることを特徴とする半導体装置の製造方法。
【０１３０】
（付記２） 前記第２の導電膜をエッチングする工程は、
ハロゲンガスを含む第１のエッチングガスにより前記第２の導電膜を途中の深さまでエッチングする第１のステップと、
前記第１のステップの後、酸素ガスを含み且つハロゲンを含まない第２のエッチングガスを用いて、前記第２の導電膜の残りをエッチングする第２のステップとを有することを特徴とする付記１に記載の半導体装置の製造方法。
【０１３１】
（付記３） 前記マスクパターンとして、前記第２の導電膜の上にレジストパターンを直接形成することを特徴とする付記２に記載の半導体装置の製造方法。
【０１３２】
（付記４） 前記ハロゲンガスとして塩素ガスを使用することを特徴とする付記２又は付記３に記載の半導体装置の製造方法。
【０１３３】
（付記５） 前記第２の導電膜をエッチングする工程は、
酸素ガスを含み且つハロゲンを含まないエッチングガスにより前記第２の導電膜を途中の深さまでエッチングする第１のステップと、
前記第１のステップの後、前記エッチングガスにおける前記酸素ガスの流量比を前記第１のステップにおけるよりも高めて、前記第２の導電膜の残りをエッチングする第２のステップとを有することを特徴とする付記１に記載の半導体装置の製造方法。
【０１３４】
（付記６） 前記エッチングガスは、不活性ガスと酸素ガスとからなることを特徴とする付記５に記載の半導体装置の製造方法。
【０１３５】
（付記７） 前記第２の導電膜をエッチングするステップは、酸素ガスを含み且つハロゲンを含まないエッチングガスにより、前記第２の導電膜を一括してエッチングすることにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０１３６】
（付記８） 前記マスクパターンとしてハードマスクを形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１３７】
（付記９） 前記ハードマスクは、窒化チタンを含むことを特徴とする付記８に記載の半導体装置の製造方法。
【０１３８】
（付記１０） 前記第２の導電膜をエッチングする工程において、前記上部電極を間隔をおいて複数形成し、
前記強誘電体膜をエッチングする工程において、前記キャパシタ誘電体膜を、前記複数の上部電極のそれぞれに共通のストライプ状に形成することを特徴とする付記１〜９のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【０１３９】
１、１００…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１及び第２のn型ソース／ドレインエクステンション、７ａ、７ｂ…第１及び第２のn型ソース／ドレイン領域、８…高融点金属シリサイド層、９…絶縁性サイドウォール、１０…カバー絶縁膜、１１…第１の絶縁膜、１３…キャップ絶縁膜、１４…密着層、２０、１０１…第１の導電膜、２０ａ、１０３ａ…下部電極、２１、１０２…強誘電体膜、２１ａ、１０２ａ…キャパシタ誘電体膜、２２、１０３…第２の導電膜、２２ａ、１０３ａ…上部電極、２３…マスク材料膜、２３ａ、１０４…マスクパターン、２５…第１のレジストパターン、２７…第２のレジストパターン、２８…第３のレジストパターン、３１…絶縁性水素バリア膜、３２…第２の絶縁膜、３２ａ、３２ｂ…第１及び第２のコンタクトホール、３２ｃ、３２ｄ…第１及び第２のホール、３３…第４のレジストパターン、３３ａ…窓、３５…導電性プラグ、３６…酸化防止絶縁膜、４０…第５のレジストパターン、４０ａ…窓、４１…金属配線、１０５…レジストパターン、Q…強誘電体キャパシタ。
【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に、第１の導電膜、強誘電体膜、及び第２の導電膜をこの順に形成する工程と、
前記第２の導電膜の上にマスクパターンを形成する工程と、
前記マスクパターンをマスクにしながら、前記第２の導電膜をエッチングして強誘電体キャパシタの上部電極にする工程と、
前記マスクパターンを除去する工程と、
前記強誘電体膜をパターニングして前記強誘電体キャパシタのキャパシタ誘電体膜にする工程と、
前記第１の導電膜をエッチングして前記強誘電体キャパシタの下部電極にする工程とを有し、
前記第２の導電膜をエッチングする工程において、前記上部電極の横に前記強誘電体膜が露出したときに、エッチング雰囲気が、酸素ガスを含み且つハロゲンを含まない雰囲気となっていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の導電膜をエッチングする工程は、
ハロゲンガスを含む第１のエッチングガスにより前記第２の導電膜を途中の深さまでエッチングする第１のステップと、
前記第１のステップの後、酸素ガスを含み且つハロゲンを含まない第２のエッチングガスを用いて、前記第２の導電膜の残りをエッチングする第２のステップとを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の導電膜をエッチングする工程は、
酸素ガスを含み且つハロゲンを含まないエッチングガスにより前記第２の導電膜を途中の深さまでエッチングする第１のステップと、
前記第１のステップの後、前記エッチングガスにおける前記酸素ガスの流量比を前記第１のステップにおけるよりも高めて、前記第２の導電膜の残りをエッチングする第２のステップとを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の導電膜をエッチングするステップは、酸素ガスを含み且つハロゲンを含まないエッチングガスにより、前記第２の導電膜を一括してエッチングすることにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２の導電膜をエッチングする工程において、前記上部電極を間隔をおいて複数形成し、
前記強誘電体膜をエッチングする工程において、前記キャパシタ誘電体膜を、前記複数の上部電極のそれぞれに共通のストライプ状に形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に、第１の導電膜、強誘電体膜、及び第２の導電膜をこの順に形成する工程と、
前記第２の導電膜の上にマスクパターンを形成する工程と、
前記マスクパターンをマスクにしながら、前記第２の導電膜をエッチングして強誘電体キャパシタの上部電極にする工程と、
前記マスクパターンを除去する工程と、
前記強誘電体膜をパターニングして前記強誘電体キャパシタのキャパシタ誘電体膜にする工程と、
前記第１の導電膜をエッチングして前記強誘電体キャパシタの下部電極にする工程とを有し、
前記第２の導電膜をエッチングする工程において、前記上部電極の横に前記強誘電体膜が露出したときに、エッチング雰囲気が、酸素ガスを含み且つハロゲンを含まない雰囲気となっていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の導電膜をエッチングする工程は、
ハロゲンガスを含む第１のエッチングガスにより前記第２の導電膜を途中の深さまでエッチングする第１のステップと、
前記第１のステップの後、酸素ガスを含み且つハロゲンを含まない第２のエッチングガスを用いて、前記第２の導電膜の残りをエッチングする第２のステップとを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の導電膜をエッチングする工程は、
酸素ガスを含み且つハロゲンを含まないエッチングガスにより前記第２の導電膜を途中の深さまでエッチングする第１のステップと、
前記第１のステップの後、前記エッチングガスにおける前記酸素ガスの流量比を前記第１のステップにおけるよりも高めて、前記第２の導電膜の残りをエッチングする第２のステップとを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の導電膜をエッチングするステップは、酸素ガスを含み且つハロゲンを含まないエッチングガスにより、前記第２の導電膜を一括してエッチングすることにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２の導電膜をエッチングする工程において、前記上部電極を間隔をおいて複数形成し、
前記強誘電体膜をエッチングする工程において、前記キャパシタ誘電体膜を、前記複数の上部電極のそれぞれに共通のストライプ状に形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１１−１３４９６６（Ｐ２０１１−１３４９６６Ａ）
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願番号】特願２００９−２９４７３３（Ｐ２００９−２９４７３３）
【出願日】平成２１年１２月２５日（２００９．１２．２５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願日】平成２１年１２月２５日（２００９．１２．２５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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