【課題】液体プロセスに採用し易い配向性の制御が可能な半導体装置や強誘電体素子の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、基板と、前記基板の上方に配置されたソース電極およびドレイン電極と、前記ソース電極およびドレイン電極間に配置されチャネル部を構成する有機半導体膜と、前記チャネル部との間にゲート絶縁膜を介して配置されたゲート電極とを有する半導体装置の製造方法であって、前記基板(2)の上方に絶縁性ポリマーを材料に含む液体材料(6a)を塗布する第１工程と、塗布された前記液体材料に対して送風を行いつつ加熱することにより前記ゲート絶縁膜を形成する第２工程と、を有する。かかる方法によれば、溶液プロセスにおいて簡易な方法で、ゲート絶縁膜の配向性を向上させることができる。 （もっと読む）

【課題】自己整合でエッチング可能かつ製造方法の容易な光変調装置およびその製造方法を提供する。
【解決手段】下部電極２と、下部電極２上に配置される強誘電体膜３と、強誘電体膜３上に配置される上部電極４とを備えた強誘電体キャパシタを含む光変調装置であって、上部電極４が、強誘電体膜３のエッチングマスクとして強誘電体膜３と自己整合パターニングされた導電膜を含んでいることを特徴とし、さらに強誘電体キャパシタを駆動するための制御回路を半導体基板１０上に有するとともに、強誘電体キャパシタを、下部電極２と上部電極４間に印加する電界に応じて強誘電体膜３の屈折率が変化するファブリーペロー型の共振器６として機能させる。 （もっと読む）

【課題】セルサイズの小さなＦＥＴ型のメモリ素子を備え、かつ、読み出し動作を確実に行うことのできる小型の半導体記憶装置を提供することにある。
【解決手段】ゲート絶縁膜が強誘電体膜１３で構成されたＭＦＳＦＥＴ２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜１６で構成されたＭＩＳＦＥＴからなる選択スイッチング素子２２、２３とでメモリセル１００が構成され、メモリセル１００に直列に読み出し用の負荷素子２４が接続されている。強誘電体膜１３と常誘電体膜１６とは半導体膜１４を介して積層されており、半導体膜１４は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴの共通のチャネルを構成しており、負荷素子２４は、半導体膜１４をチャネルとしたＭＩＳＦＥＴ、または抵抗体とした抵抗素子で構成されている。 （もっと読む）

【課題】酸素バリア性と水素バリア性を有し、強誘電体キャパシタの構造が簡単で製造方法が容易な強誘電体メモリ装置およびその製造方法を提供する。
【解決手段】プラグ電極２４に接続された導電性バリア膜１と、導電性バリア膜１上に配置され、導電性バリア膜１を介してプラグ電極２４に接続された下部電極２と、下部電極２上に配置された強誘電体膜３と、強誘電体膜３上に配置された上部電極４と、上部電極４上に配置された導電性水素バリア膜５と、導電性水素バリア膜５上に配置され、導電性水素バリア膜５を介して上部電極４に接続されたＶＩＡ電極２６と、導電性水素バリア膜５上、および導電性バリア膜１，下部電極２、強誘電体膜３，上部電極４，および導電性水素バリア膜５の側壁上に配置された絶縁性水素バリア膜６とを備える。 （もっと読む）

【課題】従来よりも小型化が可能で安定した動作が可能であり、下地との密着性に優れた強誘電体膜、強誘電体膜を用いた半導体装置、その製造方法および強誘電体膜を用いた強誘電体デバイスを提供する。
【解決手段】半導体装置７１は基板５５、絶縁体５６、酸化イットリウム膜６６、強誘電体膜（ＳＴＮ膜）５７、上部電極６２を有している。酸化イットリウム膜６６は強誘電体膜（ＳＴＮ膜）５７を結晶化する際に下地となる。酸化イットリウム膜６６は酸素を含み、格子情報が強誘電体膜（ＳＴＮ膜）５７の結晶と近似している。そのため、酸化イットリウム膜６６上にＳＴＮを結晶化すると、酸素欠損がなく、かつ抗電界が２００ｋＶ／ｃｍ以上の強誘電体膜（ＳＴＮ膜）５７が得られる。 （もっと読む）

【課題】 強誘電体膜厚が薄く、長期のデータ保持特性を有する強誘電体メモリー装置に用いられる半導体装置、その製造方法、その製造装置、強誘電体膜及び強誘電体膜の製造方法を提供すること。
【解決手段】 強誘電体膜５７は、膜材料として、Ｓｒ、Ｔａ、及びＮｂを主成分とする強誘電体材料が用いられ、１０日以上のデータ保持時間を有する。強誘電体膜を製造する方法は、強誘電体膜５７を形成する膜形成工程と、前記強誘電体膜５７を酸素ラジカル５８によって酸化する酸素導入工程とを有する。 （もっと読む）

【課題】短チャネル効果が抑制され高い電流駆動力を有する細線半導体素子を実現する。
【解決手段】半導体基板上に設けられた絶縁領域と、絶縁領域上に略平行に整列して設けられた第一導電型の複数の線状半導体層と、各線状半導体層に離間して設けられた第二導電型のソース・ドレイン領域と、ソース・ドレイン領域の間に設けられたチャネル領域と、各線状半導体層の上面と側面上に設けられた第一の絶縁膜と、第一の絶縁膜上に設けられ、複数の線状半導体層と交差するように連続的に設けられたゲート電極とを有し、線状半導体層を線方向に流れる電流に垂直、且つ基板表面に平行に測ったチャネル領域の長さが、チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、複数の線状半導体層の間隔が、線状半導体層の上面とゲート電極との間隔の二倍以下であり、絶縁領域の表面の少なくとも一部に於ける誘電率が、酸化シリコンの誘電率よりも低い。 （もっと読む）

【課題】安定した特性を有する半導体メモリセル、及びそれを用いた高密度な半導体メモリアレイを提供することにある。
【解決手段】第１のＦＥＴ３１からなるメモリ素子と、第２のＦＥＴ３２からなる選択スイッチとが直列に接続され、基板１上に積層された半導体膜４及び誘電体膜８が、第１及び第２のＦＥＴ３１、３２の共通のチャネル及びゲート絶縁膜を構成している。誘電体膜８上には、第１のＦＥＴ３１の第１のゲート電極９、及び第２のＦＥＴ３２の第２のゲート電極１０が形成され、半導体膜４上には、ドレイン電極５及びソース電極６が形成されている。そして、半導体膜４下には、強誘電体膜３を介してバックゲート電極２が形成され、チャネルを構成する半導体膜４の端部は、バックゲート電極２の端部の内側に位置している。 （もっと読む）

【課題】良好な界面特性を有する強誘電体積層構造、及びかかる強誘電体積層構造を用いた、優れた電気特性を有する電界効果トランジスタ又は強誘電体キャパシタを提供することにある。
【解決手段】多結晶又は非晶質の基板上に、多結晶からなる第１の強誘電体膜３ａを形成した後、第１の強誘電体膜３ａの表面を平滑化処理し、平滑化処理された第１の強誘電体膜３ａ上に、第１の強誘電体膜３ａと同一の結晶構造を有する薄膜の第２の強誘電体膜３ｂを積層して、強誘電体積層構造を製造する。かかる強誘電体積層構造をゲート絶縁膜又は容量膜として、電界効果トランジスタ又は強誘電体キャパシタを形成する。 （もっと読む）

【課題】
本発明はＭＦＭＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｍｅｔａｌ−Ｓｕｂｓｔｒａｔｅ）構造を有する電界効果トランジスタ及び強誘電体メモリ装置並びにこれらの製造方法を提供する。
【解決手段】本発明に係るＭＦＭＳ型電界効果トランジスタ及び強誘電体メモリ装置はソース及びドレイン領域とその間にチャネル領域が形成される基板と、基板のチャネル領域の上側に形成されるバッファ層と、バッファ層上に形成される強誘電体層、及び強誘電体層上に形成されるゲート電極を備えて構成され、バッファ層が導電性材質で構成される。 （もっと読む）

【課題】半導体記憶素子を積層中の不良発生箇所の特定を容易にし、また、データの書き込みの信頼性を上げることができる不揮発性半導体記憶装置及びその制御方法を提供する。
【解決手段】基板層の上に交互に積層された複数の導電体層及び複数の絶縁層を有し、複数の導電体層又は複数の絶縁層のうち少なくとも一層が他の複数の導電体層又は複数の絶縁層とは物理的性質が異なる層である積層部と、積層部の上面から基板層に到達する複数のメモリプラグホールによって露出された導電体層及び絶縁層の表面に形成された半導体層と、半導体層と導電体層の交点に形成された電気的に書き換え可能な複数のメモリ素子であって、複数のメモリ素子はそれぞれ制御電極を有し、制御電極それぞれが前記複数の導電体層にそれぞれ接続されている複数のメモリ素子を有するメモリストリングと、を有することを特徴とする不揮発性半導体記憶装置を提供する。 （もっと読む）

【課題】Ｐｂを含まず、かつ、強誘電体特性、分極疲労特性に優れた強誘電体材料およびその製造方法を提供する。
【解決手段】ストロンチウム、金属Ｍ１、金属Ｍ２、および酸素から構成され、Ｓｒ（Ｍ１_XＭ２_1-x）Ｏ₃の化学式で表わされる型強誘電体材料において、金属Ｍ１および金属Ｍ２は、ジルコニウム、モリブデン、タングステン、バナジウム、タンタル、ニオビウムの中から選ばれた互いに異なる任意の２つの金属であり、Ｘが０〜１の組成範囲であることを特徴とする強誘電体材料およびその製造方法。 （もっと読む）

【課題】トランジスタ、集積回路、および、集積回路形成方法を提供する。
【解決手段】半導体基板１内に形成されたゲート溝２７内にゲート誘電体２４を介してゲート電極２３が配置された構成を有する。該ゲート電極２３は、導電性炭素材を有している。 （もっと読む）

【課題】外部環境からの酸素拡散などによる半導体膜の特性劣化を抑制し、保持特性の優れた半導体記憶素子を提供する。
【解決手段】半導体記憶素子は、強誘電体膜３と半導体膜４との界面をチャネルとする電界効果トランジスタで構成され、強誘電体膜３の分極状態を制御する電圧が印加されるゲート電極２と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極５、６とを備えている。半導体膜４は、ｎ型の酸化物半導体で構成されており、半導体膜４の少なくともチャネルの部位を覆うように酸素バリア膜７が形成されている。 （もっと読む）

【課題】消費電力が低減された半導体装置を提供すること。
【解決手段】半導体装置１は、第１の半導体素子２と、第２の半導体素子３と、を備え、第１の半導体素子２が第１のソース電極２２と、第１のドレイン電極２３と、第１の有機半導体層２４と、第１のゲート絶縁層２５と、第１のゲート電極２１と、を有し、第２の半導体素子３が第２のソース電極３２と、第２のドレイン電極３３と、第２の有機半導体層３４と、第２のゲート絶縁層３５と、第２のゲート電極３１と、を有し、前記第２のゲート絶縁層３５が有機強誘電体材料を含む、ことを特徴とする。 （もっと読む）

【課題】半導体膜の自発分極の影響を無くし、オン・オフ比が大きく、保持特性の向上したＭＦＳＦＥＴを備えた半導体記憶装置を提供することにある。
【解決手段】強誘電体膜３と半導体膜４との界面をチャネルとする電界効果トランジスタで構成され、強誘電体膜３の分極状態を制御する電圧が印加されるゲート電極２と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極５、６とを備えている。半導体膜４は、自発分極を有する材料からなり、自発分極の方向が、強誘電体膜３と半導体膜４との界面に対して平行になっている。 （もっと読む）

【課題】セルサイズの小さなＦＥＴ型のメモリ素子を備えた半導体メモリセルを提供することにある。
【解決手段】基板１１上に、強誘電体膜１３と常誘電体膜１６とが、半導体膜１４を介して積層されて形成されており、強誘電体膜１３側には、第１の電界効果トランジスタ（ＭＦＳＦＥＴ）の第１のゲート電極１２が形成され、常誘電体膜１６側には、第２の電界効果トランジスタ（ＭＩＳＦＥＴ）の第２のゲート電極１７が形成されている。半導体膜１４は、ＭＦＳＦＥＴ及びＭＩＳＦＥＴに共通のチャネルを構成しており、半導体膜１４上には、ＭＦＳＦＥＴ及びＭＩＳＦＥＴに共通のソース電極１５ｓ及びドレイン電極１５ｄが形成されている。 （もっと読む）

【課題】従来の主な強誘電体メモリはデータを破壊読み出しするので再書き込みを必要とするか、あるいはメモリセルを行列状に配置して、データを破壊しなとような制御をしていた。したがって、制御回路が複雑で、かつデータ読み出しの際のサイクルタイムが長く、一般的ＩＣの中に取り組むのが容易でなかった。
【解決手段】Ｐ型とＮ型のゲート部に強誘電体薄膜を有する電界効果型トランジスタを電源端子に対して通常の極性の逆に接続し、他端の電極とゲート電極を互いにすべて接続して入出力端子とした。 （もっと読む）

【課題】強誘電体膜と絶縁膜との良好な界面を有し、メモリ特性の優れた半導体記憶装置を提供する。
【解決手段】基板１１上にゲート電極１２、絶縁膜１３、ソース、ドレイン電極１５、１６が形成され、さらに、絶縁膜１３上には強誘電体膜１４が形成されている。絶縁膜１３と強誘電体膜１４との界面が、電界効果トランジスタのチャネルをなし、強誘電体膜１４の表面にもゲート電極１７が形成されている。ゲート電極１２、１７は、強誘電体膜１４の分極状態を制御する電圧が印加され、ソース、ドレイン電極１５、１６は、分極状態に応じてチャネルを流れる界面電流の大きさを検出する。そして、チャネルを形成する絶縁膜１３及び強誘電体膜１４の積層膜は、同一の元素からなる膜で構成されている。 （もっと読む）

【課題】強誘電体膜と絶縁膜を積層し、その界面に電極を形成したＦＥＴ型強誘電体メモリにおいて、平坦な界面の形成が困難であり、また、清浄な界面状態を維持した状態での界面への電極の形成が困難であった。
【解決手段】上記課題を解決するために本発明は、強誘電体を格子整合した基板および電極上に成長する。さらに、強誘電体の上に酸化物半導体と電極を形成した構造とする。これにより、清浄かつ平坦な界面が形成されキャリア移動度が向上する。 （もっと読む）