【課題】データの読み書きの際に格別な制御や手順を必要とせず、かつデータの高速な読み出しが可能である強誘電体メモリ装置の提供。
【解決手段】強誘電体ラッチ回路１０１は、電源の投入されている時には１ビットのデータを保持し、電源の切断時には残留分極の形態で前記データを記憶し、かつ、電源の再投入時には前記残留分極に基づいて前記データの保持状態に復帰し、これらを単独で行うことができる。制御機能付きインバータ回路１０２は、強誘電体ラッチ回路１０１にデータを書き込み、制御機能付きインバータ回路１０３は、強誘電体ラッチ回路１０１に保持されているデータを読み出す。ラッチ制御回路１０１は、制御機能付きインバータ回路１０２、１０３のデータの読み書きなどを制御する。 （もっと読む）

本発明は有機メモリ装置及びそのためのドライバ回路に関する。有機メモリ装置は、双安定に切り換え可能な材料を有するか、あるいは２つのＯＦＥＴを直列に接続し、一つのＯＦＥＴをコンデンサとその低電位側で並列に接続して、そのコンデンサが放電ＯＦＥＴと並列に接続され、第２のＯＦＥＴによって充電されるようにした回路を備える。
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【課題】 強誘電体ゲートＦＥＴにおける、強誘電体にかかる反電場を抑制することにより、強誘電体ゲートＦＥＴを備え、良好な記憶保持特性を有する記憶素子を提供する。
【解決手段】 極薄い半導体薄膜１によりチャネルを、強誘電体２によりゲート絶縁膜をそれぞれ構成した電界効果トランジスタ１０から成り、強誘電体２の分極状態により情報を保持し、電界効果トランジスタ１０に電場が印加されることにより、強誘電体２の分極状態が変化して情報の記録が行われ、極薄い半導体薄膜１の厚さが電子閉じ込め効果が発現する厚さである記憶素子を構成する。 （もっと読む）

【課題】フローティングチャンネル層を形成し、データ維持特性を改善可能にする。メモリセルの信頼性を向上させると共にセルの全体的なサイズを縮小可能にする。
【解決手段】本発明は不揮発性強誘電体メモリ装置に関し、強誘電体の分極状態に従いメモリセルのチャンネル抵抗が変化する特性を利用して不揮発性メモリセルの読取り/書込み動作を制御する技術を開示する。このような本発明は、ボトムワードラインの上部に絶縁層を形成し、絶縁層の上部にＰ型ドレイン領域、Ｐ型チャンネル領域及びＰ型ソース領域でなるフローディングチャンネル層を形成し、フローティングチャンネル層の上部に強誘電体層を形成し、強誘電体層の上部にワードラインを形成し、強誘電体層の極性に従いチャンネル領域に誘導される抵抗状態を制御して、メモリセルの読取り/書込み動作を制御することになる。 （もっと読む）

【課題】 本発明は不揮発性強誘電体メモリ装置に関し、強誘電体の分極状態に従いメモリセルのチャンネル抵抗が変化する特性を利用して不揮発性メモリセルの読取り/書込み動作を制御する技術を開示する。
【解決手段】
このような本発明は、ボトムワードラインの上部に絶縁層を形成し、絶縁層の上部にＮ型ドレイン領域、Ｐ型チャンネル領域及びＮ型ソース領域でなるフローティングチャンネル層を形成し、フローティングチャンネル層の上部に強誘電体層を形成し、強誘電体層の上部にワードラインを形成し、強誘電体層の極性に従いチャンネル領域に誘導される抵抗状態を制御して、メモリセルアレイの読取り/書込み動作を制御することになる。 （もっと読む）

【課題】
不正アクセスが検出されてから一定時間後に情報の漏洩を防止する動作状態となることで、信頼性及び利便性をより高めることができる半導体装置を提供する。
【解決手段】
半導体メモリ素子３０１と、書き込み及び消去を繰返し実行することにより自己破壊する自己破壊型トランジスタ３０３と、不正アクセスを検知する不正アクセス検出回路３０４と、半導体メモリ素子３０１及び自己破壊型トランジスタ３０３を操作する演算処理装置３０２と、を備えてなり、演算処理装置３０２は、不正アクセス検出回路３０４により不正アクセスが検出されたときに、自己破壊型トランジスタ３０３に対して書き込み及び消去を繰り返し実施し、自己破壊型トランジスタ３０３が自己破壊したときに、所定の動作状態となる。 （もっと読む）

【課題】 本発明は、新規な構造を有するトランジスタ型強誘電体メモリおよびその製造方法を提供することにある。
【解決手段】 本発明にかかるトランジスタ型強誘電体メモリは、IV族半導体層１０と、前記IV族半導体層１０の上方に形成された酸化物半導体層２０と、前記酸化物半導体層２０の上方に形成された強誘電体層３０と、前記強誘電体層３０の上方に形成されたゲート電極４０と、前記IV族半導体層１０に形成されたソース領域１２およびドレイン領域１４と、 を含む。 （もっと読む）

【課題】非破壊読み出しであって、高速化、高集積化、長寿命化を実現できる強誘電体メモリ装置の提供。
【解決手段】この発明は、メモリセルを有する強誘電体メモリ装置であり、そのメモリセルは、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板に形成された電界効果型トランジスタからなる。その電界効果型トランジスタの１対のソース・ドレインに挟まれたチャネル領域と制御用ゲート電極との間には、強誘電体薄膜１０２が配置されている。かつ、その電界効果型トランジスタのボディ１０５の電位を制御するボディプレート線１０６を備えている。 （もっと読む）

本発明は一般に強誘電体膜を有する装置に係り、特にシリコン基板上にエピタキシャル成長した強誘電体を有する半導体装置に関する。
本発明は、（１１１）配向した基板と、前記基板上に形成された（００１）配向のペロブスカイト構造を有するエピタキシャル膜と、前記エピタキシャル膜上に形成された電極とを含む容量素子であり、ペロブスカイト型エピタキシャル膜の成膜方法は、（１１１）配向を有する基板上に（００１）配向を有する岩塩構造の金属酸化物膜をエピタキシャルに成長し、前記金属酸化物膜上に（００１）配向を有しペロブスカイト構造を有する金属酸化物膜をさらにエピタキシャルに成長する工程を含む。
本発明により、強誘電体メモリやＳＡＷフィルタ、強誘電体アクチュエータなどの様々な機能素子を形成することが可能になる。
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【課題】 半導体素子上に、金属酸化物を含む薄膜が形成されてなる半導体デバイスを形成する際に、半導体素子に熱損傷を与えない程度の低温にて形成可能な半導体デバイスを提供する。
【解決手段】
半導体デバイスは、半導体素子上に、金属酸化物を含む薄膜(106)が形成されてなる半導体デバイスであって、薄膜(106)は、金属酸化物よりなる複数の結晶粒子(106a)の集合体であり、複数の結晶粒子(106a)の各々は、表面の一部において、隣接する結晶粒子と結合している。 （もっと読む）

【課題】高誘電率で低いリーク電流密度の酸化物誘電体薄膜を備えた、酸化物誘電体素子を提供すること。
【解決手段】本発明の酸化物誘電体素子は、従来技術より低い酸素濃度雰囲気下で酸化物誘電体薄膜を形成するので、形成温度を低い温度にでき、酸化物誘電体薄膜が分極軸を上下方向に有する面方位で優先的に配向した結晶構造を有し、酸化物誘電体薄膜と電極材料との反応が無く、さらに酸化物誘電体薄膜の結晶粒の成長を制御するので、高い自発分極と小さい抗電界を有し、リーク電流密度も小さい。 （もっと読む）

【課題】 従来、例えば、ゲート絶縁膜としてＳiＯ₂を使用したＭＯＳＦＥＴは、その絶縁耐圧によってゲート絶縁膜に誘起できる電荷量が制限され、低い駆動電圧で大きな電流を制御することが困難であった。
【解決手段】 制御電圧が印加されるゲート電極３と、該制御電圧によって導通状態が制御されるソース電極４およびドレイン電極５とを有する固体電子装置であって、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層１と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜２と、を備えるように構成する。 （もっと読む）

【課題】 多値記録可能な強誘電体メモリ装置を提供する。
【解決手段】 第１導電型のチャネル領域を含む半導体基体と、前記半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含む強誘電体メモリ装置において、前記強誘電体膜中は、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域を形成し、前記第1、第２および第３の領域に、独立に分極を誘起する。 （もっと読む）

【課題】半導体製造プロセスにおいて使用するために、導電性酸化物材料から窒化シリコンを好適に選択的にエッチングするドライエッチングプロセスを提供すること。
【解決手段】酸化剤をエッチングガス混合物に加えることは、窒化シリコン（５）のエッチング速度を高める一方で、導電性酸化物（４）のエッチング速度を下げ得、改良したエッチング選択性がもたらされる。開示された選択的エッチングプロセスは、強誘電体の封じ込め材料として窒化シリコンを有する導電性酸化物／強誘電体界面を用いる強誘電体メモリデバイス製造に十分適している。 （もっと読む）

【課題】 デバイスが形成される個々の領域に存在する強誘電体薄膜又は高誘電体薄膜の特性ばらつきを低減して、強誘電体薄膜又は高誘電体薄膜を用いたデバイスの微細化を可能にする。
【解決手段】 誘電体薄膜の製造方法は、基板１１上に、強誘電体又は高誘電体よりなる結晶粒子１３を配置する工程と、配置された結晶粒子１３を覆うように、強誘電体膜又は高誘電体膜１５を形成する工程とを備える。 （もっと読む）

【課題】強誘電体層のエッチングによる損傷を最小限にするエッチング方法を提供する。
【解決手段】強誘電体層の強誘電特性を保ち、エッチング残留物を除去しながら、強誘電体層の上の貴金属上部電極をエッチングする方法は、用意された基板上にバリア層を堆積することと（１４）、バリア層上に堆積された下部電極層の上に強誘電体層を堆積することと（１８）、強誘電体層上に堆積された上部電極層の上に接着層を堆積すること（２２）、接着層上に堆積されたハードマスクをパターニングすることと（２８）、最初のエッチング工程において、エッチング残留物を生成する所定の基板ＲＦバイアス電力で貴金属上部電極層をエッチングすること（３０）、および所定のＲＦバイアス電力よりも低いＲＦバイアス電力で貴金属上部電極層と強誘電体層とをオーバーエッチングすることによって、最初のエッチング工程のエッチング残留物を除去することと（３２）を含む。 （もっと読む）

【課題】 リードディスターブによるリファレンスセルの特性変動を防止する。
【解決手段】 半導体記憶装置は、メモリセルアレイ３７ｍａ、メモリセルアレイからアドレス情報に応じたメモリセルを選択するためのデコーダ回路４０ｍ、４０ｒ、センスアンプ３２、及び、メモリセル３７ｍ１１、３７ｍ１２、・・・に記憶されたデータ情報を読み出す際に参照するリファレンスセル３７ｒ１、３７ｒ２、…を有する。前記メモリセルは、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下にゲート絶縁膜を介して配置されたチャネル領域とチャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体とを備え、前記リファレンスセルは、前記デコーダ回路を構成する素子の中の少なくとも一つの素子と同じ構造を有する。 （もっと読む）

【課題】高集積半導体記憶装置の実現に不可欠な微小体積においても、十分な分極特性を有する強誘電体膜を形成する。
【解決手段】支持基板上に強誘電体材料膜を堆積する工程と、強誘電体材料膜に対して複数の加熱処理を行うことにより、強誘電体材料膜を焼結させる工程を備えた強誘電体膜の形成方法において、複数の加熱処理のうちの一つの加熱処理は、昇温工程Ａと、温度保持工程Ｂと、降温工程Ｃとを含み、昇温工程Ａは、基板の温度の上昇とともに低下していく降温速度で基板の温度を昇温する工程を含む。 （もっと読む）

【課題】高集積半導体記憶装置の実現に不可欠な微小体積においても、十分な分極特性を有する強誘電体膜の形成方法及びその強誘電体膜を容量絶縁膜とする半導体記憶装置の製造方法を提供する。
【解決手段】支持基板上に強誘電体材料膜を堆積する工程と、強誘電体材料膜に対して複数の加熱処理を行うことにより、強誘電体材料膜を焼結させる工程を備えた強誘電体膜の形成方法において、複数の加熱処理のうちの一つの加熱処理は、昇温工程Ａと、第１の温度保持工程Ｂと、第１の温度保持工程Ｂの後で、かつ、第１の温度保持工程Ｂにおける温度よりも高い温度で前記基板を加熱する第２の温度保持工程Ｄと、降温工程Ｅとを含む。 （もっと読む）

電界効果トランジスタは、５０ｎｍ以下の膜厚を有し、０℃以上で強磁性を示すＢａ系Ｍｎ酸化物からなる強磁性層と、誘電体または強誘電体からなる誘電体層とが接合されてなっている。これにより、０℃以上で、磁性、電気輸送特性および／または磁気抵抗効果を制御することができる。
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