【課題】面積効率を高めることが可能な半導体装置を提供すること。
【解決手段】所定層に形成された複数の導電体領域と、所定層の上層である絶縁層に形成され、少なくとも複数の導電体領域以外の領域を覆う絶縁膜領域と、絶縁膜領域に沿って形成され、複数の導電体領域間を接続する接続用配線と、を有する。 （もっと読む）

【課題】外部から局所的に圧力がかかっても破損しにくい半導体装置を提供する。また、外部からの局所的押圧による非破壊の信頼性が高い半導体装置を歩留まり高く作製する方法を提供する。
【解決手段】単結晶半導体領域を用いて形成された半導体素子を有する素子基板上に、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体を設け、加熱圧着することにより、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体及び素子基板が固着された半導体装置を作製する。 （もっと読む）

【課題】高額な露光装備を要せずとも、既存の露光設備を利用することによって誘電体膜コンタクトホールを微細化して形成することができるフラッシュメモリ素子とその製造方法を提供する。
【解決手段】半導体基板１００上に第１導電膜１０４のパターンと素子分離膜１０６を形成し、誘電体膜１０８を形成する。誘電体膜１０８上には第１開口部を有するフォトレジストパターン１１０を形成し、第１開口部よりもサイズが小さい第２開口部となるように、フォトレジストパターン110を溶解し、開口部110a方向にフォトレジストの一部が流れるようにする原理を活用することで、開口部110aのサイズを小さくするようにする。フォトレジストパターン１１０に沿って誘電体膜１０８をパターニングして誘電体膜コンタクトホールを形成し、フォトレジストパターンを除去する。誘電体膜１０８と第１導電膜１０４上に第２導電膜を形成する。 （もっと読む）

【課題】複数のコンタクトホールを同時形成することで製造工程を削減できる半導体素子とその製造方法を提供する。
【解決手段】半導体基板(100)上に、ゲートパターン、複数のコンタクトホールを含む絶縁膜を形成する。コンタクトホールの内部に第１〜第４のコンタクトプラグ(112a,112b,112c,112d)を形成する。それらコンタクトプラグのうちの一部の上に第１隔離膜(117)を形成し、コンタクトプラグの他の残りのものを露出させ、金属配線(122a〜122c)が形成される領域を設定するための第２隔離膜(119)を形成し、その第２隔離膜の間に金属配線を形成する。セル領域の金属配線(122a)と周辺領域の金属配線(122b,122c)に区分される。第２キャッピング膜(119)によって金属配線(122a〜122c)がそれぞれ絶縁されるが、セル領域の金属配線(122a)はドレインコンタクトプラグ(112b)と接するようになり、周辺領域の金属配線(122b,122c)それぞれは、周辺領域に形成されたコンタクトプラグ(112c, 112d)と接するようになる。 （もっと読む）

【課題】 半導体装置においては、冗長回路や、基準電圧発生回路の調整のためにトランジスタのゲート絶縁膜を容量絶縁膜としたアンチヒューズが使用されている。しかしトランジスタのゲート絶縁膜が薄膜化されることで、ゲート絶縁膜を破壊した時にソフトブレークダウンとなり、良好なオーミック特性が得られにくいという問題がある。
【解決手段】 本発明のアンチヒューズは、容量絶縁膜として、サイドウォール絶縁膜を使用する。素子分離絶縁領域に基板と電気的にフローティングの状態で作られたトランジスタのゲート電極とＳＡＣ(セルフ・アライン・コンタクト)プロセスにより作成されたコンタクト電極を両電極として構成する。厚いサイドウォール絶縁膜を容量絶縁膜とすることで書き込み時にはハードブレークダウンとなり良好なオーミック特性が得られる。 （もっと読む）

【課題】ＳＲＡＭセルの形成面積の縮小化を図りつつ、各トランジスタの電気的特性のばらつきを抑制する。
【解決手段】ＳＯＩ基板に形成されたＳＲＡＭセルにおいて、ドライバトランジスタＱ２のドレイン領域（アクセストランジスタＱ１のソース／ドレイン領域でもある）とロードトランジスタＱ３のドレイン領域との電気的接続、およびドライバトランジスタＱ５のドレイン領域（アクセストランジスタＱ４のソース／ドレイン領域でもある）とロードトランジスタＱ６のドレイン領域との電気的接続を、それぞれ部分トレンチ分離である分離酸化膜４の下のＳＯＩ層３を用いて形成した配線構造体１５、１６により行う。 （もっと読む）

【課題】ＮＯＲ型フラッシュメモリのドレイン外乱と過消去を防止する不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】半導体基板１０５と、半導体基板１０５上の第１制御ゲート電極１３５と、半導体基板１０５と第１制御ゲート電極１３５との間に介在された第１電荷保存層１２５と、第１制御ゲート電極１３５の一側の半導体基板１０５に画定されたソース領域１４０と、第１制御ゲート電極１３５の他側に配され、半導体基板１０５の内部にリセスされて形成された第１補助ゲート電極１１５と、第１制御ゲート電極１３５の反対側の第１補助ゲート電極１１５の一側の半導体基板１０５に画定された第１ドレイン領域１４５と、第１ドレイン領域１４５に連結されたビットライン１６０と、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】トレンチキャパシタを有するＤＲＡＭのセルトランジスタのコンタクトプラグとストラップとの間の短絡を防止した半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１１に形成されたトレンチキャパシタ１４と、半導体基板１１に、絶縁体によりトレンチキャパシタ１４と分離して形成され、ゲート電極１５と第１拡散層１６および第２拡散層１７とを有するセルトランジスタ１３と、トレンチキャパシタ１４および第１拡散層１６の上に形成され、トレンチキャパシタ１４とセルトランジスタ１３とを電気的に接続する導電膜２１と、導電膜２１上に形成された絶縁性保護膜２２と、絶縁性保護膜２２およびセルトランジスタ１３上に形成され、異方性のエッチング速度が絶縁性保護膜２２より大きい層間絶縁膜２３と、第２拡散層１７を層間絶縁膜２３上に形成された金属配線に電気的に接続するためのコンタクトプラグ２４と、を具備する。 （もっと読む）

【課題】電荷蓄積用のゲート電極に付随するカップリング容量を低減する不揮発性メモリセル技術を提供する。
【解決手段】半導体基板１の主面上にはフラッシュメモリを構成する複数の不揮発性メモリセルが形成されている。各不揮発性メモリセルは、絶縁膜２と、その上に形成された浮遊ゲート電極ＦＧと、その上に形成された絶縁膜１０と、その上に形成されたワード線ＷＬとを有している。浮遊ゲート電極ＦＧは、例えばポリシリコンにより形成されており、その内部には空洞部８ｂが形成されている。これにより、隣接する浮遊ゲート電極ＦＧ同士の対向面積や浮遊ゲート電極ＦＧと他の配線（例えばプラグ２２）との対向面積を低減でき、浮遊ゲート電極ＦＧに付随するカップリング容量を低減することができるので、フラッシュメモリの性能および動作信頼性を向上させることができる。 （もっと読む）

【課題】セル間の熱的干渉を減少させるメモリ装置を提供する。
【解決手段】第１方向に延長された複数のビット線ＢＬ０〜ＢＬ３と、第１方向と交差する第２方向に延長された複数のワード線ＷＬ０，ＷＬ１と、ビット線とワード線の間に電気的に連結された、データを書き込むことができる領域であるプログラムボリュームの配列からなるアレイ１５２と、アレイを構成するプログラムボリュームの間に位置し、第１方向および第２方向の少なくとも一つの方向に延長された、熱的伝導性を有し、ストライプ状の形態を有する、熱的伝導性ストライプパターン１７２と、を含む。 （もっと読む）

【課題】セル特性の分散を減少させることができるＮＡＮＤ型フラッシュメモリ不揮発性記憶素子の形成方法を提供する。
【解決手段】広い間隔で配列された第１マスクパターン１２０ｄ、１２０ｃ、１２０ｓを形成した後に、間隔調節膜１３０をコンフォーマルに形成し、間隔調節膜１３０により第１マスクパターン１２０ｄ、１２０ｃ、１２０ｓの間に各々定義される溝１３２、１３４を充填する第２マスクパターン１４０ｃ、１４０ｇを形成する。これにより、接地選択ゲートライン１４０ｇ、セルゲートライン１４０ｃ及びストリング選択ゲートライン１２０ｓが全て等間隔で配列されるように形成することができる。 （もっと読む）

【課題】動作信頼性が高くて高集積化が可能である不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】不揮発性メモリ素子は半導体基板１１０ａを含み、電荷保存層１２０は、半導体基板上１１０ａに提供され、例えばポリシリコン、金属、シリコン窒化膜、量子ドット、またはナノクリスタルを含むことができ、制御ゲート電極１４０は、電荷保存層１４０上に提供され、第１補助ゲート電極１３０ａと第２補助ゲート電極１３０ｂは、電荷保存層１４０の一側に離隔配置され、半導体基板１１０ａから絶縁される。この不揮発性メモリ素子によれば、メモリトランジスタ内部にソース及びドレイン領域が省略され、代わりに第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂが配され、不純物ドーピングによるソース及びドレイン領域より微細線幅に形成され、従って不揮発性メモリ素子の集積度向上に寄与できる。 （もっと読む）

【課題】電荷保存層を利用してデータを保存しうる、立体型構造を有する不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】不揮発性メモリ素子は、半導体層１０５と、半導体層１０５上に配列された複数の上部制御ゲート電極１３０ａと、半導体層１０５の下に配列され、複数の上部制御ゲート電極１３０ａと交互に配置された複数の下部制御ゲート電極１３０ｂと、半導体層１０５と上部制御ゲート電極１３０ａとの間にそれぞれ介在された複数の上部電荷保存層１２０ａと、半導体層１０５と下部制御ゲート電極１３０ｂとの間にそれぞれ介在された複数の下部電荷保存層１２０ｂと、を備える。 （もっと読む）

【課題】電荷蓄積層に対するホットエレクトロンの注入効率を向上させるＰＭＯＳトランジスタ型の不揮発性半導体メモリを提供する。
【解決手段】ＰＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｎ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｐ型拡散層２１，２２と、ソース２１及びドレイン２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、チャネル領域ＣＮＬとゲート電極５０との間の絶縁膜３０中に形成された電荷蓄積層４０とを備える。ソース２１からドレイン２２へ向かう方向は、Ｎ型シリコン層２０の結晶方位＜１００＞である。 （もっと読む）

【課題】電荷蓄積層に対するホットホールの注入効率を向上させるＮＭＯＳトランジスタ型の不揮発性半導体メモリを提供する。
【解決手段】ＮＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｐ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｎ型拡散層２１，２２と、第１及び第２Ｎ型拡散層２１，２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、その絶縁膜３０中に形成された電荷蓄積層４０とを備える。第１Ｎ型拡散層２１から第２Ｎ型拡散層２２へ向かう方向は、Ｐ型シリコン層２０の結晶方位＜１００＞である。データ書き換え時、ホットホールが絶縁膜３０のポテンシャル障壁を超えて電荷蓄積層４０に注入される。 （もっと読む）

【課題】低電圧状態でデータをライト及びリードすることにより消費電力を低減する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】ビットライン２０と、複数個のワードライン３０，４０と、ビットライン２０に電気的に連結され、ビットライン２０上部のいずれか１つのワードライン３０を遠回りし空隙を通過するように形成され、ワードライン３０，４０間で誘導される電場によりワードラインに対しいずれか１つの方向に屈曲するよう形成され、チタン、チタン窒化膜、または炭素ナノチューブ材質からなるフリップ電極５０と、ワードライン３０から印加される電荷に応じてフリップ電極５０で誘導される電荷を集中させ、フリップ電極５０が屈曲する距離を減らしながらワードライン３０及びフリップ電極５０を選択的に接触させるためにフリップ電極５０の下段からビットライン２０上へ突出して形成された接触部１００と、を備える。 （もっと読む）

【課題】低い動作電流で動作し、高集積化の可能な不揮発性メモリ素子のマルチビット動作方法を提供する。
【解決手段】第１埋め込み電極１１２を第１ビットラインＢＬ１として利用し、第２埋め込み電極１１４を第２ビットラインＢＬ２として利用し、そして、ゲート電極１３２をワードラインとして利用し、第１抵抗層１２２及び第２抵抗層１２４に２ビットのデータをプログラムするステップと、第１抵抗層１２２及び第２抵抗層１２４にプログラムされた２ビットのデータを読み取るステップとを含む不揮発性メモリ素子の動作方法である。 （もっと読む）

【課題】ＳＯＩ構造を有するＤＲＡＭ装置及びその製造方法を提供する。
【解決手段】半導体基板１００上に素子隔離膜を形成する段階と、ゲート電極を形成する段階と、ゲート電極両側の半導体基板内にソース／ドレーン領域１１６を形成する段階と、第１絶縁膜１１８を形成する段階と、第１絶縁膜上から第１絶縁膜を貫通してソース／ドレーン領域１１６と電気的に連結されるキャパシタ１２０を形成する段階と、キャパシタを含んで第１絶縁膜上に第２絶縁膜１２２ａを形成する段階と、第２絶縁膜とハンドルウェーハを接合する段階と、素子隔離膜の下部表面が露出される時まで半導体基板の二つの表面の中他の一つの表面を平坦化−研磨する段階と、第３絶縁膜１２８ａを形成する段階と、第３絶縁膜上から第３絶縁膜を貫通してソ−ス／ドレーン間の半導体基板と電気的に接続されるように導電膜１２６を形成する段階とを含むことを特徴とする。 （もっと読む）

【課題】スケーラビリティを有するＡＮＤ型フローティングゲートフラッシュメモリを提供する。
【解決手段】ソースサイドインジェクションプログラミング方法を実行するため、ＡＮＤアーキテクチャを有するバンドギャップ操作ＢＥ‐ＳＯＮＯＳデバイス構造は、酸化物１４１‐窒化物１４２‐酸化物１４３‐窒化物１４４‐酸化物１４５スタックに重ねられる制御ゲート１１０と、ゲート酸化物１５０に重ねられるサブゲート１３０との間に配されるスペーサ酸化物１２０を含む。第１の形態においては、ＢＥ‐ＳＯＮＯＳサブゲートＡＮＤアレイアーキテクチャは、サブゲートライン及び拡散ビットラインを有するＳＯＮＯＮＯＳデバイスの複数の列を含む。第２の形態においては、ＢＥ‐ＳＯＮＯＳサブゲート反転ビットラインＡＮＤアーキテクチャは、サブゲート反転ビットラインを有して、拡散ビットラインは有さないＳＯＮＯＮＯＳデバイスの複数の列を含む。 （もっと読む）

【課題】エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０における素子分離領域１１に囲まれた部分に形成された活性領域１２と、活性領域１２の上に形成されたゲート絶縁膜２１Ａ及び第１のゲート電極膜２２Ａを有する第１のゲート構造２３Ａと、第１のゲート構造２３Ａの側面上に形成され、第１のゲート構造２３Ａよりも高さが低い第１のオフセットスペーサ２４Ａと、第１のゲート構造２３Ａの側面上に、第１のオフセットスペーサ２４Ａの側面及び上端面を覆うように形成された第１のサイドウォール２５Ａとを備えている。 （もっと読む）