【課題】回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１１と、メモリ部ＭＵと、半導体基板とメモリ部との間の回路部ＣＵと、を備える。メモリ部は、半導体基板の主面１１ａに垂直な第１方向に交互に積層された複数の電極膜ＷＬと複数の絶縁膜１４とを有する積層構造体ＭＬと、積層構造体を第１方向に貫通する半導体ピラーＳＰと、電極膜と半導体ピラーとの交差部に対応して設けられた記憶部４３と、を有す。回路部は、それぞれ第１、第２導電型のソース／ドレイン領域を有する第１、第２トランジスタ５１ｎ、５１ｐと、シリサイドを含む第１配線Ｗ１と、ソース／ドレイン領域と同じ導電型のポリシリコンからなるコンタクトプラグＣ１、Ｃ２と、を有す。 （もっと読む）

【課題】多段キャパシタの形成およびキャパシタシリンダを支えるサポート絶縁膜の周辺回路領域における除去を工程数を増大させることなく達成する、キャパシタシリンダが多段に積層されたキャパシタを有する半導体装置の製造方法を提供する。
【解決手段】容量絶縁膜および上部電極の形成工程をそれぞれ１回の成膜工程で行うと共に、周辺回路領域のスルーホールエッチングや水素アニールの妨害となるサポート絶縁膜について、周辺回路領域の残すべき層間絶縁膜の最上層のみ、容量絶縁膜および上部電極形成時に一括して除去し、それより下層の周辺回路領域のサポート絶縁膜がある場合は、メモリセル領域のコア絶縁膜除去のための開口形成と同時に除去する。 （もっと読む）

【課題】ＭＯＮＯＳ型メモリにおいて、コンタクトホール形成時に発生する紫外線の影響を抑制し、ビット線コンタクト部近傍に配置されるメモリセルの初期しきい値電圧の上昇を防止する。
【解決手段】半導体記憶装置は、ビット線拡散層１１と、ビット線絶縁膜１２と、ＯＮＯ絶縁膜４と、第２ゲート電極６と、コンタクト拡散層１３と、層間絶縁膜９と、コンタクト電極８と、紫外線遮光膜２２と、紫外線遮光膜２１とを備える。紫外線遮光膜２２は、コンタクト電極８に最も近い第２ゲート電極６におけるコンタクト電極８に近い側の側面を覆っており、紫外線遮光膜２２上における少なくとも一部と紫外線遮光膜２１とは、平面的に見て、重なっている。 （もっと読む）

【課題】消費電力の低減と安定した動作を実現できるようにした半導体記憶装置を提供する。
【解決手段】ＳＯＩ層に形成されたメモリーセル５０を備え、このメモリーセルは、部分空乏型の第１トランジスター１０と、第２トランジスター２０とを有する。第１トランジスター１０は、ＳＯＩ層上に絶縁膜を介して形成されたゲート電極１４と、ゲート電極１４の両側下のＳＯＩ層に形成されたＮ型のソース１５ａ又はドレイン１５ｂとを有する。また、第２トランジスター２０は、ＳＯＩ層上に絶縁膜を介して形成されたゲート電極２４と、ゲート電極２４の両側下のＳＯＩ層に形成されたＰ型のソース２５ａ又はドレイン２５ｂとを有する。さらに、第１トランジスター１０のボディ領域にソース２５ａが電気的に接続されている。 （もっと読む）

【課題】電気ヒューズの切断状態を良好に保つ。
【解決手段】電気ヒューズと他の素子を持つ半導体装置において、電気ヒューズと他の素子は、それぞれ、上層配線と下層配線と、それらを層間配線で接続するビアを有する。このとき、切断状態を正常にするために、電気ヒューズのビア径が、上層配線の断面積や、他の素子のビア径よりも小さい状態となるように、ビアや上層配線を設けるとともに、ビアや上層配線の寸法を換え、断面積比を最適化する。 （もっと読む）

【課題】メモリセルのコントロールゲートとして機能する電極層の電位が他領域に影響するのを抑制することができる半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、半導体基板１１上におけるメモリセル領域及び周辺回路領域にわたって設けられ複数の電極層ＷＬ１〜ＷＬ５と複数の絶縁層２４とが交互に積層された積層体と、メモリセル領域における積層体を貫通して形成されたホールの内部に設けられ積層体の積層方向に延びる半導体層２１と、半導体層２１と電極層ＷＬ１〜ＷＬ５との間に設けられた電荷蓄積層１７と、周辺回路領域における積層体の下に設けられ、電極層ＷＬ１〜ＷＬ５に電位を転送する転送トランジスタと、転送トランジスタと最下層の電極層ＷＬ１との間に設けられ、転送トランジスタの拡散層の電位に応じたシールド電位が与えられる下部シールド配線層ＳＬ１とを備えている。 （もっと読む）

【課題】配置密度を高めたり、素子特性を安定化したりしつつ、ビット線とキャパシタコンタクトの重ね合わせマージンを確保する。
【解決手段】半導体記憶装置１００は、平面視で第１の活性領域１０６ａ上に形成された第１のビット線１２６ａおよび第２のビット線１２６ｂと、第１の活性領域１０６ａ上に形成された第１のセルコンタクト１２２ａと、第１のセルコンタクト１２２ａ上に形成されるとともにキャパシタ（不図示）に接続された第１のキャパシタコンタクト１２８ａとを含むＤＲＡＭを含む。平面視において、第１のセルコンタクト１２２ａは、第１のビット線１２６ａよりも第２のビット線１２６ｂに近い位置に設けられ、第１のキャパシタコンタクト１２８ａは、第１のセルコンタクト１２２ａに対して第１のビット線１２６ａに近づく方向にずらして形成されている。 （もっと読む）

【課題】エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１の表面上部に配設された層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数のビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる側壁絶縁膜３７を有する複数の第２配線３３とを備える。 （もっと読む）

【課題】ＭＯＮＯＳ型のメモリセルに対するデータの消去速度を改善させる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１８と、半導体基板１８中に埋め込み領域として形成された第１導電型のジャンクションリーク発生層２１と、半導体基板１８中に形成され、ジャンクションリーク発生層２１を挟む第１導電型とは逆の第２導電型のウェル領域２０，２２と、半導体基板１８の表面に近いウェル領域２２上に一定の間隔をおいて形成された第１導電型の２つの不純物拡散層２３と、２つの不純物拡散層２３の間のウェル領域２２上に形成されたトンネル絶縁膜２４と、トンネル絶縁膜２４上に形成されたチャージトラップ型の電荷蓄積層２５と、電荷蓄積層２５上に形成されたブロック絶縁膜２６と、ブロック絶縁膜２６上に形成されるコントロールゲート電極２８により構成されている。 （もっと読む）

【課題】強誘電体キャパシタの下部電極の凹凸形成の制御性を向上させた半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、複数の突出部２０を有するように形成された下部電極ＬＥと、下部電極上に形成された強誘電体膜ＦＥと、強誘電体膜上に形成された上部電極ＵＥとを含む強誘電体キャパシタＦＣを備えている。 （もっと読む）

【課題】微細化に伴うメモリセルの素子特性の劣化を抑制できるＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】不揮発性半導体メモリは、素子分離絶縁膜１０によって区画された素子領域１と、２つの拡散層間の素子領域１表面上に設けられるトンネル絶縁膜２Ａと、フローティングゲート電極３Ａの上面上に設けられる絶縁体４Ａと、フローティングゲート電極３Ａの側面上に設けられた電極間絶縁膜５Ａと、フローティングゲート電極３Ａの上面上に設けられる第１の絶縁体４Ａと、絶縁体４Ａ及び電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａ上に設けられるコントロールゲート電極５Ａとを具備し、絶縁体４Ａの膜厚Ｔ１は電極間絶縁膜５Ａの膜厚Ｔ２よりも厚く、電極間絶縁膜５Ａは絶縁体４Ａ上又は素子分離絶縁膜１０上のうち少なくともいずれか一方に、スリットを有している。 （もっと読む）

【課題】 集積回路デバイスのヒューズ構造を提供する。
【解決手段】 本発明のヒューズ構造は、半導体基板の一部の上に配置された金属含有導電性材料のストリップを含み、ストリップは、第１方向に沿って延伸し、均一な線幅を有する。誘電体層は、導電層を覆う。誘電体層内は、第１ビアと第２ビアを有し、第１インターコネクトと第２インターコネクトをそれぞれ含む。第１インターコネクトは、ストリップ上の第１位置と物理的且つ電気的に接触しており、第２インターコネクトは、ストリップ上の第２位置と物理的且つ電気的に接触している。導電ストリップ上の第１と第２位置は、シリコンを含まない。誘電体層の上方は、第１インターコネクトに電気的に接続された第１配線構造と、第２インターコネクトに電気的に接続された第２配線構造である。 （もっと読む）

【課題】周辺トランジスタやメモリセルを構成するｎＭＩＳトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供する。
【解決手段】ｎ型の電界効果型トランジスタを含む半導体装置の製造方法において、半導体基板に対してｐ型不純物となる元素を有するｐ型不純物元素含有ガスを含むエッチングガスを用いて、半導体基板に素子分離溝を形成するとともに、素子分離溝の内面に、ｐ型不純物を含む不純物層を形成する素子分離溝形成工程と、素子分離溝内に塗布型絶縁膜を埋め込んで素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、を含む。 （もっと読む）

【課題】メモリセル面積を拡大させることなく、メモリセルにおける単位面積あたりの容量値を増やした半導体記憶装置を実現する。
【解決手段】メモリセル１００は、トランジスタ１０１と、メモリ素子１０４と、第１の容量１０２と、第２の容量１０３と、を有する。第１の容量１０２は、トランジスタ１０１を構成する半導体膜１０８、ゲート絶縁膜１１４およびゲート電極１０９で構成され、トランジスタ１０１と同時に形成される。第２の容量１０３は、メモリ素子１０４を構成する電極１０７ならびに電極１０７上に形成した絶縁膜１１３および電極１１１から構成される。また、第２の容量１０３は、第１の容量１０２の直上に形成する。このように、メモリ素子１０４と並列に接続する、第１の容量１０２および第２の容量１０３を形成する。 （もっと読む）

【課題】周辺回路領域のトランジスタを電源電圧の急激な変動を防止するためのパワーデカップリングキャパシタとして使用することによって半導体メモリ装置の集積度及び信頼性を向上させることのできる半導体メモリ装置及びその製造方法を提供する。
【解決手段】コア領域と周辺回路領域とに分割される基板上に形成される半導体メモリ装置において、前記コア領域及び前記周辺回路領域にかけて拡張されるキャパシタ構造を含み、前記キャパシタ構造の各部分は、前記コア領域ではメモリセルキャパシタとして機能し、前記周辺回路領域では第１及び第２キャパシタとして機能し、前記第１及び第２キャパシタの組み合わせは、第１パワーデカップリングキャパシタ（ｐｏｗｅｒ ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）として機能し、前記周辺回路領域に配置されるトランジスタは、第２パワーデカップリングキャパシタとして機能することを特徴とする。 （もっと読む）

【課題】本発明は、寸法誤差を抑制したパターンを有する半導体装置の製造方法を提供する。
【解決手段】被加工膜６上に周期パターン１２と非周期パターン１３を含む第一のパターン１１を形成し、第一のパターン１１を覆うように被加工膜６上に第二の膜１４を形成し、
被加工膜６を露出するように第二の膜１４を加工して、第一のパターン１１の側壁部に第二の側壁パターン１５を形成し、第一のパターン１１のうちの周期パターン１２を選択的に除去し、第一のパターン１１及び第二の側壁パターン１６をマスクに被加工膜６を加工することにより、周期パターン２と非周期パターン３を形成すると同時に、周期パターン２と周期パターンの両端部に隣接する非周期パターン３との間に、周期パターン２との間で一定の周期を形成するようにダミーパターン４を形成する半導体装置の製造方法。 （もっと読む）

【課題】占有面積の増大を抑制したＮＡＮＤ型フラッシュメモリの不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、各々のメモリブロックＭＢ毎に、カラム方向にｍ列配列されている。ワード線導電層３１ａ〜３１ｄは、ｎ層積層されている。ワード接続層５１は、カラム方向に配列され、ワード線導電層３１ａ〜３１ｄのロウ方向の一端近傍へと片側から延びるように形成され、ワード線導電層３１ａ〜３１ｄにコンタクトプラグ５１１を介して接続され，（数式１）の関係を満たす。ｍ≧ｎ・・・（数式１） （もっと読む）

【課題】水素による強誘電体キャパシタの特性劣化を抑制するメモリを提供する。
【解決手段】メモリは、第１の層間膜を貫通して半導体基板上のトランジスタに接続された第１、第２のプラグと、第１のプラグ上の強誘電体キャパシタの側面を被覆する第２の層間膜と、第２のプラグと上部電極とを接続するローカル配線とを備え、第２のプラグ上で隣接する強誘電体キャパシタの上部電極はローカル配線で第２のプラグに接続され、第１のプラグ上で隣接する強誘電体キャパシタの下部電極は第１のプラグに接続され、第１、第２のプラグで接続される強誘電体キャパシタを含むセルブロックが配列され、隣接するセルブロックはローカル配線の半ピッチずれて配置され、第２のプラグの両側で隣接する強誘電体キャパシタ間の第１の間隔は第２の層間膜の堆積膜厚の２倍よりも大きく、隣接するセルブロック間の第２の間隔は第２の層間膜の堆積膜厚の２倍よりも小さい。 （もっと読む）

【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングは、基板Ｂａに対して垂直方向に延びる一対の柱状部、及び一対の柱状部の下端を連結させるように形成された連結部を有するＵ字状半導体層３５と、柱状部の側面を取り囲むように形成されたメモリゲート絶縁層３４と、柱状部の側面及びメモリゲート絶縁層３４を取り囲むように形成され、メモリトランジスタの制御電極として機能するワード線導電層３１ａ〜３１ｅとを備える。ソース側選択トランジスタは、柱状部の上面から上方に延びるソース側柱状半導体層４４ａと、その側面を取り囲むように空隙Ａｇ２を介して形成され、ソース側選択トランジスタの制御電極として機能すソース側導電層４１ａとを備える。 （もっと読む）

【課題】露光条件が最適化される領域の配線と異なる方向の配線を必要とする領域の露光マージン不足を回避する。
【解決手段】半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上の第１の領域において、第１のデザインルールを適用して形成された、特定方向に沿って走る、複数の第１の配線と、
前記層間絶縁膜上の第２の領域において、前記第１のデザインルールと同じ第２のデザインルールを適用して形成された、前記特定方向に沿って走る、複数の第２の配線と、
前記層間絶縁膜中に形成され、同一電位となるべき少なくとも２つの前記第２の配線を電気的に接続して所望の配線パターンを形成する、接続部材と、
を備える。 （もっと読む）