【課題】メモリ素子にかかるストレスを小さくし、リテンション特性の低下を抑制する。
【解決手段】本発明に係る半導体装置は、半導体基板１のセル９内に形成された複数の半導体素子（例えばＥＥＰＲＯＭ）１０と、前記セル９の外周を囲む第１の遮光壁１５ｂと、前記第１の遮光壁１５ｂの上面と繋がっている外枠部、及び前記外枠部の中に形成された格子部を有し、前記格子部に形成された開口部２１が前記セル９の上方に位置する第１の遮光膜１５ａと、前記第１の遮光膜１５ａ上に形成され、前記複数の開口部２１それぞれの外周を囲む複数の第２の遮光壁１６ｂと、それぞれが互いに異なる前記第２の遮光壁１６ｂの上面と繋がっており、前記複数の開口部それぞれの上方及びその周囲に位置する複数の第２の遮光膜１６ａとを具備する。 （もっと読む）

【課題】熱クロストーク（サーマルクロストーク）を防いで高温でのデータ保持特性を改善するために、メモリセル抵抗素子の断熱材と、メモリセル同士を互いに遮熱するための放熱手段とを備えている相変化メモリを提供する。
【解決手段】メモリアレイ１００ａは、相変化メモリセル１０４、第１の断熱材１２０、および第２の断熱材１２２を有している。各メモリ素子１０６は、熱伝導率の低い第１の断熱材１２０によって囲まれており、メモリセル１０４同士を遮熱する。第２の断熱材１２２は、メモリセル１０４同士の間に配置されていると共に、第１の断熱材１２０と接触しており、第１の断熱材１２０より熱伝導率の高い誘電体材料を含んでいるため、メモリセル１０４周囲にある第１の断熱材１２０を介して漏出する任意の熱を急速に放熱する。断熱と放熱を組み合わせることで、リセット動作中において、隣接する相変化メモリセル１０４がより低温に維持される。 （もっと読む）

【課題】熱クロストーク（サーマルクロストーク）を防いで高温でのデータ保持特性を改善するため、メモリセル抵抗素子の断熱、各メモリセル間の放熱手段を備えた相変化メモリを提供する。
【解決手段】相変化メモリセルアレイ６００は、基板３０２、トランジスタ１０８、素子分離用ゲート４０６、接地用金属板６０２、キャップ層４１０、スペーサ４０８、相変化素子１０６、電極をそれぞれ備えた相変化素子コンタクト３０４、ビット線コンタクト３０６、電極４１６、ビット線１１２、誘電体材料４１２ならびに４１４を有しており、電極４１６は、相変化素子１０６を接地用金属板６０２へ電気的に結合する。スペーサ４０８は、相変化素子１０６を遮熱する。ビット線１１２は、相変化素子１０６からスペーサ４０８を介して通る熱を放出するための放熱手段を形成している。 （もっと読む）

【課題】誤書込みを防止した非揮発性メモリ素子、その製造方法及びそのプログラム方法を提供する。
【解決手段】セレクトラインとワードラインとの間に半導体基板と隔離される電極を形成し、プログラム動作時にバイアスを印加してホットキャリアがメモリセルに移動するのを妨害すると共にワードラインとセレクトラインの間のキャパシタンスカップリングを最小化することにより、プログラム動作時に消去状態を維持しなければならないメモリセルのしきい値電圧が変わることを防止することができる。 （もっと読む）

【課題】スピン注入磁化反転を低電流で行う。
【解決手段】本発明の例に関わるスピン注入磁気ランダムアクセスメモリは、スピン注入電流Ｉｓにより発生させたスピン偏極電子を用いて磁気抵抗効果素子ＭＴＪに対する書き込みを実行し、書き込み時に、磁気抵抗効果素子ＭＴＪに対して、磁気抵抗効果素子ＭＴＪの磁化困難軸方向の磁場を印加する手段ＡＬ，Ｄ１，Ｓ１を備える。 （もっと読む）

【課題】上下電極間に有機化合物を設けて記憶素子を形成するが、有機化合物を含む層の上に電極を形成した場合、電極の形成時の温度によっては有機化合物を含む層への影響があるため温度に制限がある。この温度の制限のため形成方法が限定され、希望通りの電極を形成することができず、素子の微細化を阻害している問題があった。
【解決手段】絶縁表面を有する基板上に記憶素子及びスイッチング素子が配置された半導体装置とし、前記素子は、同一平面に配置された第１の電極と第２の電極と有機化合物を含む層とを有し、前記有機化合物を含む層は前記第１の電極と前記第２の電極との間に形成され、電流は前記第１の電極から前記第２の電極へと流れ、前記第１の電極は、前記スイッチング素子と電気的に接続されている半導体装置である。 （もっと読む）

ＮＡＮＤタイプの不揮発性メモリが、抑止されたメモリ素子に対するプログラム外乱の発生率を減少させるようにプログラムされる。これは、プログラム外乱を低減するための昇圧により行われるが、ワード線の位置によっては昇圧による効果が減少してしまう。このため、メモリ素子をプログラムするワード線の順序を、上位のワード線が残りのワード線と異なる順序で最初にプログラムされるように調整する。加えて、上位のワード線に対して自己昇圧法を用い、これ以外のワード線に対しては消去領域自己昇圧法またはその変更法を用いることが可能である。さらに、第１のワード線と接続されている素子より後にプログラムされる不揮発性記憶素子に対しては、自己昇圧法を用いる前に、抑止されているメモリ素子のチャネルを予備充電してもよい。
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【課題】論理素子、メモリ、論理素子領域などが固定されない集積回路および集積回路装置を提供する。
【解決手段】時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔn（ただし、nは任意の整数）とともに回路機能が異なる素子の集合であって、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに異なる回路機能の部分が素子の全体集合である集積回路を用いる。また、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能が異なる素子の集合であって、時間の経過ｔ0、ｔ1、ｔ2、ｔ3・・・ｔnとともに回路機能の異なる部分が任意の個数の部分集合である集積回路を用いる。 （もっと読む）

【課題】 セルプレート固定型のＦｅＲＡＭメモリ装置において、ストレージノードのリセットを行うリセットトランジスタのＲＥＳ＿Ｎ（ソース線）を、低抵抗とするメモリ装置を提供することを目的とする。
【解決手段】 メモリセル１０１は、強誘電体容量と、メモリセル選択を行う第１のＭＯＳトランジスタと、ストレージノードのリセットを行うリセットトランジスタである第２のＭＯＳトランジスタから構成され、第２のＭＯＳトランジスタのＲＥＳ＿Ｎ（ソース線）（不純物活性化領域）への電位供給を、強誘電体容量の上部電極以下の導電層である不純物活性化領域と、ビット線ＢＬを構成するビット線形成配線層の２つの導電層で行う構成とする。この構成によれば、ＲＥＳ＿Ｎ（ソース線）への電位供給が、低抵抗で可能となり、安定動作が可能になる。 （もっと読む）

薄膜トランジスタと、切り換え可能な抵抗器メモリ素子とを直列に備える書き換え可能な不揮発性メモリセルが教示される。切り換え可能な抵抗器メモリ素子は、第１の方向に印加されたセット電圧量を受けると抵抗を減少させ、第１の方向と逆の第２の方向に印加されたリセット電圧量を受けると抵抗を増加させる。好ましい実施形態において、メモリセルは、アレイ、好ましくは、複数のメモリレベルが単一の基板の上に形成されるモノリシックな三次元メモリアレイに形成される。好ましい実施形態において、薄膜トランジスタおよび切り換え可能な抵抗器メモリ素子は、互いに平行なデータ線と参照線との間に電気的に配置される。好ましくは、データ線および参照線に対して垂直に延びる選択線がトランジスタを制御する。
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【課題】 電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを備えたクロスポイントタイプのメモリセルアレイを有する半導体記憶装置において書き込み動作時の動作電流の低減を図る。
【解決手段】 少なくとも行方向に複数配列された各メモリセルアレイＢＫ０〜ＢＫ３の各データ線ＤＬ０〜ＤＬ７に各別に対応して所定のデータ線電圧を供給するための複数の主データ線ＧＤＬ０〜ＧＤＬ７が行方向に延伸し、各メモリセルアレイＢＫ０〜ＢＫ３において、各主データ線ＧＤＬ０〜ＧＤＬ７が対応するデータ線ＤＬ０〜ＤＬ７と夫々個別のデータ線選択トランジスタＴＤ０ｋ〜ＴＤ７ｋを介して接続し、各メモリセルアレイＢＫ０〜ＢＫ３のデータ線ＤＬ０〜ＤＬ７の本数が１回の書き込み動作において同時に書き込み対象となるメモリセルの最大数に等しい。 （もっと読む）

【課題】 書き込み電流を低減可能な磁気メモリを提供する。
【解決手段】 磁気ヨーク５を構成する下部の積層膜は、非磁性層５Ｙを第１の強磁性層５Ｘ及び第２の強磁性層５Ｚで厚み方向に挟んだ構造を有する。上部の積層膜は、非磁性層５ｙを第１の強磁性層５ｘ及び第２の強磁性層５ｙで厚み方向に挟んだ構造を有する。非通電時（図３（Ａ）参照）における第１の強磁性層５Ｘ（５ｘ）の磁化の向きＹ_１と、第２の強磁性層５Ｚ（５ｚ）の磁化の向きＹ_２とは、互いに逆向きである。 （もっと読む）

【課題】ＭＲＡＭのディスターブ耐性の向上。
【解決手段】磁気メモリは、磁気抵抗素子を有するメモリセル１０と、そのメモリセル１０に情報を書き込む際の書き込み磁場を生成する書き込み電流が流れる書き込み配線１００と、その書き込み配線１００のメモリセル１０に対向する対向面ＦＳを除く面の少なくとも一部を覆う強磁性体膜１２０と、バイアス磁場印加部１３０とを備える。バイアス磁場印加部１３０は、書き込み配線１００の長手方向（Ｘ）に沿った第１成分を含むバイアス磁場を、強磁性体膜１２０に印加する。その第１成分の正負符号は、強磁性体膜１２０のうち少なくともメモリセル１０とオーバーラップするオーバーラップ領域ＲＯにおいて、一様である。 （もっと読む）

【課題】ＮＡＮＤ型フラッシュメモリアレイにおいて、選択トランジスタ線及びソース線の低抵抗化をはかることのできる接触機構及びその製造方法を提供する。
【解決手段】基板主表面１にトンネル誘電体層６が堆積され、かつ該トンネル誘電体層６上に、第１導電線が第１方向に延びて配置された、基板１を提供する工程と、第１導電線に誘電体材料の層を堆積する工程と、制御ゲート層１０を堆積する工程と、第１導電線をパターン形成し、ゲート積層２０を形成する工程と、ゲート積層２０間に誘電体材料を堆積する工程と、ゲート積層２０を部分的に除去して、選択トランジスタ線２４が形成される領域に浮遊ゲート電極９を露出させることで、第２方向に延びる選択トランジスタ線溝２３を形成する工程と、選択トランジスタ線溝２３に導電性材料を充填し、選択トランジスタ線２４を形成する工程とを含んでいる。 （もっと読む）

【課題】 本発明の目的は、光の進入を低減でき、特性の変動が抑制された半導体装置を提供することにある。
【解決手段】 本発明の半導体装置は、
半導体素子を含む被遮光領域１０Ａと、
被遮光領域を囲む遮光領域１０Ｂと、
遮光領域１０Ａの上方に設けられた第１遮光膜２４と、
前記第１遮光膜２４に設けられた開孔２６と、
前記半導体素子と電気的に接続された配線１２４、１３４と、を含み、
前記配線１２４，１３４は、前記開孔２６から外側に引き出されている。 （もっと読む）

【課題】 ヒューズ配線の寄生容量を介して保持ノードから放電される電荷を抑制し、信頼性の高い回路動作が可能な半導体集積回路を提供する。
【解決手段】 内部回路２００と、内部回路２００の回路動作を設定するヒューズ回路２０と、ヒューズ回路２０の寄生容量Ｃ１と容量結合する保護容量３０を有し、内部回路２０に伝搬される信号ＦＩＮＴを保持するラッチ回路１０とを備える。 （もっと読む）

【課題】スピン注入書き込み時の熱擾乱を抑制する。
【解決手段】本発明の例に関わる磁気ランダムアクセスメモリは、磁化方向が固着される固着層、磁化方向が可変である記録層、及び、固着層と記録層との間に設けられるトンネルバリア層を有する磁気抵抗効果素子ＭＴＪと、スピン偏極電子による記録層の磁化反転に用いるスピン注入電流Ｉｓを磁気抵抗効果素子ＭＴＪに与えるビット線ＢＬｕ，ＢＬｄと、磁気抵抗効果素子ＭＴＪの磁化容易軸方向のアシスト磁場Ｈの発生に用いるアシスト電流Ｉａを流す書き込みワード線ＷＷＬと、書き込みデータの値に応じて、スピン注入電流Ｉｓの向き及びアシスト電流Ｉａの向きを決定するドライバ／シンカーとを備える。 （もっと読む）

【課題】 特に、横方向および斜め方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体層１０に設けられた半導体素子と、
前記半導体素子の周囲に設けられた遮光壁５０と、
前記半導体素子に電気的に接続された配線層２６であって、前記遮光壁５０の設けられていない開孔５２から該遮光壁５０の外側に延伸された配線層２６と、を含み、
前記配線層２６は、前記開孔５２に位置している第１部分２６Ａと、該開孔の外側に位置し該第１部分２６Ａと比して大きい幅を有する第２部２６Ｂ分と、を含むパターンを有し、
前記第２部分２６Ｂの幅は、前記開孔５２の幅と同一以上の幅である。 （もっと読む）

【課題】 書き込み電流を小さくでき、且つ製造工程が簡易な磁気メモリを提供する。
【解決手段】 磁気メモリ１が備える複数の記憶領域３のそれぞれは、外部磁界によって磁化方向が変化する第１磁性層４１を含むＴＭＲ素子４ａ及び４ｂと、書き込み電流によって第１磁性層４１に外部磁界を提供する書き込み配線３１とを有する。そして、書き込み配線３１は、ＴＭＲ素子４ａの一方の面４１ａに沿った複数の配線部分３１ｃ及び３１ｄと、ＴＭＲ素子４ｂの一方の面４１ａに沿った複数の配線部分３１ｅ及び３１ｆとを有する。そして、配線部分３１ｃ及び３１ｄは、ＴＭＲ素子４ａの一方の面４１ａ上において互いに書き込み電流が同じ向きになるように配設されている。同様に、配線部分３１ｅ及び３１ｆは、ＴＭＲ素子４ｂの一方の面４１ａ上において互いに書き込み電流が同じ向きになるように配設されている。 （もっと読む）

【課題】メモリセル構造の最適化を図ることで２つの書き込み配線の信頼性を共に確保する。
【解決手段】ビット線１０の配線幅および厚さをそれぞれＷ１およびＴ１とし、ディジット線５の厚さをＴ２とし、ディジット線５の厚み方向中心からＭＴＪ素子８のフリー層の厚み方向中心までの距離をＬ１とする。ディジット線５の配線幅をＷ２とし、ビット線１０の厚み方向中心からＭＴＪ素子８のフリー層の厚み方向中心までの距離をＬ２とする。そして、Ｌ１／Ｌ２≧１の場合には（１／３）・（Ｌ１／Ｌ２）≦Ｓ２／Ｓ１≦１を、Ｌ１／Ｌ２≦１の場合には１≦Ｓ２／Ｓ１≦３（Ｌ１／Ｌ２）を満足するように距離Ｌ１、Ｌ２、配線断面積Ｓ１およびＳ２を設定する。 （もっと読む）