記憶システムは、複数のブロックにグループ分けされた複数層の不揮発性記憶素子群を有する３次元メモリアレイを備える。ブロックは複数のベイにグループ分けされている。
記憶システムは、記憶素子と通信する第１タイプのアレイ線と、記憶素子と通信する第２タイプのアレイ線と、センスアンプを含む。各ブロックは、２個のセンスアンプと地理的に関連付けられており、特定ベイの全ブロックは、その特定ベイのブロックに関連付けられたセンスアンプのグループを共有する。システムは、３次元メモリアレイの下方に位置する１以上のルーティング金属層内のローカルデータ線の複数セットと、３次元メモリアレイの上方に位置する１以上の最上位金属層内のグローバルデータ線の複数セットを含む。１以上のブロックの各セットは、ローカルデータ線の一セットを含む。各ベイは、夫々のベイのブロックに関連付けられたセンスアンプのグループに接続するグローバルデータ線の一セットを含む。各ブロックは、第１タイプのアレイ線のサブセットを夫々のローカルデータ線と選択的にカップリングするための第１選択回路のサブセットを含む。各ブロックは、夫々のローカルデータ線のサブセットを夫々のベイに関連付けられたグローバルデータ線と選択的にカップリングするための第２選択回路のサブセットを含む。
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【課題】占有面積を縮小化した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能であり且つ直列に接続されたメモリセルＭＣを有するメモリセルアレイ層４００と、メモリセルアレイ層４００の下層に位置し且つメモリセルＭＣに印加する電圧を制御する制御回路層２００と、制御回路層２００とメモリセルアレイ層４００とを電気的に接続する接続配線部５００とを備える。メモリセルアレイ層４００は、メモリセルＭＣを有する第１メモリセル領域４０Ａと、接続配線部５００が設けられた接続領域４０Ｃとを備える。第１メモリセル領域４０Ａは、ロウ方向に第１のピッチをもって繰り返し形成されている。接続領域４０Ｃは、ロウ方向に隣り合う第１メモリセル領域４０Ａの間においてカラム方向に第２のピッチをもって繰り返し形成されている。 （もっと読む）

【課題】圧電素子を用いずに印加された圧力を記憶することができる記憶素子及び記憶装置を提供する。
【解決手段】複数の記憶素子が縦横に並べて配置されている。各記憶素子には、抵抗変化素子を備えた抵抗変化部１、及び印加された圧力に応じて流れる電流が変化する電流変化部２が設けられている。電流変化部２には、定電圧が供給される。抵抗変化部１と電流変化部２との間にはビット線ＢＬが接続され、抵抗変化部１の他端にはトランジスタ３のソース・ドレインの一方が接続されている。トランジスタ３の他方のソース・ドレインは信号線ＳＬに接続され、トランジスタ３のゲートはワード線ＷＬに接続されている。 （もっと読む）

【課題】電荷蓄積層の信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１１上に、絶縁膜及び電極膜１４を交互に積層し、その上にＸ方向に延びる複数本の選択ゲート電極１７及びＹ方向に延びる複数本のビット線ＢＬを設ける。また、電極膜１４及び選択ゲート電極１７を貫き、上端部がビット線ＢＬに接続された複数本のシリコンピラー３１と、斜め位置にある一対のシリコンピラー３１の下端部同士を接続する接続部材３２とからなるＵ字シリコン部材３３を設ける。そして、各層の電極膜１４を選択ゲート電極１７毎に分断し、接続部材３２を介して相互に接続された一対のシリコンピラー３１に、相互に異なる電極膜１４及び相互に異なる選択ゲート電極１７を貫かせ、１本のビット線ＢＬに共通接続されたＵ字シリコン部材３３の全てを、他の１本のビット線ＢＬに共通接続させる。 （もっと読む）

【課題】製造が容易な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１上に積層体ＭＬ１、ＭＬ２、ＭＬ３をこの順に形成する。積層体ＭＬ１には下部選択ゲートＬＳＧを設け、積層体ＭＬ３には上部選択ゲートＵＳＧを設ける。また、積層体ＭＬにはＺ方向に延びる貫通ホール１７を形成し、その内部にシリコンピラーＳＰを埋設する。下部選択ゲートＬＳＧとシリコンピラーＳＰとの間、及び上部選択ゲートＵＳＧとシリコンピラーＳＰとの間には、ゲート絶縁膜ＧＤを設ける。そして、このゲート絶縁膜ＧＤを、ボロンを含有したシリコン窒化物により形成する。 （もっと読む）

【課題】動作電圧種が少なく周辺回路の回路規模を小さくできるメモリセルを有する不揮発性半導体記憶装置を提供すること。
【解決手段】半導体基板１のチャネルの両側にソース／ドレイン３を有するとともに、チャネル上に厚ゲート絶縁膜４を介してゲート電極６を有する選択トランジスタ８と、選択トランジスタ８と隣接する領域の半導体基板１上に形成された素子分離領域２と、素子分離領域２に隣接するとともに、半導体基板１上に下部電極２７が形成され、素子分離領域２と下部電極２７の間の領域の半導体基板１上に薄ゲート絶縁膜５を介して上部電極７を有するアンチフューズ９と、ソース３と上部電極７の間を電気的に接続するとともに、ソース３及び上部電極７と接触する接続コンタクト２８と、を備える。 （もっと読む）

【課題】セルサイズのさらなる縮小を図ることができる、半導体装置を提供すること。
【解決手段】半導体層２に、トレンチ５が形成されている。半導体層２の表層部には、第１拡散領域３およびドレイン領域が形成されている。第１拡散領域３は、トレンチ５に対して所定方向の一方側に形成され、トレンチ５に隣接している。第２拡散領域６は、所定方向においてトレンチ５に対して第１拡散領域３と反対側に形成され、トレンチ５に隣接している。トレンチ５の底面および側面上には、第１絶縁膜８が形成されている。第１絶縁膜８上には、フローティングゲート１１が設けられている。フローティングゲート１１は、第１絶縁膜８を挟んで、トレンチ５の底面および側面と対向している。フローティングゲート１１上には、第２絶縁膜１２が形成されている。第２絶縁膜１２上には、コントロールゲート１３が設けられている。 （もっと読む）

【課題】個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜１２及び電極膜１３を交互に積層して積層体１４を形成する。次に、積層体１４を積層方向に貫通する貫通孔１５を形成する。このとき、貫通孔１５における電極膜１３内に位置する部分の側面１５ａを、貫通孔１５の中心軸１５ｃを含む断面において、貫通孔１５の内側から見て凹状に湾曲させる。その後、貫通孔１５の側面上に電荷蓄積層２６を形成し、貫通孔１５の内部に半導体ピラー１７を形成する。 （もっと読む）

【課題】サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするＳＲＡＭ型の半導体装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成されたサイリスタ形成領域２１を分離する素子分離領域１２と、サイリスタ形成領域２１に形成されていて、ｐ型の第１領域（第１ｐ型領域）ｐ１と、ｎ型の第２領域（第１ｎ型領域）ｎ１と、ｐ型の第３領域（第２ｐ型領域）ｐ２と、ｎ型の第４領域（第２ｎ型領域）ｎ２とが順に接合されたサイリスタＴ１、Ｔ２と、第２ｐ型領域ｐ２の下部に形成されたｎ型の第５領域（第１ウエル領域）３１を有する半導体装置１において、第５領域３１の底部および素子分離領域１２の下部に接合するｐ型の第６領域（第２ウエル領域）３２を有する。 （もっと読む）

【課題】不揮発性半導体記憶装置において、読み出し速度と消去速度を向上させること。
【解決手段】不揮発性半導体記憶装置は、半導体基板１と、半導体基板１中のチャネル領域ＣＮＬ上のゲート絶縁膜上に並んで形成された選択ゲートＳＬＧ及び浮遊ゲートＦＧを備える。不揮発性半導体記憶装置は更に、浮遊ゲートＦＧの上面より下方に位置し、浮遊ゲートＦＧの下面の端部と対向する消去ゲートＥＧを備える。 （もっと読む）

【課題】動作特性を向上させるＮＡＮＤ型フラッシュメモリ半導体記憶装置、及び、活性領域側壁への不純物打ち込みに関するその製造方法を提供する。
【解決手段】メモリＭＯＳトランジスタが配置される第１活性領域と、周辺ＭＯＳトランジスタが配置される第２活性領域と、半導体基板１０中に形成され、側壁において第１活性領域が露出される第１トレンチ４３と、第１トレンチ４３内を埋め込む絶縁膜を備え、隣接する第１活性領域間を電気的に分離する第１素子分離領域と、半導体基板１０中に形成され、側壁において第２活性領域が露出される第２トレンチ４３と、第２トレンチ４３内を埋め込む絶縁膜２７を備え、隣接する第２活性領域間を電気的に分離する第２素子分離領域３５とを具備し、第２活性領域の不純物濃度は中心部より高く、第１活性領域ＡＡの不純物濃度は中心部と等しい。 （もっと読む）

【課題】安価に高集積化された不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングスを有する。メモリストリングスは、半導体基板Ｂａに対して垂直方向に延び且つ上端から下方に延びる中空を有するメモリ柱状半導体層３７と、メモリ柱状半導体層３７の外壁に接して形成されたトンネル絶縁層３６ｃと、中空に面するメモリ柱状半導体層３７の内壁に形成されたメモリホール第１の絶縁層３８ａと、メモリ柱状半導体層３７と共にトンネル絶縁層３６ｃを挟むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタの制御電極として機能する。 （もっと読む）

【課題】Ｆｉｎ型構造を採用した半導体記憶装置においてカップリング比の各メモリセル間のバラつきを抑制する。また複数のアクティブエリア間のリーク電流を抑制する。
【解決手段】シリコン基板２の主表面高さは均一に形成されていると共にシリコン酸化膜３の上面高さは均一に形成されている。シリコン酸化膜３がＳＩＭＯＸ法により形成され、アクティブエリアＳａがシリコン酸化膜３の上面上まで達する素子分離溝２ｇによって複数に分断されている。したがって、素子分離溝２ｇの深さおよびアクティブエリアＳａの高さを各メモリセル間でほぼ等しい高さに調整でき、隣り合うアクティブエリアＳａ−Ｓａ間がシリコン酸化膜３によって互いに電気的に絶縁状態に保たれる。 （もっと読む）

【課題】フローティングゲート型フラッシュメモリにおいて、導電膜の段差部分に絶縁膜等の残渣が残り、シリサイド化されない部分が発生することを防止する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２０の上に、第１の方向に配列された複数の第１の導電膜２５ａを含む第１の導電膜群が形成されている。第１の方向に、第１の導電膜群に近接して段差緩和パターンが設けられている。段差緩和パターンの上面は、第１の導電膜群に対向する側とは反対側に向かって、階段状または連続的に低くなっている。複数の第１の導電膜２５ａ及び段差緩和パターンを、第１の絶縁膜が覆う。第１の絶縁膜の上に、第１の方向に延在する第２の導電膜が形成されている。 （もっと読む）

【課題】横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制されたフローティングゲート電極を有する不揮発性メモリの半導体装置を提供する。
【解決手段】メモリセルの周囲に設けられた第１遮光壁５０により画定された第１被遮光領域１０Ａと、メモリセルの周囲に設けられた第２遮光壁により画定された第２被遮光領域１０Ａ´と、第１遮光壁５０に設けられた第１開孔５２と、第２遮光壁に設けられ第１開孔５２と対向して位置する第２開孔５２´と、メモリセルと接続され、第１開孔５２から第１被遮光領域１０Ａの外側に引き出された第１配線層２４ａ，２４ｂ，２４ｃと、メモリセルと接続され、第２開孔５２´から第２被遮光領域１０Ａ´の外側に引き出された第２配線層２４ａ´，２４ｂ´，２４ｃ´と、少なくとも、第１被遮光領域１０Ａと第２被遮光領域１０Ａ´とに挟まれた領域の上方に設けられた遮光膜と、を含む。 （もっと読む）

本発明の様々な実施形態は、スタックされたメモリモジュールに向けられている。本発明の一実施形態において、メモリモジュール(100,600,1200,1400)は、少なくとも１つのメモリ層がスタックされた少なくとも１つのメモリコントローラ層(102,602,1204,1402)を備える。ファインピッチのスルー複数バイア（例えば、スルーシリコン複数バイア）(114,116)が、前記少なくとも１つのメモリコントローラ(401〜404)と、前記少なくとも１つのメモリ層との間の電気的な伝達を提供する前記スタックを通じて、前記少なくとも１つのメモリコントローラの表面に対してほぼ垂直に延在する。追加的には、前記メモリコントローラ層は、前記メモリモジュールに対して双方向にデータを伝達するよう構成された少なくとも１つの外部インターフェースを含む。更にまた、前記メモリモジュールには、光学層(602,1202)を含めることができる。該光学層を、前記スタック内に含めることができ、及び、該光学層は、前記少なくとも１つのメモリコントローラに対して双方向にデータを伝達するバス導波路を有する。前記外部インターフェースは、前記光学層とインターフェースする光学的な外部インターフェースとすることができる。
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【課題】ナンドフラッシュメモリ等のソース/ドレインコンタクトプラグを形成する半導体素子のコンタクトプラグ製造方法を提供する。
【解決手段】選択ラインＳＳＬとワードラインＷＬ０，ＷＬ１間の露出された半導体基板１０２に接合領域１１４ａ、１１４ｂを形成する段階と、選択ラインＳＳＬとワードラインＷＬ０，ＷＬ１上に第１の保護膜１２０を形成する段階と、第１の保護膜１２０上に絶縁層１２２を形成する段階と、選択ラインＳＳＬ間の第１の保護膜１２０が露出されるように選択ラインＳＳＬ間の絶縁層１２２にコンタクトホールＡを形成する段階と、コンタクトホール側壁に露出された第１の保護膜上に第２の保護膜１２４を形成する段階と、コンタクトホールＡ底面の第１の保護膜１２０を除去する段階、及びコンタクトホールＡに導電物質を形成して接合領域１１４ａ、１１４ｂと連結されるコンタクトプラグを形成する段階とを含む。 （もっと読む）

【課題】ＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲からメモリ素子を保護し、且つ製造工程完了後は、メモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第２導電型ウェル１４に形成された第１の保護トランジスタ４１と、第１導電型ウェル１３に形成された第２の保護トランジスタ４２とを備えている。第２の保護トランジスタ４２の第４のソース・ドレイン拡散層２２Ｂは第２の拡散層２７と接し、第３のソース・ドレイン拡散層２２Ａは、第２導電型ウェル１４において第１の保護トランジスタ４１の第２のソース・ドレイン拡散層２１Ｂと接している。第１の保護トランジスタ４１の第１のソース・ドレイン拡散層２１Ａは、被保護素子電極３２と接する第１の拡散層２６と接している。 （もっと読む）

【課題】プロセス限界を超えてIresetの低減を図ることができる相変化型不揮発性メモリを提供する。
【解決手段】下部電極１１と、下部電極１１上に形成された層間絶縁層１２と、層間絶縁層１２を貫通する孔部１３に埋め込まれた不純物拡散層１４と、層間絶縁層１２上に形成された相変化記録層１５と、相変化記録層１５上に形成された上部電極１６と、不純物拡散層１４が埋め込まれた孔部１３の側面に配置されたサイドゲート電極２４と、サイドゲート電極２４と不純物拡散層１４との間に配置されたサイドゲート絶縁膜２５とを備え、サイドゲート電極２４がサイドゲート絶縁膜２５を介して不純物拡散層１４に電界を印加する。これにより、孔部１３に埋め込まれた不純物拡散層１４を空乏層化させて、この不純物拡散層１４の実効的な径φを孔部１３の径よりも小さくすることができる。 （もっと読む）

【課題】メモリセル間の容量結合を低減して浮遊ゲート間干渉を抑制することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０、半導体基板１０上に形成された第１の絶縁膜１１、半導体基板１０上に第１の絶縁膜１１を介して形成された浮遊ゲート１２、この浮遊ゲート１２上に形成された第２の絶縁膜１３及び浮遊ゲート上に第２の絶縁膜１３を介して形成された制御ゲート１４を有する複数のメモリセルＭＣと、半導体基板１０に形成されゲート幅方向に隣接するメモリセルＭＣ間を分離するゲート長方向に延びる素子分離絶縁膜１７と、素子分離絶縁膜１７の上で且つゲート幅方向に隣接する浮遊ゲート１２間に形成された空隙部２２とを有する。 （もっと読む）