【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな駆動方法を提供する。また、新たな駆動方法により、メモリ素子への書き込み電位のばらつきを低減し、信頼性を向上させる。
【解決手段】半導体装置の駆動方法において、書き込み電位を段階的に上昇させて、同時に読み出し電流を確認し、読み出し電流の結果を書き込み電位に利用して書き込みを行う。つまり、正しい電位で書き込みが行われたか確認しながら書き込みを行うことで、信頼性の高い書き込みを行うことが可能である。 （もっと読む）

【課題】小型化が可能な不揮発性メモリを備えた半導体装置を提供する。
【解決手段】基板９０１上に画素と不揮発性メモリとを備え、不揮発性メモリは、基板９０１上に形成される半導体活性層と、半導体活性層上に形成される絶縁膜９２３と、絶縁膜９２３上に形成されるフローティングゲイト電極９０７と、フローティングゲイト電極９０７を酸化して得られる酸化膜９０８，９１５，９２２と、酸化膜９０８，９１５，９２２に接して形成されるコントロールゲイト電極９２９と、を備え、画素と不揮発性メモリとは、基板９０１上に一体形成される。 （もっと読む）

【課題】 スイッチアレイの占有面積の縮小を図る。
【解決手段】本実施形態のスイッチアレイは、基板上に設けられる２つのスイッチと、第１の方向に延在する第１及び第２の制御線と、を具備し、スイッチのそれぞれは、メモリセルトランジスタが設けられる第１のアクティブ領域と、パストランジスタが設けられる第２のアクティブ領域と、を含み、アクティブ領域内でトランジスタのチャネル長方向に隣接するメモリセルトランジスタはソース又はドレインを共有し、第１及び第２のアクティブ領域は、トランジスタのチャネル幅方向に互いに隣接している。 （もっと読む）

【課題】ＳＲＡＭのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１組及び第２組のドライバトランジスタ１１、ロードトランジスタ１２及びアクセストランジスタ１３とを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、複数のワードラインと、複数のビットラインと、第１組のドライバトランジスタ１１とロードトランジスタ１２とを接続し、直線状の側辺を有する長方形状の第１ゲート配線３ａと、アクセストランジスタ１３と接続され、直線状の側辺を有する長方形状の第２ゲート配線３ｃと、第１ゲート配線３ａと、第２組のドライバトランジスタ１１とロードトランジスタ１２とを接続する第１コネクタ５ａと、第２ゲート配線３ｃとワードラインとを接続する第２コネクタ５ｃとを備える。 （もっと読む）

【課題】高速動作が可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第１の方向に平行に延在する第１素子分離溝部とそれに交差する方向に延在する第２素子分離溝部とが交互に連なってなる素子分離溝に第１絶縁膜を埋め込んで形成された素子分離領域を複数備え、素子分離領域間に第１素子形成部と第２素子形成部とが交互に連なってなる素子形成領域を複数備え、各第１素子形成部は所定数の第１半導体ピラーを備え、各第２素子形成部は第２半導体ピラーを備え、各素子形成領域はピラーの下部に不純物拡散層からなる第１のビット線を備え、ピラーの上部に上部不純物拡散層を備え、各素子形成領域の第２半導体ピラーの上部不純物拡散層に電気的に接続する第1のビット線より低抵抗の第２のビット線を備え、ピラーの下部側壁に第２絶縁膜を介して第２の方向に延在するワード線を備えることを特徴とする。 （もっと読む）

【課題】不揮発性半導体記憶装置の加工精度をより向上させる。
【解決手段】不揮発性半導体記憶装置の製造方法は、制御ゲート電極膜と絶縁膜とが交互に積層された積層膜の上に、積層膜の主面に対して垂直な方向からみて、ストライプ状の第１マスク膜と、ストライプ状の犠牲膜と、が第１方向に交互に配列された層を形成する工程と、配列された層の上に選択的に形成される複数の第２マスク膜であって、犠牲膜のいずれかと、いずれかの犠牲膜に隣接する一方の第１マスク膜および他方の第１マスク膜を複数の第２マスク膜のそれぞれにより被覆し、第１方向に隣接する第２マスク膜のあいだの犠牲膜を表出する複数の第２マスク膜を形成する工程と、複数の第２マスク膜から表出された犠牲膜のそれぞれを選択的に除去した後、複数の第１マスク膜および複数の第２マスク膜から表出された積層膜を選択的に除去する工程と、を備える。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のセルユニットを有し且つ複数のセルユニットに保持されたデータを消去する消去動作実行の単位とされる複数のメモリブロックを備える。セルユニットは、メモリストリング、第１トランジスタ、第２トランジスタ、及びダイオードを備える。第１トランジスタは、メモリストリングの一端に一端を接続されている、第２トランジスタは、メモリストリングの他端と第２配線との間に設けられている。ダイオードは、第１トランジスタの他端と第１配線との間に設けられている。ダイオードは、基板に対して垂直方向に延びる第１導電型の第２半導体層と、第２半導体層の上面に接して基板に対して垂直方向に延びる第２導電型の第３半導体層とを備える。 （もっと読む）

【課題】選択メモリセルから確実にデータを読み出すことのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルに接続されるワード線と不揮発性メモリセルを選択してデータ読み出し動作を制御する制御回路とを備える。制御回路はデータ読み出し動作実行の際、選択メモリセルに接続された選択ワード線に、隣接する閾値電圧分布の中間電圧に第１の調整電圧を加えた電圧を印加し、選択ワード線に隣接する第１の非選択ワード線に、不揮発性メモリセルを導通させ得る読み出しパス電圧から第２の調整電圧を引いた電圧を印加し、第１の非選択ワード線に隣接する第２の非選択ワード線に、読み出しパス電圧に第２の調整電圧を加えた電圧を印加し、第１の非選択ワード線及び第２の非選択ワード線を除く非選択のワード線に、読み出しパス電圧を印加する。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置法を提供する。
【解決手段】制御回路は、消去動作時、選択セルユニットに接続された第１配線の電圧を、選択セルユニットに含まれる第１トランジスタのゲートの電圧よりも第１電圧だけ大きくする。制御回路は、消去動作時、非選択セルユニットに接続された第１配線の電圧と、非選択セルユニットに含まれる第１トランジスタのゲートの電圧との間の電圧差を第１電圧と異なる第２電圧とする。また、制御回路は、消去動作時、選択セルユニット及び非選択セルユニットにおいて、ダミーメモリストリング中の少なくとも１つのダミーメモリトランジスタのゲートに第３電圧を印加し、ダミーメモリストリング中の別のダミーメモリトランジスタのゲートに第３電圧よりも低い第４電圧を印加する。 （もっと読む）

【課題】１つの実施形態は、絶縁膜に形成された溝に導電物質を容易に埋め込むことができる半導体装置の製造方法、及びそのような製造方法に適した半導体装置を提供する。
【解決手段】１つの実施形態によれば、コンタクトプラグを形成し、コンタクトプラグを覆うエッチングストッパー膜を形成し、エッチングストッパー膜を覆う絶縁膜を形成し、絶縁膜及びエッチングストッパー膜にコンタクトプラグの表面を露出する溝を形成し、エッチングストッパー膜のエッチングレートに対し絶縁膜のエッチングレートの方が高くなる条件で、コンタクトプラグとコンタクトプラグの周辺とを含む領域を選択的にエッチバックし、エッチバックを行った後に溝に導電物質を埋め込んでラインパターンを形成する。 （もっと読む）

【課題】微細化が進展しても読み出し動作時の電流を維持する。
【解決手段】複数のメモリサブブロックの各々は、第１ノードと第２ノードとの間に並列接続された複数のメモリトランジスタを含む。メモリサブブロックは、第１導電層と、第２導電層と、半導体層と、第３導電層とを備える。第１導電層は、層間絶縁膜を貫通して半導体基板に対し垂直な第１方向に延びるように形成され第１ノードとして機能する。第２導電層は、層間絶縁膜を貫通して半導体基板に対し第１方向に延びるように形成され第２ノードとして機能する。半導体層は、第１導電層と第２導電層とを接続するように半導体基板と平行な第２方向に延びるように形成されメモリトランジスタのチャネル層として機能する。第３導電層は、半導体層上にゲート絶縁膜を介して形成される。ゲート絶縁膜は、電荷蓄積膜を一部に含み第３導電層を囲う閉ループ状に形成される。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置法を提供する。
【解決手段】メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタ、及びスペアメモリトランジスタを直列接続してなる。ワード線は、メモリトランジスタのゲートに接続されている。スペアワード線は、スペアメモリトランジスタのゲートに接続されている。メモリストリングは、第１半導体層、電荷蓄積層、複数の第１導電層、及び第２導電層を備える。第１半導体層は、基板に対して垂直方向に延びる第１半導体層を含む。電荷蓄積層は、第１半導体層の側面を取り囲む。複数の第１導電層は、電荷蓄積層を介して第１半導体層の側面を取り囲みワード線として機能する。第２導電層は、電荷蓄積層を介して第１半導体層の側面を取り囲み、スペアワード線として機能する。制御回路は、ワード線に代えてスペアワード線を駆動可能である。 （もっと読む）

【課題】高品質な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、可変抵抗素子２４と非線形な電流電圧特性を有する電流制限素子２２とを含むメモリセルＣＵｓをマトリクス状に配置したメモリセルアレイ２と、メモリセルＣＵｓにセル電流ｉｃｅｌｌを流して、可変抵抗素子２４の抵抗値を変化させるドライバ３０と、セル電流ｉｃｅｌｌの大きさに基づいてメモリセルＣＵｓの抵抗値の変化を検知する検出部３１と検出部３１に、セル電流ｉｃｅｌｌの代わりにダミー電流ｉｄｕｍｍｙを流すダミー電流部３２とを具備する。 （もっと読む）

【課題】シリサイド工程による不具合を抑制しつつ、十分な量のシリサイドを形成することのできる不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】不揮発性半導体記憶装置の製造方法は、浮遊ゲート電極、浮遊ゲート電極上の第１の電極間絶縁膜及び第１の電極間絶縁膜上の制御ゲート電極を有するメモリセルトランジスタを形成し、下側ゲート電極、第２の電極間絶縁膜及び第２の電極間絶縁膜上の上側ゲート電極を有する電界効果トランジスタを形成する。制御ゲート電極及び上側ゲート電極の上面が露出するように層間絶縁膜を形成する。制御ゲート電極及び上側ゲート電極の上面が層間絶縁膜の上面よりも低くなるようにエッチバックする。制御ゲート電極、上側ゲート電極及び層間絶縁膜上の全面に第１の導電膜を形成する。第１の層間絶縁膜をエッチバックする。制御ゲート電極、上側ゲート電極及び第１の導電膜上に金属を堆積してシリサイド化する。 （もっと読む）

【課題】隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぎつつ、活性領域上に十分な厚みのシリコン膜を形成可能とした半導体装置の製造方法を提供する。
【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上に第１のシリコン膜１２ａを選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に第１のシリコン膜１２ａを覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を第１のシリコン膜１２ａの表面が露出するまでエッチングにより除去する工程と、第１のシリコン膜１２ａ上に第２のシリコン膜１２ｂを選択的にエピタキシャル成長させる工程とを含む。 （もっと読む）

【課題】書き込み制御性が良く、高信頼性の多値抵抗変化メモリを提案する。
【解決手段】実施形態に係わる多値抵抗変化メモリは、一端が第１のノードＮ１に接続され、他端が第２のノードＮ２に接続される第１の抵抗変化膜ＲＷ１、一端が第３のノードＮ３に接続され、他端が第２のノードＮ２に接続される第２の抵抗変化膜ＲＷ２、及び、第１及び第２のノードＮ１，Ｎ２の間に接続されるキャパシタＣＰを備えるメモリセルＭＣと、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２を含む第１のパスＡを通過する第１の電圧パルス、及び、第２の抵抗変化膜ＲＷ２及びキャパシタＣＰを含む第２のパスＢを通過する第２の電圧パルスを生成する電圧パルス生成回路２１と、書き込み時に第１及び第２の電圧パルスを用いてメモリセルＭＣに多値データを記憶させる制御回路２２とを含む。 （もっと読む）

【課題】書き込みを高速化した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１１０は、ベース半導体層１０ａと、電極７０ａと、チャネル半導体層３０ａと、ベーストンネル絶縁膜２０ａと、チャネルトンネル絶縁膜４０ａと、電荷保持層５０ａと、ブロック絶縁膜６０ａと、を有するメモリ部ＭＣ１を備える。チャネル半導体層３０ａは、ベース半導体層１０ａと電極７０ａとの間に設けられ、電極７０ａに対向するチャネル部３１ａを含む。ベーストンネル絶縁膜２０ａは、ベース半導体層１０ａとチャネル半導体層３０ａとの間に設けられる。チャネルトンネル絶縁膜４０ａは、電極７０ａとチャネル部３１ａとの間に設けられる。電荷保持層５０ａは、電極７０ａとチャネルトンネル絶縁膜４０ａとの間に設けられ、電荷を保持する。ブロック絶縁膜６０ａは、電極７０ａと電荷保持層５０ａとの間に設けられる。 （もっと読む）

【課題】 データ保持特性に優れた不揮発性半導体記憶装置を提供する。
【解決手段】 第１電極２と、第１電極２より仕事関数の大きい第２電極３、両電極の間に介装された可変抵抗体４を備え、一方の電極が可変抵抗体４とオーミック接合し、他方の電極が可変抵抗体４と非オーミック接合し両電極間に電圧印加することで抵抗状態が２以上の異なる抵抗状態間で遷移する可変抵抗素子１と、第１電極２を基準として第２電極３に正または負の書き込み電圧を選択的に印加することで、可変抵抗素子１の抵抗状態を低抵抗状態から高抵抗状態または高抵抗状態から低抵抗状態へ遷移させる書き込み動作を実行する書き込み回路と、第１電極２を基準として第２電極３に正の読み出し電圧を印加することで、第２電極３から第１電極２に向けて流れる電流を検知して可変抵抗素子１の抵抗状態を判定する読み出し回路を備えてなる。 （もっと読む）

【課題】選択トランジスタのカットオフ特性を維持しつつ、オフセット特性の悪化を抑制する。
【解決手段】半導体基板の表層部を活性領域に分離する素子分離絶縁膜と、前記半導体基板の活性領域上のゲート絶縁膜上に形成され第１の導電層、電極間絶縁膜および第２の導電層を有するメモリゲート電極および前記メモリゲート電極の両脇に位置する前記活性領域に形成された第１のソース／ドレイン領域を備えたメモリセルトランジスタと、前記メモリセルトランジスタに隣接して配置され、前記第１のゲート絶縁膜上に導電層を積層した選択ゲート電極および前記選択ゲート電極の両脇に位置する前記活性領域に形成された第２のソース／ドレイン領域を備えた選択ゲートトランジスタとを有し、前記活性領域に形成される少なくとも前記第２のソース／ドレイン領域は、前記活性領域の表層部が掘り下げられた凹部に設けられていることを特徴とする。 （もっと読む）

【課題】電荷の漏洩による出力信号の誤出力が抑制可能な記憶装置、及び当該記憶装置を用いた表示装置を得ることを課題とする。
【解決手段】光信号を電気信号に変換する光電変換素子と、当該光電変換素子に電気的に接続され、チャネル形成領域に酸化物半導体膜を有するトランジスタと、当該トランジスタに電気的に接続され、当該電気信号を蓄積することで出力電圧を生成する保持容量とを有する記憶装置、及び当該記憶装置を用いた表示装置に関する。 （もっと読む）