【課題】ゲート電極に形成された研磨後のキャップ絶縁膜の厚さを容易に推定できる半導体装置の製造方法を提供する。
【解決手段】半導体装置形成領域に第１の導電膜よりなるゲート電極１５、半導体装置非形成領域に絶縁膜形成部１６、及び絶縁膜よりなり、ゲート電極の上面及び絶縁膜形成部の上面を覆うキャップ絶縁膜１７を形成し、次いで、キャップ絶縁膜を覆う層間絶縁膜２８を形成し、次いで、キャップ絶縁膜上に形成された層間絶縁膜にゲート電極の延在方向と交差する方向に延在する溝４７を形成すると共に、溝の下方に位置する層間絶縁膜に不純物拡散層を露出するコンタクトホール２２，２３を形成し、次いで、溝及びコンタクトホールを埋め込む第２の導電膜５１を形成し、次いで、ＣＭＰ法により第２の導電膜を研磨することでコンタクトプラグを形成し、その後、絶縁膜形成部に形成されたキャップ絶縁膜の厚さを測定する。 （もっと読む）

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを保存する半導体メモリ装置を提供する。
【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを２つ用いて形成された記憶ユニットのマトリクスにおいて、第１の記憶セルの書き込みトランジスタのゲートを第１のワード線に、キャパシタの他方の電極を第２のワード線に接続する。また、第２の記憶セルの書き込みトランジスタのゲートを第２のワード線に、キャパシタの他方の電極を第１のワード線に接続する。さらに、集積度を高めるために、各記憶セルの読み出しトランジスタのゲートを互い違いに配置する。 （もっと読む）

【課題】デバイス特性及びプロセスのばらつきを低減できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０と、下部ゲート層ＢＧと、積層体と、ダミー電極層ＤＷＬと、絶縁膜３０と、チャネルボディ２０，４５とを備えた。下部ゲート層ＢＧは、基板１０上に設けられた。積層体は、下部ゲート層ＢＧ上にそれぞれ交互に積層された複数の絶縁層と複数の電極層ＷＬとを有する。ダミー電極層ＤＷＬは、下部ゲート層ＢＧと積層体との間に設けられ、電極層ＷＬと同じ材料からなり、各々の電極層ＷＬよりも厚い。絶縁膜３０は、積層体及びダミー電極層を貫通して形成されたホールＭＨの側壁に設けられた電荷蓄積膜を含む。チャネルボディ２０，４５は、ホールＭＨ内における絶縁膜３０の内側に設けられた。 （もっと読む）

【課題】集積度の高い相変化メモリを実現する。
【解決手段】本発明による半導体装置は、複数のワード線と、複数のワード線と直交する複数のビット線との交点に配置された複数のメモリセル群を有する。複数のメモリセル群は、直列接続された第一乃至第二のメモリセルを有する。第一乃至第二のメモリセルの各々は、並列接続される選択トランジスタと抵抗性記憶素子とを有する。第一のメモリセルにおける選択トランジスタのゲート電極は、第一のゲート線に接続され、第二のメモリセルにおける選択トランジスタのゲート電極は、第二のゲート線に接続される。そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルに書き込み用のトランジスタ、読み出し用のトランジスタおよび選択用のトランジスタを備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】記憶素子の下にあるコンタクトプラグの上面の平坦性を改善し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、半導体基板上に設けられた複数のスイッチングトランジスタと、隣接する２つのスイッチングトランジスタ間に埋め込まれ、該隣接する２つのスイッチングトランジスタの各ゲートから絶縁されかつ該隣接する２つのスイッチングトランジスタのソースまたはドレインに電気的に接続され、上面がスイッチングトランジスタの上面よりも高い位置にあるコンタクトプラグと、コンタクトプラグの上面上に設けられ、データを記憶する記憶素子と、記憶素子上に設けられた配線とを備えている。 （もっと読む）

【課題】安定した多値記憶動作を実現することができる抵抗変化素子の駆動方法を提供する。
【解決手段】第１の極性の複数の異なる電圧値の書き込み電圧パルスのうちの一つの書き込み電圧パルスを抵抗変化素子１０に与える（Ｓ１０１、Ｓ１０２）書き込み工程と、第１の極性とは異なる第２の極性の複数の異なる電圧値の読み出し電圧パルスを電圧値が小さい方から順次抵抗変化素子１０に与える（Ｓ２０５〜Ｓ２０９）読み出し工程とを実行する。この読み出し工程では、読み出し電圧パルスが順次与えられたときの抵抗変化素子の抵抗状態の変化に応じて、何れの電圧値の書き込み電圧パルスによって書き込み工程が行われたのかを判別する（Ｓ２１０）。 （もっと読む）

【課題】 大容量で安価、回り込み電流が抑制され、且つ、高速動作が可能な不揮発性の可変抵抗素子を用いる不揮発性半導体記憶装置を実現する。
【解決手段】
膜中の酸素濃度により抵抗が変化する金属酸化膜からなる可変抵抗体１３と、可変抵抗体上に形成された絶縁膜１６と、可変抵抗体を挟持する第１の電極１４および第２の電極１５と、絶縁膜１６を介して可変抵抗体１３と対向する第３の電極１７を備える不揮発性可変抵抗素子を用いてメモリセルアレイを構成する。第３の電極１７を介して電圧を印加し、可変抵抗体１３と絶縁膜１６の界面に垂直な方向に閾値以上の電界を誘起することで書き換えを行うとともに、第１の電極１４と第２の電極１５間に電圧を印加することで可変抵抗体の抵抗状態を読み出す。 （もっと読む）

【課題】複数種類の回路構成をマスタスライス方式で対応可能なメモリセル専用のマスタスライス方式メモリセルを提供すること。
【解決手段】メモリユニットが２行２列に配置されてメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第３拡散層を備え、各拡散層で並列接続のトランジスタが構成される。第１および第２ワード線は第１〜第３拡散層の両端部外方に配置される。第１〜第３拡散層の第１コンタクト層とゲート層の第２コンタクト層との間、第１コンタクト層と第１／第２ワード線との間に、行方向に沿って第１のメタル配線領域が確保される。第１のメタル配線領域には、第２または第３メタル層の何れかが配線可能である。第１及び第２拡散層、第２及び第３拡散層の間には、列方向に沿って第２のメタル配線領域が確保される。第２のメタル配線領域には第３メタル層が配線可能である。 （もっと読む）

【課題】 センスアンプの活性化タイミングをリアルメモリセルの電気的特性に合わせて最適に設定する。
【解決手段】 半導体メモリは、センスアンプイネーブル信号の活性化に応答して動作し、リアルセルトランジスタに流れるセル電流により変化するビット線の電圧に応じて、メモリセルに保持されている論理を判定するセンスアンプと、第１ノードと接地線の間に直列に接続されたレプリカセルトランジスタと、タイミング生成部とを有している。タイミング生成部は、レプリカセルトランジスタを介して接地線に接続される第１ノードが高レベルから低レベルに変化するときにセンスアンプイネーブル信号を活性化する。レプリカセルトランジスタは、定電圧を受けるコントロールゲートと、コントロールゲートに接続されたフローティングゲートとを含んでいる。 （もっと読む）

【課題】非オーミック素子の厚さを薄くする。
【解決手段】本発明の例に係わる抵抗変化メモリは、第１方向に延びる第１の配線と、第２方向に延びる第２の配線と、第１の配線と第２の配線との交点に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子２０と非オーミック素子３０とが直列接続されたセルユニットセルユニットＣＵと、を具備し、非オーミック素子３０Ａは、メタル層３１と、第１の半導体層３３と、半導体層３３とメタル層３１との間に設けられ、第１のメタル層３１との界面に偏在層３８ｂを有する第２の半導体層３８とを含む。 （もっと読む）

【課題】バイポーラ駆動でセット動作、リセット動作を確実に行うことができる不揮発性記憶装置及びその製造方法を提供する。
【解決手段】第１電極であるワード線ＷＬと、第２電極であるビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの間に設けられ、第１抵抗状態と第２抵抗状態とのあいだを遷移する抵抗変化部２５と、抵抗変化部２５とワード線ＷＬとの間に設けられ、ｐ形半導体を含むｐ層２２ｐと真性半導体を含むｉ層２２ｉとｎ形半導体を含むｎ層２２ｎとを有し、真性半導体よりもバンドギャップエネルギーの小さい不純物２２０であって、ｉ層２２ｉにおける濃度のピークがｉ層２２ｉの層厚における中央部にある不純物２２０を含む選択素子２２と、を備える。 （もっと読む）

【課題】 高度に微細化されていても、チップ面積の増大を招くことなく所望の配線を配置可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、半導体基板内に形成された活性領域12、複数の第１ビット線SABLを含む。第１配線BLCRLは、複数の第１ビット線と交わる方向に沿って延び、半導体基板上に形成された複数のメモリセルと接続された複数の第２ビット線BLのうちの非選択の第２ビット線に印加される制御電位を伝送する。第２配線21は、第１配線と電気的に接続され、第１ビット線に沿って延びる。第３配線23は、第２配線と電気的に接続され、第１ビット線と交わる方向に延びる。第４配線34は、第３配線と、活性領域の制御電位を印加されるノードに相当する部分内の不純物拡散層と、を電気的に接続する。 （もっと読む）

【課題】スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、製造歩留まりを向上できる技術を提供する。
【解決手段】給電領域に位置するＣＧシャント部の選択ゲート電極ＣＧの半導体基板１の主面からの第２高さｄ２が、メモリセル形成領域の選択ゲート電極ＣＧの半導体基板１の主面からの第１高さｄ１よりも低くなるように、ＣＧシャント部の選択ゲート電極ＣＧを形成する。 （もっと読む）

【課題】メモリセルアレイの面積を縮小する。
【解決手段】抵抗変化メモリ１０は、第１の方向に延在する複数のビット線ＢＬと、第２の方向に延在する複数のワード線ＷＬと、複数のメモリセルＭＣを備えたメモリセルアレイ１１とを含む。各メモリセルＭＣは、可変抵抗素子２１と選択トランジスタ２２とを有し、可変抵抗素子２１の第１の端子は第１のビット線に接続され、可変抵抗素子２１の第２の端子は選択トランジスタ２２のドレインに接続され、選択トランジスタ２２のソースは第２のビット線に接続され、選択トランジスタ２２のゲートはワード線に接続される。第１の方向に順に並んだ第１乃至第４の可変抵抗素子のレイアウトにおいて、第１及び第２の可変抵抗素子は１本のワード線を挟み、第２及び第３の可変抵抗素子は２本のワード線を挟み、第３及び第４の可変抵抗素子は１本のワード線を挟む。 （もっと読む）

【課題】高集積なＣＭＯＳ型ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体１３７と第１の第２導電型半導体１０４との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、第１の第１導電型半導体１３７の上下に配置された第１の第２導電型高濃度半導体１８２と、第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体１０４の上下に配置された第１の第１導電型高濃度半導体１８６と、第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート導電体１６７と、を有するインバータを用いてＳＲＡＭを構成する。 （もっと読む）

【課題】検査コストや解析コスト、製品コストを低減可能な半導体装置の製造方法を提供する。
【解決手段】例えば、ウエハ検査工程（Ｓ１００３）で、半導体ウエハ上のロジック回路を対象とした電気的検査（ロジック部テスト）（Ｓ１００３ａ）と、メモリ回路を対象とした電気的検査（メモリ部テスト）（Ｓ１００３ｂ）を行い、それぞれの検査結果から得られた故障箇所を複合マップ２４上に重ねて表示する。この複合マップ２４を用いると、例えば、ロジック故障２２とメモリ故障２３が併存して分布する領域を判別でき、この領域に対してメモリ故障２３に対する詳細解析を優先的に行うことで、特にロジック故障２２とメモリ故障２３の故障原因が共通であった場合に効率的な詳細解析を行うことが可能となる。 （もっと読む）

【課題】 製造コストおよびプロセス歩留りの改善が可能となる、抵抗変化素子を含む半導体記憶装置を提供すること。
【解決手段】 第１の方向に並んで設けられた第１および第２のＭＯＳＦＥＴと、前記第１および第２のＭＯＳＦＥＴの上方に設けられ下端が前記第１および第２のＭＯＳＦＥＴのドレインに接続された第１の抵抗変化素子と、第１の方向に並んで設けられた第３および第４のＭＯＳＦＥＴと、前記第３および第４のＭＯＳＦＥＴの上方に設けられ下端が前記第３および第４のＭＯＳＦＥＴのドレインに接続された第２の抵抗変化素子と、前記第１および第２のＭＯＳＦＥＴのソースに接続され第１の方向に延びる第１の配線と、前記第３および第４のＭＯＳＦＥＴのソースに接続され第１の方向に延びる第２の配線と、前記第１の抵抗変化素子の上端と前記第２の抵抗変化素子の上端とを接続する上部電極と、前記上部電極に接続され第１の方向に延びる第３の配線とを備える。 （もっと読む）

【課題】動作時の電流の上限値を適切に設定してメモリセルの破壊等を防止しつつも、動作時間を短縮する。
【解決手段】メモリセルは、第１配線と第２配線との間に配置され可変抵抗素子を有する。制御回路は、第１及び第２配線を介してメモリセルの動作に必要な電圧を印加する。電流制限回路は、第１配線に接続され動作時にメモリセルに流れる電流を所定の制限値に制限する。制御回路は、第１配線に第１の電圧を与える一方、第２配線には前記第１の電圧よりも小さくその電圧値が時間の経過と共に低下する第２の電圧を与える。 （もっと読む）

【課題】生産性及び動作安定性の向上を可能とする不揮発性半導体記憶装置を提供する。
【解決手段】交互に積層された複数の電極膜１４及び絶縁膜を含み、Ｘ軸方向に延在する第１、第２積層構造体Ｓａ１、Ｓａ２と、これらに積層された第１、第２選択ゲート電極ＳＧａ１、ＳＧａ２と、これらのそれぞれを貫通し、下端が接続された第１、第２半導体ピラーＳＰａ１、ＳＰａ２と、電極膜１４と記憶層と、Ｘ軸方向と交差する第１、第２配線ＬＬ１、ＬＬ２と、交互に積層された複数の電極膜１４及び絶縁膜を含む積層構造体Ｓｂと、それに積層された選択ゲート電極ＳＧｂと、これらを貫通し下端が接続された第１及び第２選択部半導体ピラーＳＰｂ１，ＳＰｂ２と、第４方向に延在する第３、第４配線ＬＬ３，ＬＬ４と、第４配線ＬＬ４は第２配線ＬＬ２に接続され、第３配線ＬＬ３の上に設けられ第３配線Ｌ３に接続された第５配線ＬＬ５と、を備える。 （もっと読む）