半導体装置の製造方法
【課題】ゲート電極に形成された研磨後のキャップ絶縁膜の厚さを容易に推定できる半導体装置の製造方法を提供する。
【解決手段】半導体装置形成領域に第1の導電膜よりなるゲート電極15、半導体装置非形成領域に絶縁膜形成部16、及び絶縁膜よりなり、ゲート電極の上面及び絶縁膜形成部の上面を覆うキャップ絶縁膜17を形成し、次いで、キャップ絶縁膜を覆う層間絶縁膜28を形成し、次いで、キャップ絶縁膜上に形成された層間絶縁膜にゲート電極の延在方向と交差する方向に延在する溝47を形成すると共に、溝の下方に位置する層間絶縁膜に不純物拡散層を露出するコンタクトホール22,23を形成し、次いで、溝及びコンタクトホールを埋め込む第2の導電膜51を形成し、次いで、CMP法により第2の導電膜を研磨することでコンタクトプラグを形成し、その後、絶縁膜形成部に形成されたキャップ絶縁膜の厚さを測定する。
【解決手段】半導体装置形成領域に第1の導電膜よりなるゲート電極15、半導体装置非形成領域に絶縁膜形成部16、及び絶縁膜よりなり、ゲート電極の上面及び絶縁膜形成部の上面を覆うキャップ絶縁膜17を形成し、次いで、キャップ絶縁膜を覆う層間絶縁膜28を形成し、次いで、キャップ絶縁膜上に形成された層間絶縁膜にゲート電極の延在方向と交差する方向に延在する溝47を形成すると共に、溝の下方に位置する層間絶縁膜に不純物拡散層を露出するコンタクトホール22,23を形成し、次いで、溝及びコンタクトホールを埋め込む第2の導電膜51を形成し、次いで、CMP法により第2の導電膜を研磨することでコンタクトプラグを形成し、その後、絶縁膜形成部に形成されたキャップ絶縁膜の厚さを測定する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、記憶動作が可能な半導体装置では、一般に選択素子と記憶素子の組合せで、メモリセルが構成されている。選択素子としては、MOS(Metal Oxide Semiconductor)トランジスタが用いられることが多い。
半導体装置がDRAM(Dynamic Random Access Memory)の場合、記憶素子としてはキャパシタが用いられる。また、半導体装置が相変化メモリであるPRAM(Phase change RAM)の場合、記憶素子としては電極により加熱される相変化材料が用いられる。
【0003】
図12及び図13は、MOSトランジスタを用いたメモリセルの概略のレイアウトの一例を示す平面図である。図12及び図13では、異なるレイヤー(層)に形成されたメモリセルの構成要素を同一平面上に図示している。図12及び図13において、Y方向は、ゲート電極204の延在方向を示しており、X方向はY方向と交差する方向を示している。また、図13において、図12に示すメモリセルと同一構成部分には同一符号を付す。
【0004】
図12に示すメモリセルには、半導体基板201上に素子分離領域202によって区画された複数の活性領域203が、所定の規則に従って配置されている。
メモリセルには、活性領域203と交差するように、Y方向に延在するゲート電極204が配置され、MOSトランジスタを構成している。ゲート電極204は、ワード線として機能する電極である。
ゲート電極204の側面204aには、絶縁膜(例えば、窒化シリコン膜)で構成されたサイドウォール206が設けられている。また、ゲート電極204(ワード線)と交差するように、X方向に湾曲しながら延在するビット線207が設けられている。ビット線207は、MOSトランジスタのソース/ドレイン領域の一方の領域と接続されている。
【0005】
図13に示すメモリセルには、MOSトランジスタのソース/ドレイン領域とビット線207及びその上層に配置される記憶素子(図示せず)を接続するために、コンタクトプラグ(図示せず)が設けられる。
従来、コンタクトホール211の形成位置に対応する絶縁膜(図示せず)上に、開口部を有したマスクパターンをフォトレジスト膜で形成し、SAC(Self Alignment Contact:自己整合コンタクト)プロセスを用いることで、ソース/ドレイン領域と接続するコンタクトプラグを形成していた(特許文献1参照)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2007−294618号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、近年の微細化の進展に伴い、SACプロセスで形成するコンタクトホール211のサイズ(ホール径)も縮小し、フォトリソグラフィ技術を用いてホールパターンを精度よく形成することが困難になりつつある。
そこで、上記ホールパターン形成の困難性を回避するには、ホールではなく、ライン形状(帯状)の開口部を有したマスクパターンを用いてコンタクトプラグの形成を行うことが考えられる。
【0008】
図14は、ライン状とされた開口部を有したホールパターン形成用フォトレジスト膜の一例を示す平面図である。図14において、図12に示す構造体と同一構成部分には同一符号を付す。なお、図14では、3つのコンタクトプラグ216のみ図示するが、実際には、コンタクトプラグ216が図示されていない他の活性領域203上にもそれぞれ3つのコンタクトプラグ216が形成されている。
図14を参照するに、フォトレジスト膜213は、活性領域203の長手方向に沿って延在するライン状のパターンであり、各活性領域203上に形成された開口部215を有する。開口部215は、活性領域203の長手方向に沿って形成されたライン状の溝である。
コンタクトプラグ216は、ゲート電極204(ワード線)及びフォトレジスト膜213で囲まれた領域に配置されている。
【0009】
コンタクトプラグ216は、以下の方法により形成する。まず始めに、コンタクトプラグ216が形成される絶縁膜(図示せず)上に開口部215を有したフォトレジスト膜213を形成する。次いで、フォトレジスト膜213をマスクとして、開口部215から露出された絶縁膜をエッチングで除去することで、コンタクトホールを形成する。
次いで、コンタクトホール内を、コンタクトプラグ216の材料となる導電膜を埋め込む。
その後、絶縁膜上に形成された導電膜、及び絶縁膜の上層部分をCMP(Chemical Mechanical Polishing)法にて研磨除去することで、コンタクトホール内にのみ導電膜を残存させることで、コンタクトプラグ216を形成する。
【0010】
ところで、上記コンタクトプラグ216の形成方法では、CMP法により研磨除去する絶縁膜の膜厚制御(研磨量の制御)が重要となる。研磨量が多すぎる場合には、下層に配置されたゲート電極204の上面が露出してしまい、ゲート電極204にダメージを与えるのみでなく、絶縁膜の上層に配置される配線層やコンタクトプラグ216によって隣接するゲート電極204間が短絡してしまう。
一方、研磨量が少なすぎる場合には、コンタクトプラグ216間に位置する絶縁膜上にコンタクトプラグ216の材料となる導電膜が残存するため、隣接するコンタクトプラグ216が電気的に接続されて、隣接するコンタクトプラグ216間が短絡してしまう。
【0011】
従って、CMP法を用いてコンタクトプラグ216を形成する場合には、光学式膜厚測定器を用いてCMP処理後の絶縁膜の膜厚(研磨後の絶縁膜の膜厚)を測定して、確認する必要がある。
しかしながら、ゲート電極204の幅は非常に狭いため、光学式膜厚測定器を用いて、ゲート電極204上に形成された研磨後の絶縁膜の厚さを直接測定することは困難であった。
【0012】
つまり、従来、上記ライン型SACプロセスでコンタクトプラグ216を形成する場合において、CMP処理後の絶縁膜の膜厚を精度よく測定する方法が存在していなかった。
このため、ゲート電極204上に形成された研磨後の絶縁膜の厚さ(研磨量)を正確に推定できないという問題があった。
【課題を解決するための手段】
【0013】
本発明の一観点によれば、半導体基板上に、第1の導電膜と、絶縁膜とを順次積層し、前記第1の導電膜及び前記絶縁膜をパターニングすることで、前記半導体基板の半導体装置形成領域に前記第1の導電膜よりなるゲート電極、前記半導体基板の半導体装置非形成領域に前記第1の導電膜よりなる絶縁膜形成部、及び前記絶縁膜よりなり、前記ゲート電極の上面及び前記絶縁膜形成部の上面を覆うキャップ絶縁膜を形成する工程と、前記キャップ絶縁膜を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記半導体装置形成領域及び前記半導体装置非形成領域に亘るように、前記ゲート電極の延在方向と交差する方向に延在する溝を形成すると共に、前記半導体装置形成領域内の前記溝の下方にコンタクトホールを形成する工程と、前記溝及び前記コンタクトホールを埋め込む第2の導電膜を形成する工程と、CMP(Chemical Mechanical Polishing)法により、前記キャップ絶縁膜が露出するまで前記第2の導電膜及び前記層間絶縁膜を研磨することで、前記コンタクトホールにコンタクトプラグを形成する工程と、前記コンタクトプラグを形成後、前記絶縁膜形成部上に形成された前記キャップ絶縁膜の厚さを測定する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0014】
本発明の半導体装置の製造方法によれば、半導体基板上に、第1の導電膜と、絶縁膜とを順次積層し、第1の導電膜及び絶縁膜をパターニングすることで、半導体基板の半導体装置形成領域に第1の導電膜よりなるゲート電極、半導体基板の半導体装置非形成領域に第1の導電膜よりなる絶縁膜形成部、及び絶縁膜よりなり、ゲート電極の上面及び絶縁膜形成部の上面を覆うキャップ絶縁膜を形成し、次いで、キャップ絶縁膜を覆う層間絶縁膜を形成し、次いで、層間絶縁膜に、半導体装置形成領域及び半導体装置非形成領域に亘るように、ゲート電極の延在方向と交差する方向に延在する溝を形成すると共に、半導体装置形成領域に形成された溝の下方にコンタクトホールを形成し、その後、溝及びコンタクトホールを埋め込む第2の導電膜を形成することにより、ゲート電極に形成されたキャップ絶縁膜上、及び絶縁膜形成部に形成されたキャップ絶縁膜上に同じ構造体(具体的には、溝が形成された層間絶縁膜及び溝を埋め込む第2の導電膜を備えた構造体)が形成される。
【0015】
これにより、CMP法により第2の導電膜及び層間絶縁膜を研磨する際、絶縁膜形成部の上方に形成された構造体は、ゲート電極の上方に形成された構造体と同じ速度で研磨が進行するため、ゲート電極に形成されたキャップ絶縁膜の上面と、絶縁膜形成部に形成されたキャップ絶縁膜の上面とが略同じタイミングで露出される。
このため、コンタクトプラグを形成後において、光学式膜厚測定器が膜厚を測定することが困難な狭い幅とされたゲート電極に形成されたキャップ絶縁膜の厚さ(残膜)と、光学式膜厚測定器による膜厚測定が可能な大きさとされた絶縁膜形成部に形成されたキャップ絶縁膜の厚さ(残膜)とが略等しくなる。
【0016】
よって、絶縁膜形成部に形成されたキャップ絶縁膜を、ゲート電極に形成されたキャップ絶縁膜の厚さ(残膜)をモニターするためのモニター膜として利用可能となる。
これにより、コンタクトプラグを形成後、絶縁膜形成部上に形成されたキャップ絶縁膜の厚さを測定することで、ゲート電極に形成されたキャップ絶縁膜の厚さ(残膜)を測定することなく、ゲート電極に形成されたキャップ絶縁膜の厚さ(残膜)を正確に推定できる。
【図面の簡単な説明】
【0017】
【図1】本発明の実施の形態に係る半導体装置及び絶縁膜形成部が複数形成された半導体基板の平面図である。
【図2】本発明の実施の形態に係る半導体装置に設けられたメモリセルの概略を示す平面図ある。
【図3】本発明の実施の形態に係る半導体装置及び絶縁膜形成部が複数形成された半導体基板の断面図であり、図3(a)は、図2に示す半導体装置のメモリセルのE−E線方向の断面図であり、図3(b)は、図2に示す半導体装置のメモリセルのF−F線方向の断面図である。図3(c)は、半導体基板のスクライブラインCに形成された構造体(絶縁膜形成部を含む構造体)の断面図である。
【図4】本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その1)である。図4(a)は、図3(a)に示す半導体装置の切断面に対応する断面図であり、図4(b)は、図3(b)に示す半導体装置の切断面に対応する断面図である。また、図4(c)は、図3(c)に示す構造体の切断面に対応する断面図である。
【図5】本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その2)である。図5(a)は、図3(a)に示す半導体装置の切断面に対応する断面図であり、図5(b)は、図3(b)に示す半導体装置の切断面に対応する断面図である。また、図5(c)は、図3(c)に示す構造体の切断面に対応する断面図である。
【図6】図5(a),(b)に示す構造体に形成されたフォトレジスト膜の形状及び形成位置を説明するための平面図である。
【図7】本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その3)である。図7(a)は、図3(a)に示す半導体装置の切断面に対応する断面図であり、図7(b)は、図3(b)に示す半導体装置の切断面に対応する断面図である。また、図7(c)は、図3(c)に示す構造体の切断面に対応する断面図である。
【図8】本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その4)である。図8(a)は、図3(a)に示す半導体装置の切断面に対応する断面図であり、図8(b)は、図3(b)に示す半導体装置の切断面に対応する断面図である。また、図8(c)は、図3(c)に示す構造体の切断面に対応する断面図である。
【図9】本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その5)である。図9(a)は、図3(a)に示す半導体装置の切断面に対応する断面図であり、図9(b)は、図3(b)に示す半導体装置の切断面に対応する断面図である。また、図9(c)は、図3(c)に示す構造体の切断面に対応する断面図である。
【図10】比較例に係る半導体装置の製造方法を説明するための断面図(その1)である。
【図11】比較例に係る半導体装置の製造方法を説明するための断面図(その2)である。
【図12】MOSトランジスタを用いたメモリセルの概略のレイアウトの一例を示す平面図(その1)である。
【図13】MOSトランジスタを用いたメモリセルの概略のレイアウトの一例を示す平面図(その2)である。
【図14】ライン状とされた開口部を有したホールパターン形成用フォトレジスト膜の一例を示す平面図である。
【発明を実施するための形態】
【0018】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0019】
(実施の形態)
図1は、本発明の実施の形態に係る半導体装置及び絶縁膜形成部が複数形成される半導体基板の平面図である。
図1を参照するに、半導体基板11は、本実施の形態の半導体装置10が形成される半導体装置形成領域Aと、半導体装置10が形成されない領域である半導体装置非形成領域Bとを有する。
半導体装置形成領域Aは、半導体装置10のメモリセルが形成されるメモリセル領域(図示せず)と、メモリセル領域を囲む周辺回路領域(図示せず)とを有する。メモリセル領域には、後述する図3(a),(b)に示す構造体(半導体装置10の一部)が形成される。
半導体装置非形成領域Bは、スクライブラインCと、スクライブラインCよりも外側に配置された領域Dとを有する。
スクライブラインCは、複数の半導体装置形成領域Aに形成された半導体装置10を個片化する際に切断される領域である。また、領域Dは、スクライブラインCの最外周よりも外側に配置された領域である。
半導体基板11としては、例えば、P型のシリコン基板を用いることができる。
【0020】
図2は、本発明の実施の形態に係る半導体装置に設けられたメモリセルの概略を示す平面図であり、図3は、本発明の実施の形態に係る半導体装置及び絶縁膜形成部が複数形成された半導体基板の断面図である。図3(a)は、図2に示す半導体装置10のメモリセルのE−E線方向の断面図であり、図3(b)は、図2に示す半導体装置10のメモリセルのF−F線方向の断面図である。図3(c)は、半導体基板のスクライブラインCに形成された構造体(絶縁膜形成部16を含む構造体)の断面図である。
図2において、Y方向はゲート電極15の延在方向を示しており、X方向はY方向と交差する方向を示している。また、図3において、Z方向は、コンタクトホール22,23の深さ方向を示している。
なお、本実施の形態では、半導体装置10としてDRAM(Dynamic Random Access Memory)を用いる場合を例に挙げて以下の説明を行う。また、実際には、半導体基板11には複数の半導体装置10が形成される。
【0021】
図2及び図3を参照するに、本発明の実施の形態に係る半導体装置10及び絶縁膜形成部16が複数形成された半導体基板11(具体的には、図3に示す構造体)は、素子分離領域12、ゲート絶縁膜14、ゲート電極15、キャップ絶縁膜17、サイドウォール膜21、コンタクトホール22,23、不純物拡散層25,26、コンタクトプラグ31,32、ビット線34、キャパシタ36、及びプレート電極37を有する半導体装置10と、半導体基板11と、半導体基板11のスクライブラインC上に形成された素子分離領域12、ゲート絶縁膜14、絶縁膜形成部16、キャップ絶縁膜17、サイドウォール膜21、及び層間絶縁膜28と、を有する。本実施の形態の半導体装置10には、ゲート絶縁膜14、ゲート電極15、及び不純物拡散層25,26により構成されたMOSトランジスタ35が設けられている。
【0022】
素子分離領域12は、半導体基板11に形成された溝(図示せず)を埋め込む絶縁膜により構成されており、活性領域13を区画している。素子分離領域12を構成する絶縁膜としては、例えば、酸化シリコン膜(SiO2膜)を用いることができる。
ゲート絶縁膜14は、半導体基板11の表面11a及び素子分離領域12上に設けられている。ゲート絶縁膜14としては、例えば、酸化シリコン膜(SiO2膜)を用いることができる。
【0023】
ゲート電極15は、半導体基板11のメモリセル領域に形成されたゲート絶縁膜14上に設けられている。ゲート電極15は、第1の導電膜41をパターニングすることで形成されている(後述する図4参照)。ゲート電極15の母材となる第1の導電膜41としては、例えば、N型又はP型の不純物を含有した多結晶シリコン膜、タングステン等の高融点金属膜、及びこれらの積層膜を用いることができる。
【0024】
絶縁膜形成部16は、半導体装置形成領域Aを囲むスクライブラインCに形成されたゲート絶縁膜14上に設けられている。つまり、絶縁膜形成部16は、半導体装置形成領域A内に形成されたゲート電極15から離間した位置に配置されている。絶縁膜形成部16は、半導体装置形成領域Aに形成された複数の半導体装置10を個片化する際、スクライブラインCと共に切断される部材である。
絶縁膜形成部16は、ゲート電極15の母材となる第1の導電膜41をパターニングすることで形成されている。したがって、絶縁膜形成部16は、ゲート電極15と同じ第1の導電膜41により構成され、ゲート電極15と同じ厚さとされている。
【0025】
絶縁膜形成部16の上面16aは、ゲート電極15上に形成されたキャップ絶縁膜17の残膜(コンタクトプラグ形成工程後のキャップ絶縁膜17の厚さ)をモニターするためのキャップ絶縁膜17を形成するための面である。
そのため、絶縁膜形成部16の上面16aは、絶縁膜形成部16上に形成されたキャップ絶縁膜17の厚さを光学式膜厚測定器(図示せず)で測定可能な大きさとされている。絶縁膜形成部16の形状は、例えば、矩形とすることができる。この場合、絶縁膜形成部16は、例えば、60μm□以上の大きさにすることができる。
【0026】
キャップ絶縁膜17は、ゲート電極15の上面15a及び絶縁膜形成部16の上面16aを覆うように設けられている。キャップ絶縁膜17は、SAC(Self Alignment Contact:自己整合コンタクト)によりコンタクトホール22,23を形成するときのエッチングにより、ゲート電極15の上部がエッチングされることを防止するための膜であると共に、コンタクトプラグ31,32の母材となる第2の導電膜51(後述する図8参照)をCMP(Chemical Mechanical Polishing)法により研磨して、第2の導電膜51よりなるコンタクトプラグ31,32を形成する際の研磨ストッパーとして機能する膜である。
【0027】
また、絶縁膜形成部16の上面16aに形成されたキャップ絶縁膜17は、コンタクトプラグ形成工程後(研磨後)に、ゲート電極15上に形成されたキャップ絶縁膜17の残膜(コンタクトプラグ形成工程後のキャップ絶縁膜17の厚さ)をモニターするため膜であり、後述する図9に示す工程において、膜厚(残膜)が測定される。
絶縁膜形成部16の上面16aに形成されたキャップ絶縁膜17は、絶縁膜形成部16と共に、ゲート電極15上に形成されたキャップ絶縁膜17の残膜(コンタクトプラグ形成工程後のキャップ絶縁膜17の厚さ)をモニターするための残膜モニターパターンとして機能する。
【0028】
上記キャップ絶縁膜17は、層間絶縁膜28とは異なるエッチングレートを有した膜で構成されている。層間絶縁膜28が酸化シリコン膜(SiO2膜)の場合、キャップ絶縁膜17としては、窒化シリコン膜(例えば、Si3N4膜)を用いることができる。
なお、上記絶縁膜形成部16、及び絶縁膜形成部16上に形成されたキャップ絶縁膜17は、スクライブラインCに形成されている。そのため、半導体基板11に形成された複数の半導体装置10を個片化する場合、絶縁膜形成部16、及び絶縁膜形成部16上に形成されたキャップ絶縁膜17は切断される。
【0029】
サイドウォール膜21は、ゲート電極15の側面15b、絶縁膜形成部16の側面、及びキャップ絶縁膜17の側面を覆うように設けられている。サイドウォール膜21は、コンタクトホール22,23を形成する際のエッチングからゲート電極15の側壁を保護すると共に、半導体基板11に不純物拡散層25,26を形成する際のマスクとなる。
サイドウォール膜21は、層間絶縁膜28とは異なるエッチングレートを有した膜で構成されている。層間絶縁膜28が酸化シリコン膜(SiO2膜)の場合、サイドウォール膜21としては、窒化シリコン膜(例えば、Si3N4膜)を用いることができる。
コンタクトホール22,23は、ゲート電極15の側面15bに設けられたサイドウォール膜21間に形成されている。コンタクトホール22,23は、SAC法により形成されたホールである。コンタクトホール22は、不純物拡散層25の上面を露出しており、コンタクトホール23は、不純物拡散層26の上面を露出している。
【0030】
不純物拡散層25は、コンタクトホール22の下方に位置する半導体基板11に形成されており、コンタクトプラグ31の下端と接触している。不純物拡散層26は、コンタクトホール23の下方に位置する半導体基板11に形成されている。不純物拡散層26は、隣り合う位置に設けられたゲート電極15に対して共通の不純物拡散層である。不純物拡散層26は、コンタクトプラグ32の下端と接触している。半導体基板11としてP型のシリコン基板を用いた場合、不純物拡散層25,26としては、N型の不純物拡散層を用いる。
層間絶縁膜28は、半導体基板11のスクライブラインCに形成されたゲート絶縁膜14上に設けられている。層間絶縁膜28としては、酸化シリコン膜(SiO2膜)を用いることができる。
【0031】
ビット線34は、図2に示すように、コンタクトプラグ31,32の上方にX方向に湾曲しながら延在するように設けられている。ビット線34は、コンタクトプラグ31を介して、不純物拡散層25と電気的に接続されている。
キャパシタ36は、下部電極38と、上部電極39と、下部電極38と上部電極39との間に配置された容量絶縁膜とを有する。下部電極38は、コンタクトプラグ32を介して、不純物拡散層26と電気的に接続されている。プレート電極37は、上部電極39と電気的に接続されている。
図3に示すように、図3に示す構造体の上面(キャップ絶縁膜17が露出された面)は、平坦な面とされている。これは、CMP装置により研磨を行ったためである。
【0032】
図4〜図9は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。図4(a)、図5(a)、図7(a)、図8(a)、及び図9(a)は、図3(a)に示す半導体装置10の切断面に対応する断面図であり、図4(b)、図5(b)、図7(b)、図8(b)、及び図9(b)は、図3(b)に示す半導体装置10の切断面に対応する断面図である。また、図4(c)、図5(c)、図7(c)、図8(c)、及び図9(c)は、図3(c)に示す構造体の切断面に対応する断面図である。
図6は、図5(a),(b)に示す構造体に形成されたフォトレジスト膜44の形状及び形成位置を説明するための平面図である。図6において、図5に示す構造体と同一構成部分には同一符号を付す。図4〜図9において、図3に示す構造体と同一構成部分には同一符号を付す。
【0033】
図4〜図9を参照して、本発明の実施の形態に係る半導体装置10の製造方法について説明する。
始めに、図4に示す工程では、半導体基板11としてP型のシリコン基板を準備し、次いで、半導体基板11に溝(図示せず)を形成し、該溝に絶縁膜(例えば、酸化シリコン膜(SiO2膜))を埋め込むことで(STI(Shallow Trench Isolation)法により)、素子分離領域12を形成する。
次いで、素子分離領域12の上面、及び半導体基板11の表面11aを覆うように、酸化シリコン膜を成膜することで、ゲート絶縁膜14を形成する。
【0034】
次いで、半導体基板上に第1の導電膜41と、絶縁膜42とを順次積層し、第1の導電膜41及び絶縁膜42をパターニングすることで、半導体装置形成領域Aに第1の導電膜41よりなるゲート電極15、及び半導体装置形成領域AであるスクライブラインCに第1の導電膜41よりなる絶縁膜形成部16を形成すると共に、絶縁膜42よりなりゲート電極15の上面15a及び絶縁膜形成部16の上面16aを覆うキャップ絶縁膜17を形成する。
【0035】
第1の導電膜41としては、例えば、N型又はP型の不純物を含有した多結晶シリコン膜、タングステン等の高融点金属膜、及びこれらの積層膜を用いることができる。
ゲート電極15は、半導体装置形成領域A(図1参照)内のメモリセル領域(図示せず)に配置されたゲート絶縁膜14上に形成する。ゲート電極15は、光学式膜厚測定器が膜厚を測定することが困難な狭い幅とされている。
絶縁膜形成部16は、半導体装置形成領域A内に形成されたゲート電極15から離間した位置に形成されている。絶縁膜形成部16は、半導体装置形成領域Aに形成された複数の半導体装置10を個片化する際、スクライブラインCと共に切断される部材である。
絶縁膜形成部16は、ゲート電極15の母材となる第1の導電膜41をパターニングすることで形成されている。したがって、絶縁膜形成部16は、ゲート電極15と同じ第1の導電膜41により構成され、ゲート電極15と同じ厚さとされている。
【0036】
絶縁膜形成部16の上面16aは、ゲート電極15上に形成されたキャップ絶縁膜17の残膜(コンタクトプラグ形成工程後のキャップ絶縁膜17の厚さ)をモニターするためのキャップ絶縁膜17を形成するための面である。
そのため、絶縁膜形成部16の上面16aは、絶縁膜形成部16上に形成されたキャップ絶縁膜17の厚さを光学式膜厚測定器(図示せず)で測定可能な大きさとされている。絶縁膜形成部16の形状は、例えば、矩形とすることができる。この場合、絶縁膜形成部16は、例えば、60μm□以上の大きさにすることができる。絶縁膜42としては、窒化シリコン膜(例えば、Si3N4膜)を用いることができる。
【0037】
次いで、キャップ絶縁膜17を構成する絶縁膜42と同じ種類の絶縁膜(窒化シリコン膜(例えば、Si3N4膜))を成膜し、該絶縁膜をエッチバックすることで、ゲート電極15の側面15b、絶縁膜形成部16の側面、及びキャップ絶縁膜17の側面を覆うサイドウォール膜21を形成する。このとき、サイドウォール膜21間に形成されたゲート絶縁膜14が露出されるように、サイドウォール膜21を形成する。
次いで、サイドウォール膜21をマスクとしたイオン注入法により、半導体基板11の表面11aにN型不純物を注入することで、不純物拡散層25,26を形成する。
これにより、ゲート絶縁膜14、ゲート電極15、及び不純物拡散層25,26により構成されたMOSトランジスタ35が形成される。
【0038】
次いで、キャップ絶縁膜17及びサイドウォール膜21を覆うように、キャップ絶縁膜17及びサイドウォール膜21とはエッチングレートの異なる膜で層間絶縁膜28を形成する。具体的には、キャップ絶縁膜17及びサイドウォール膜21として窒化シリコン膜(例えば、Si3N4膜)を用いる場合、層間絶縁膜28は、例えば、酸化シリコン膜(SiO2膜)やBPSG(Boro−phospho silicate glass)膜を成膜することで形成する。
【0039】
次いで、層間絶縁膜28の上面28aが平坦な面となるように、CMP法により、層間絶縁膜28の上面28a側を研磨する。
このように、層間絶縁膜28の上面28aを平坦な面にすることにより、層間絶縁膜28の上面28aに形成する溝状の開口部45を有したフォトレジスト膜44(図5及び図6参照)を精度良く露光することができる。これにより、開口部45の寸法精度を向上させることができる。
【0040】
次いで、図5に示す工程では、図5及び図6に示すように、層間絶縁膜28の上面28a全体(言い換えれば、半導体装置形成領域A及び半導体装置非形成領域Bに対応する層間絶縁膜28の上面28a)に、活性領域13の長手方向に延在し、溝状の開口部45を有したライン状のフォトレジスト膜44を形成する。溝状の開口部45は、活性領域13の長手方向に配置された複数の活性領域13の上方に形成する。
これにより、溝状の開口部45を有したフォトレジスト膜44は、キャップ絶縁膜17に形成された層間絶縁膜28の上面28aに形成される。
【0041】
次いで、図7に示す工程では、フォトレジスト膜44をマスクとする異方性エッチングにより、溝状の開口部45の下方に位置する層間絶縁膜28を選択的に除去することで、キャップ絶縁膜17上に形成された層間絶縁膜28に複数の溝47を形成すると共に、メモリセル領域に形成された溝47の下方に位置する層間絶縁膜28に、不純物拡散層25の上面を露出するコンタクトホール22、及び不純物拡散層26の上面を露出するコンタクトホール23を形成する。
これにより、キャップ絶縁膜17上に、同じ幅で、かつ同じ深さとされた溝47が所定の間隔で複数形成される。また、溝47は、キャップ絶縁膜17の上面17aを露出するように形成する。
【0042】
なお、上記異方性エッチングでは、キャップ絶縁膜17及びサイドウォール膜21を構成する窒化シリコン膜がエッチングされにくい条件を用いる。これにより、キャップ絶縁膜17及びサイドウォール膜21をエッチングのストッパー膜として機能させることができる。言い換えれば、SAC(Self Alignment Contact)法により、コンタクトホール22,23を形成することができる。
【0043】
次いで、図8に示す工程では、図7に示すフォトレジスト膜44を除去する、次いで、コンタクトホール22,23、及び溝47を埋め込む第2の導電膜51を成膜する。
これにより、ゲート電極15に形成されたキャップ絶縁膜17上、及び絶縁膜形成部16形成されたキャップ絶縁膜17上に、それぞれ同じ構造体(具体的には、複数の溝47が形成された層間絶縁膜28及び複数の溝47を埋め込む第2の導電膜51を有した構造体)が形成される。
第2の導電膜51は、例えば、CVD(Chemical Vapor Deposition)法により形成することができる。第2の導電膜51としては、例えば、P型或いはN型の不純物を含有した多結晶シリコン膜や、窒化チタン(TiN)膜等のバリア膜と、タングステン(W)膜とを順次成膜した積層膜等を用いることができる。
【0044】
次いで、図9に示す工程では、CMP法により、ゲート電極15に形成されたキャップ絶縁膜17、及び絶縁膜形成部16に形成されたキャップ絶縁膜17が露出するまで、図8に示す構造体の上面側から研磨を行うことで、コンタクトホール22にコンタクトプラグ31を形成すると共に、コンタクトホール23にコンタクトプラグ32を形成する。
先に説明したように、研磨前の段階において、ゲート電極15に形成されたキャップ絶縁膜17上、及び絶縁膜形成部16に形成されたキャップ絶縁膜17上には、それぞれ同じ構造体(具体的には、複数の溝47が形成された層間絶縁膜28及び複数の溝47を埋め込む第2の導電膜51)が形成されている。
【0045】
このため、図8に示す構造体を研磨した場合、絶縁膜形成部16の上方に形成された構造体は、ゲート電極15の上方に形成された構造体と同じ速度で研磨が進行し、ゲート電極15に形成されたキャップ絶縁膜17の上面17aと、絶縁膜形成部16に形成されたキャップ絶縁膜17の上面17aとが略同じタイミングで露出される。
これにより、光学式膜厚測定器が膜厚を測定することが困難なゲート電極15に形成されたキャップ絶縁膜17の厚さT2(残膜)と、光学式膜厚測定器による膜厚測定が可能な大きさとされた絶縁膜形成部16に形成されたキャップ絶縁膜17の厚さT3(残膜)とが略等しくなる。
【0046】
つまり、絶縁膜形成部16の上面16aに形成されたキャップ絶縁膜17を、ゲート電極15上に形成されたキャップ絶縁膜17の残膜(コンタクトプラグ形成工程後のキャップ絶縁膜17の厚さ)をモニターするための絶縁膜として用いることが可能となる。
よって、コンタクトプラグ形成工程後(研磨後)に、絶縁膜形成部16上に形成されたキャップ絶縁膜17の厚さT3を測定することで、ゲート電極15に形成されたキャップ絶縁膜17の厚さT2(=T3)を正確に推定できる。
【0047】
なお、上記第2の導電膜51の研磨は、半導体基板11面内の研磨ばらつきを考慮して行うため、一般的にはある程度のオーバー研磨を行う。
そのため、キャップ絶縁膜17,18も少し研磨されるため、研磨後のキャップ絶縁膜17の厚さT2,T3は、図8に示す研磨前のキャップ絶縁膜17の厚さT1よりも薄くなる。
【0048】
次いで、コンタクトプラグ31,32形成後(研磨後)に、光学式膜厚測定器を用いて、図9(c)に示すキャップ絶縁膜17(絶縁膜形成部16の上面16aに形成されたキャップ絶縁膜17)の厚さT3を測定する。
これにより、先に説明したように、キャップ絶縁膜17の厚さT3とキャップ絶縁膜17の厚さT2とは略等しいため、キャップ絶縁膜17の厚さT2を測定することなく、研磨後のキャップ絶縁膜17の厚さT2を正確に推定できる。また、研磨後のキャップ絶縁膜17の厚さT2(研磨量)を容易に管理することが可能となる。
上記光学式膜厚測定器としては、例えば、市販の分光エリプソメーターや反射分光膜厚測定器等を用いることができる。
【0049】
なお、キャップ絶縁膜17の厚さT3が所望の厚さよりも厚い場合(研磨量が不足している場合)には、追加の研磨を行い、その後、再度、キャップ絶縁膜17の厚さT3を測定する。これにより、半導体装置10の生産性を向上させることができる。
次いで、周知の手法により、他の層間絶縁膜(図示せず)、プラグ(図示せず)、配線(図示せず)、ビット線34、及びキャパシタ36等を形成する。
その後、図9に示す構造体のスクライブラインを切断して、半導体基板11に形成された複数の半導体装置10を個片化することで、本実施の形態の半導体装置10が複数製造される。
【0050】
本実施の形態の半導体装置の製造方法によれば、研磨前の段階において、ゲート電極15に形成されたキャップ絶縁膜17上、及び絶縁膜形成部16に形成されたキャップ絶縁膜17上には、それぞれ同じ構造体(具体的には、複数の溝47が形成された層間絶縁膜28及び複数の溝47を埋め込む第2の導電膜51)が形成されている。
このため、図8に示す構造体を研磨した場合、絶縁膜形成部16の上方に形成された構造体は、ゲート電極15の上方に形成された構造体と同じ速度で研磨が進行し、ゲート電極15に形成されたキャップ絶縁膜17の上面17aと、絶縁膜形成部16に形成されたキャップ絶縁膜17の上面17aとが略同じタイミングで露出される。
【0051】
これにより、光学式膜厚測定器が膜厚を測定することが困難なゲート電極15に形成されたキャップ絶縁膜17の厚さT2(残膜)と、光学式膜厚測定器による膜厚測定が可能な大きさとされた絶縁膜形成部16に形成されたキャップ絶縁膜17の厚さT3(残膜)とが略等しくなる。
つまり、絶縁膜形成部16の上面16aに形成されたキャップ絶縁膜17を、ゲート電極15上に形成されたキャップ絶縁膜17の残膜(コンタクトプラグ形成工程後のキャップ絶縁膜17の厚さ)をモニターするための絶縁膜として用いることが可能となる。
よって、コンタクトプラグ形成工程後(研磨後)に、絶縁膜形成部16上に形成されたキャップ絶縁膜17の厚さT3を測定することで、ゲート電極15に形成されたキャップ絶縁膜17の厚さT2(=T3)を正確に推定できる。
【0052】
(比較例)
図10及び図11は、比較例に係る半導体装置の製造方法を説明するための断面図である。図10は、図8に示す工程に対応する図であり、図11は、図9に示す工程に対応する図である。図10において、図8に示す構造体と同一構成部分には同一符号を付す。また、図11において、図9に示す構造体と同一構成部分には同一符号を付す。
図10(b),(c)に示すように、研磨前の段階において、図10(b)に示すキャップ絶縁膜17上には、複数の溝47を有した層間絶縁膜28及び複数の溝47を埋め込む第2の導電膜51が形成されているのに対して、図10(c)に示すキャップ絶縁膜17上には、溝47が形成されていない層間絶縁膜28及び層間絶縁膜28上に積層された第2の導電膜51が形成されている。
【0053】
つまり、比較例では、研磨前の段階において、図10(b)に示すキャップ絶縁膜17(ゲート電極15上に形成されたキャップ絶縁膜17)上に形成された構造体と、図10(c)に示すキャップ絶縁膜17(絶縁膜形成部16上に形成されたキャップ絶縁膜17)上に形成された構造体との構成(具体的には、溝47の有無)が異なる。
また、第2の導電膜51を研磨する際には、第2の導電膜51を研磨しやすく、酸化シリコン膜や窒化シリコン膜等の絶縁膜が研磨されにくい研磨液を用いる。
このため、図11に示すように、CMP法により、第2の導電膜51の研磨を行った場合、図11(b)に示すキャップ絶縁膜17上に形成された構造体の研磨の方が、図10(c)に示すキャップ絶縁膜17上に形成された構造体の研磨よりも速く進行してしまう。
つまり、図11(b)に示すキャップ絶縁膜17が、図11(c)に示すキャップ絶縁膜17よりも速く露出されてしまう。
【0054】
したがって、研磨後(コンタクトプラグ31,32形成後)において、絶縁膜形成部16上の絶縁膜(図11(c)の場合、キャップ絶縁膜17及び研磨された層間絶縁膜28)の厚さT4と、図11(b)に示すキャップ絶縁膜17の厚さT2との間に大きな差が生じてしまう。
言い換えれば、図11(c)に示す絶縁膜形成部16、及び絶縁膜形成部16上に形成されたキャップ絶縁膜17を、ゲート電極15上に形成されたキャップ絶縁膜17の残膜モニターパターンとして利用することはできない。
つまり、比較例の構造の場合、研磨後に絶縁膜形成部16上の絶縁膜の厚さT4を測定したとしてもゲート電極15に形成された研磨後のキャップ絶縁膜17の厚さを正確に推定できない。
【0055】
以上、本発明の好ましい実施の形態について詳述したが、本発明は上記実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、本実施の形態では、絶縁膜形成部16をスクライブラインCに形成する場合を例に挙げて説明したが、絶縁膜形成部16を図1に示す領域Dに形成してもよい。この場合、スクライブラインCの近傍、かつ半導体基板11の外周縁からできるだけ離れた位置に配置するとよい。これにより、キャップ絶縁膜17の厚さT2とキャップ絶縁膜17の厚さT3との差を小さくすることができる。
また、本実施の形態の半導体装置10では、MOSトランジスタ35として、プレーナー型のトランジスタを例に挙げて説明したが、半導体基板11に溝を形成し、ゲート絶縁膜を介して該溝にゲート電極が埋め込まれ、その一部が半導体基板11の表面11aから突出した構成とされたトランジスタを備えた半導体装置にも適用可能である。
【産業上の利用可能性】
【0056】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【0057】
10…半導体装置、11…半導体基板、11a…表面、12…素子分離領域、13…活性領域、14…ゲート絶縁膜、15…ゲート電極、15a,16a,17a,18a,28a…上面、15b…側面、16…絶縁膜形成部、17…キャップ絶縁膜、21…サイドウォール膜、22,23…コンタクトホール、25,26…不純物拡散層、28…層間絶縁膜、31,32…コンタクトプラグ、34…ビット線、35…MOSトランジスタ、36…キャパシタ、37…プレート電極、38…下部電極、39…上部電極、41…第1の導電膜、42…絶縁膜、44…フォトレジスト膜、45…開口部、47…溝、51…第2の導電膜、A…半導体装置形成領域、B…半導体装置非形成領域、C…スクライブライン、D…領域、T1,T2,T3,T4…厚さ
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、記憶動作が可能な半導体装置では、一般に選択素子と記憶素子の組合せで、メモリセルが構成されている。選択素子としては、MOS(Metal Oxide Semiconductor)トランジスタが用いられることが多い。
半導体装置がDRAM(Dynamic Random Access Memory)の場合、記憶素子としてはキャパシタが用いられる。また、半導体装置が相変化メモリであるPRAM(Phase change RAM)の場合、記憶素子としては電極により加熱される相変化材料が用いられる。
【0003】
図12及び図13は、MOSトランジスタを用いたメモリセルの概略のレイアウトの一例を示す平面図である。図12及び図13では、異なるレイヤー(層)に形成されたメモリセルの構成要素を同一平面上に図示している。図12及び図13において、Y方向は、ゲート電極204の延在方向を示しており、X方向はY方向と交差する方向を示している。また、図13において、図12に示すメモリセルと同一構成部分には同一符号を付す。
【0004】
図12に示すメモリセルには、半導体基板201上に素子分離領域202によって区画された複数の活性領域203が、所定の規則に従って配置されている。
メモリセルには、活性領域203と交差するように、Y方向に延在するゲート電極204が配置され、MOSトランジスタを構成している。ゲート電極204は、ワード線として機能する電極である。
ゲート電極204の側面204aには、絶縁膜(例えば、窒化シリコン膜)で構成されたサイドウォール206が設けられている。また、ゲート電極204(ワード線)と交差するように、X方向に湾曲しながら延在するビット線207が設けられている。ビット線207は、MOSトランジスタのソース/ドレイン領域の一方の領域と接続されている。
【0005】
図13に示すメモリセルには、MOSトランジスタのソース/ドレイン領域とビット線207及びその上層に配置される記憶素子(図示せず)を接続するために、コンタクトプラグ(図示せず)が設けられる。
従来、コンタクトホール211の形成位置に対応する絶縁膜(図示せず)上に、開口部を有したマスクパターンをフォトレジスト膜で形成し、SAC(Self Alignment Contact:自己整合コンタクト)プロセスを用いることで、ソース/ドレイン領域と接続するコンタクトプラグを形成していた(特許文献1参照)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2007−294618号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、近年の微細化の進展に伴い、SACプロセスで形成するコンタクトホール211のサイズ(ホール径)も縮小し、フォトリソグラフィ技術を用いてホールパターンを精度よく形成することが困難になりつつある。
そこで、上記ホールパターン形成の困難性を回避するには、ホールではなく、ライン形状(帯状)の開口部を有したマスクパターンを用いてコンタクトプラグの形成を行うことが考えられる。
【0008】
図14は、ライン状とされた開口部を有したホールパターン形成用フォトレジスト膜の一例を示す平面図である。図14において、図12に示す構造体と同一構成部分には同一符号を付す。なお、図14では、3つのコンタクトプラグ216のみ図示するが、実際には、コンタクトプラグ216が図示されていない他の活性領域203上にもそれぞれ3つのコンタクトプラグ216が形成されている。
図14を参照するに、フォトレジスト膜213は、活性領域203の長手方向に沿って延在するライン状のパターンであり、各活性領域203上に形成された開口部215を有する。開口部215は、活性領域203の長手方向に沿って形成されたライン状の溝である。
コンタクトプラグ216は、ゲート電極204(ワード線)及びフォトレジスト膜213で囲まれた領域に配置されている。
【0009】
コンタクトプラグ216は、以下の方法により形成する。まず始めに、コンタクトプラグ216が形成される絶縁膜(図示せず)上に開口部215を有したフォトレジスト膜213を形成する。次いで、フォトレジスト膜213をマスクとして、開口部215から露出された絶縁膜をエッチングで除去することで、コンタクトホールを形成する。
次いで、コンタクトホール内を、コンタクトプラグ216の材料となる導電膜を埋め込む。
その後、絶縁膜上に形成された導電膜、及び絶縁膜の上層部分をCMP(Chemical Mechanical Polishing)法にて研磨除去することで、コンタクトホール内にのみ導電膜を残存させることで、コンタクトプラグ216を形成する。
【0010】
ところで、上記コンタクトプラグ216の形成方法では、CMP法により研磨除去する絶縁膜の膜厚制御(研磨量の制御)が重要となる。研磨量が多すぎる場合には、下層に配置されたゲート電極204の上面が露出してしまい、ゲート電極204にダメージを与えるのみでなく、絶縁膜の上層に配置される配線層やコンタクトプラグ216によって隣接するゲート電極204間が短絡してしまう。
一方、研磨量が少なすぎる場合には、コンタクトプラグ216間に位置する絶縁膜上にコンタクトプラグ216の材料となる導電膜が残存するため、隣接するコンタクトプラグ216が電気的に接続されて、隣接するコンタクトプラグ216間が短絡してしまう。
【0011】
従って、CMP法を用いてコンタクトプラグ216を形成する場合には、光学式膜厚測定器を用いてCMP処理後の絶縁膜の膜厚(研磨後の絶縁膜の膜厚)を測定して、確認する必要がある。
しかしながら、ゲート電極204の幅は非常に狭いため、光学式膜厚測定器を用いて、ゲート電極204上に形成された研磨後の絶縁膜の厚さを直接測定することは困難であった。
【0012】
つまり、従来、上記ライン型SACプロセスでコンタクトプラグ216を形成する場合において、CMP処理後の絶縁膜の膜厚を精度よく測定する方法が存在していなかった。
このため、ゲート電極204上に形成された研磨後の絶縁膜の厚さ(研磨量)を正確に推定できないという問題があった。
【課題を解決するための手段】
【0013】
本発明の一観点によれば、半導体基板上に、第1の導電膜と、絶縁膜とを順次積層し、前記第1の導電膜及び前記絶縁膜をパターニングすることで、前記半導体基板の半導体装置形成領域に前記第1の導電膜よりなるゲート電極、前記半導体基板の半導体装置非形成領域に前記第1の導電膜よりなる絶縁膜形成部、及び前記絶縁膜よりなり、前記ゲート電極の上面及び前記絶縁膜形成部の上面を覆うキャップ絶縁膜を形成する工程と、前記キャップ絶縁膜を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記半導体装置形成領域及び前記半導体装置非形成領域に亘るように、前記ゲート電極の延在方向と交差する方向に延在する溝を形成すると共に、前記半導体装置形成領域内の前記溝の下方にコンタクトホールを形成する工程と、前記溝及び前記コンタクトホールを埋め込む第2の導電膜を形成する工程と、CMP(Chemical Mechanical Polishing)法により、前記キャップ絶縁膜が露出するまで前記第2の導電膜及び前記層間絶縁膜を研磨することで、前記コンタクトホールにコンタクトプラグを形成する工程と、前記コンタクトプラグを形成後、前記絶縁膜形成部上に形成された前記キャップ絶縁膜の厚さを測定する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0014】
本発明の半導体装置の製造方法によれば、半導体基板上に、第1の導電膜と、絶縁膜とを順次積層し、第1の導電膜及び絶縁膜をパターニングすることで、半導体基板の半導体装置形成領域に第1の導電膜よりなるゲート電極、半導体基板の半導体装置非形成領域に第1の導電膜よりなる絶縁膜形成部、及び絶縁膜よりなり、ゲート電極の上面及び絶縁膜形成部の上面を覆うキャップ絶縁膜を形成し、次いで、キャップ絶縁膜を覆う層間絶縁膜を形成し、次いで、層間絶縁膜に、半導体装置形成領域及び半導体装置非形成領域に亘るように、ゲート電極の延在方向と交差する方向に延在する溝を形成すると共に、半導体装置形成領域に形成された溝の下方にコンタクトホールを形成し、その後、溝及びコンタクトホールを埋め込む第2の導電膜を形成することにより、ゲート電極に形成されたキャップ絶縁膜上、及び絶縁膜形成部に形成されたキャップ絶縁膜上に同じ構造体(具体的には、溝が形成された層間絶縁膜及び溝を埋め込む第2の導電膜を備えた構造体)が形成される。
【0015】
これにより、CMP法により第2の導電膜及び層間絶縁膜を研磨する際、絶縁膜形成部の上方に形成された構造体は、ゲート電極の上方に形成された構造体と同じ速度で研磨が進行するため、ゲート電極に形成されたキャップ絶縁膜の上面と、絶縁膜形成部に形成されたキャップ絶縁膜の上面とが略同じタイミングで露出される。
このため、コンタクトプラグを形成後において、光学式膜厚測定器が膜厚を測定することが困難な狭い幅とされたゲート電極に形成されたキャップ絶縁膜の厚さ(残膜)と、光学式膜厚測定器による膜厚測定が可能な大きさとされた絶縁膜形成部に形成されたキャップ絶縁膜の厚さ(残膜)とが略等しくなる。
【0016】
よって、絶縁膜形成部に形成されたキャップ絶縁膜を、ゲート電極に形成されたキャップ絶縁膜の厚さ(残膜)をモニターするためのモニター膜として利用可能となる。
これにより、コンタクトプラグを形成後、絶縁膜形成部上に形成されたキャップ絶縁膜の厚さを測定することで、ゲート電極に形成されたキャップ絶縁膜の厚さ(残膜)を測定することなく、ゲート電極に形成されたキャップ絶縁膜の厚さ(残膜)を正確に推定できる。
【図面の簡単な説明】
【0017】
【図1】本発明の実施の形態に係る半導体装置及び絶縁膜形成部が複数形成された半導体基板の平面図である。
【図2】本発明の実施の形態に係る半導体装置に設けられたメモリセルの概略を示す平面図ある。
【図3】本発明の実施の形態に係る半導体装置及び絶縁膜形成部が複数形成された半導体基板の断面図であり、図3(a)は、図2に示す半導体装置のメモリセルのE−E線方向の断面図であり、図3(b)は、図2に示す半導体装置のメモリセルのF−F線方向の断面図である。図3(c)は、半導体基板のスクライブラインCに形成された構造体(絶縁膜形成部を含む構造体)の断面図である。
【図4】本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その1)である。図4(a)は、図3(a)に示す半導体装置の切断面に対応する断面図であり、図4(b)は、図3(b)に示す半導体装置の切断面に対応する断面図である。また、図4(c)は、図3(c)に示す構造体の切断面に対応する断面図である。
【図5】本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その2)である。図5(a)は、図3(a)に示す半導体装置の切断面に対応する断面図であり、図5(b)は、図3(b)に示す半導体装置の切断面に対応する断面図である。また、図5(c)は、図3(c)に示す構造体の切断面に対応する断面図である。
【図6】図5(a),(b)に示す構造体に形成されたフォトレジスト膜の形状及び形成位置を説明するための平面図である。
【図7】本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その3)である。図7(a)は、図3(a)に示す半導体装置の切断面に対応する断面図であり、図7(b)は、図3(b)に示す半導体装置の切断面に対応する断面図である。また、図7(c)は、図3(c)に示す構造体の切断面に対応する断面図である。
【図8】本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その4)である。図8(a)は、図3(a)に示す半導体装置の切断面に対応する断面図であり、図8(b)は、図3(b)に示す半導体装置の切断面に対応する断面図である。また、図8(c)は、図3(c)に示す構造体の切断面に対応する断面図である。
【図9】本発明の実施の形態に係る半導体装置の製造工程を示す断面図(その5)である。図9(a)は、図3(a)に示す半導体装置の切断面に対応する断面図であり、図9(b)は、図3(b)に示す半導体装置の切断面に対応する断面図である。また、図9(c)は、図3(c)に示す構造体の切断面に対応する断面図である。
【図10】比較例に係る半導体装置の製造方法を説明するための断面図(その1)である。
【図11】比較例に係る半導体装置の製造方法を説明するための断面図(その2)である。
【図12】MOSトランジスタを用いたメモリセルの概略のレイアウトの一例を示す平面図(その1)である。
【図13】MOSトランジスタを用いたメモリセルの概略のレイアウトの一例を示す平面図(その2)である。
【図14】ライン状とされた開口部を有したホールパターン形成用フォトレジスト膜の一例を示す平面図である。
【発明を実施するための形態】
【0018】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0019】
(実施の形態)
図1は、本発明の実施の形態に係る半導体装置及び絶縁膜形成部が複数形成される半導体基板の平面図である。
図1を参照するに、半導体基板11は、本実施の形態の半導体装置10が形成される半導体装置形成領域Aと、半導体装置10が形成されない領域である半導体装置非形成領域Bとを有する。
半導体装置形成領域Aは、半導体装置10のメモリセルが形成されるメモリセル領域(図示せず)と、メモリセル領域を囲む周辺回路領域(図示せず)とを有する。メモリセル領域には、後述する図3(a),(b)に示す構造体(半導体装置10の一部)が形成される。
半導体装置非形成領域Bは、スクライブラインCと、スクライブラインCよりも外側に配置された領域Dとを有する。
スクライブラインCは、複数の半導体装置形成領域Aに形成された半導体装置10を個片化する際に切断される領域である。また、領域Dは、スクライブラインCの最外周よりも外側に配置された領域である。
半導体基板11としては、例えば、P型のシリコン基板を用いることができる。
【0020】
図2は、本発明の実施の形態に係る半導体装置に設けられたメモリセルの概略を示す平面図であり、図3は、本発明の実施の形態に係る半導体装置及び絶縁膜形成部が複数形成された半導体基板の断面図である。図3(a)は、図2に示す半導体装置10のメモリセルのE−E線方向の断面図であり、図3(b)は、図2に示す半導体装置10のメモリセルのF−F線方向の断面図である。図3(c)は、半導体基板のスクライブラインCに形成された構造体(絶縁膜形成部16を含む構造体)の断面図である。
図2において、Y方向はゲート電極15の延在方向を示しており、X方向はY方向と交差する方向を示している。また、図3において、Z方向は、コンタクトホール22,23の深さ方向を示している。
なお、本実施の形態では、半導体装置10としてDRAM(Dynamic Random Access Memory)を用いる場合を例に挙げて以下の説明を行う。また、実際には、半導体基板11には複数の半導体装置10が形成される。
【0021】
図2及び図3を参照するに、本発明の実施の形態に係る半導体装置10及び絶縁膜形成部16が複数形成された半導体基板11(具体的には、図3に示す構造体)は、素子分離領域12、ゲート絶縁膜14、ゲート電極15、キャップ絶縁膜17、サイドウォール膜21、コンタクトホール22,23、不純物拡散層25,26、コンタクトプラグ31,32、ビット線34、キャパシタ36、及びプレート電極37を有する半導体装置10と、半導体基板11と、半導体基板11のスクライブラインC上に形成された素子分離領域12、ゲート絶縁膜14、絶縁膜形成部16、キャップ絶縁膜17、サイドウォール膜21、及び層間絶縁膜28と、を有する。本実施の形態の半導体装置10には、ゲート絶縁膜14、ゲート電極15、及び不純物拡散層25,26により構成されたMOSトランジスタ35が設けられている。
【0022】
素子分離領域12は、半導体基板11に形成された溝(図示せず)を埋め込む絶縁膜により構成されており、活性領域13を区画している。素子分離領域12を構成する絶縁膜としては、例えば、酸化シリコン膜(SiO2膜)を用いることができる。
ゲート絶縁膜14は、半導体基板11の表面11a及び素子分離領域12上に設けられている。ゲート絶縁膜14としては、例えば、酸化シリコン膜(SiO2膜)を用いることができる。
【0023】
ゲート電極15は、半導体基板11のメモリセル領域に形成されたゲート絶縁膜14上に設けられている。ゲート電極15は、第1の導電膜41をパターニングすることで形成されている(後述する図4参照)。ゲート電極15の母材となる第1の導電膜41としては、例えば、N型又はP型の不純物を含有した多結晶シリコン膜、タングステン等の高融点金属膜、及びこれらの積層膜を用いることができる。
【0024】
絶縁膜形成部16は、半導体装置形成領域Aを囲むスクライブラインCに形成されたゲート絶縁膜14上に設けられている。つまり、絶縁膜形成部16は、半導体装置形成領域A内に形成されたゲート電極15から離間した位置に配置されている。絶縁膜形成部16は、半導体装置形成領域Aに形成された複数の半導体装置10を個片化する際、スクライブラインCと共に切断される部材である。
絶縁膜形成部16は、ゲート電極15の母材となる第1の導電膜41をパターニングすることで形成されている。したがって、絶縁膜形成部16は、ゲート電極15と同じ第1の導電膜41により構成され、ゲート電極15と同じ厚さとされている。
【0025】
絶縁膜形成部16の上面16aは、ゲート電極15上に形成されたキャップ絶縁膜17の残膜(コンタクトプラグ形成工程後のキャップ絶縁膜17の厚さ)をモニターするためのキャップ絶縁膜17を形成するための面である。
そのため、絶縁膜形成部16の上面16aは、絶縁膜形成部16上に形成されたキャップ絶縁膜17の厚さを光学式膜厚測定器(図示せず)で測定可能な大きさとされている。絶縁膜形成部16の形状は、例えば、矩形とすることができる。この場合、絶縁膜形成部16は、例えば、60μm□以上の大きさにすることができる。
【0026】
キャップ絶縁膜17は、ゲート電極15の上面15a及び絶縁膜形成部16の上面16aを覆うように設けられている。キャップ絶縁膜17は、SAC(Self Alignment Contact:自己整合コンタクト)によりコンタクトホール22,23を形成するときのエッチングにより、ゲート電極15の上部がエッチングされることを防止するための膜であると共に、コンタクトプラグ31,32の母材となる第2の導電膜51(後述する図8参照)をCMP(Chemical Mechanical Polishing)法により研磨して、第2の導電膜51よりなるコンタクトプラグ31,32を形成する際の研磨ストッパーとして機能する膜である。
【0027】
また、絶縁膜形成部16の上面16aに形成されたキャップ絶縁膜17は、コンタクトプラグ形成工程後(研磨後)に、ゲート電極15上に形成されたキャップ絶縁膜17の残膜(コンタクトプラグ形成工程後のキャップ絶縁膜17の厚さ)をモニターするため膜であり、後述する図9に示す工程において、膜厚(残膜)が測定される。
絶縁膜形成部16の上面16aに形成されたキャップ絶縁膜17は、絶縁膜形成部16と共に、ゲート電極15上に形成されたキャップ絶縁膜17の残膜(コンタクトプラグ形成工程後のキャップ絶縁膜17の厚さ)をモニターするための残膜モニターパターンとして機能する。
【0028】
上記キャップ絶縁膜17は、層間絶縁膜28とは異なるエッチングレートを有した膜で構成されている。層間絶縁膜28が酸化シリコン膜(SiO2膜)の場合、キャップ絶縁膜17としては、窒化シリコン膜(例えば、Si3N4膜)を用いることができる。
なお、上記絶縁膜形成部16、及び絶縁膜形成部16上に形成されたキャップ絶縁膜17は、スクライブラインCに形成されている。そのため、半導体基板11に形成された複数の半導体装置10を個片化する場合、絶縁膜形成部16、及び絶縁膜形成部16上に形成されたキャップ絶縁膜17は切断される。
【0029】
サイドウォール膜21は、ゲート電極15の側面15b、絶縁膜形成部16の側面、及びキャップ絶縁膜17の側面を覆うように設けられている。サイドウォール膜21は、コンタクトホール22,23を形成する際のエッチングからゲート電極15の側壁を保護すると共に、半導体基板11に不純物拡散層25,26を形成する際のマスクとなる。
サイドウォール膜21は、層間絶縁膜28とは異なるエッチングレートを有した膜で構成されている。層間絶縁膜28が酸化シリコン膜(SiO2膜)の場合、サイドウォール膜21としては、窒化シリコン膜(例えば、Si3N4膜)を用いることができる。
コンタクトホール22,23は、ゲート電極15の側面15bに設けられたサイドウォール膜21間に形成されている。コンタクトホール22,23は、SAC法により形成されたホールである。コンタクトホール22は、不純物拡散層25の上面を露出しており、コンタクトホール23は、不純物拡散層26の上面を露出している。
【0030】
不純物拡散層25は、コンタクトホール22の下方に位置する半導体基板11に形成されており、コンタクトプラグ31の下端と接触している。不純物拡散層26は、コンタクトホール23の下方に位置する半導体基板11に形成されている。不純物拡散層26は、隣り合う位置に設けられたゲート電極15に対して共通の不純物拡散層である。不純物拡散層26は、コンタクトプラグ32の下端と接触している。半導体基板11としてP型のシリコン基板を用いた場合、不純物拡散層25,26としては、N型の不純物拡散層を用いる。
層間絶縁膜28は、半導体基板11のスクライブラインCに形成されたゲート絶縁膜14上に設けられている。層間絶縁膜28としては、酸化シリコン膜(SiO2膜)を用いることができる。
【0031】
ビット線34は、図2に示すように、コンタクトプラグ31,32の上方にX方向に湾曲しながら延在するように設けられている。ビット線34は、コンタクトプラグ31を介して、不純物拡散層25と電気的に接続されている。
キャパシタ36は、下部電極38と、上部電極39と、下部電極38と上部電極39との間に配置された容量絶縁膜とを有する。下部電極38は、コンタクトプラグ32を介して、不純物拡散層26と電気的に接続されている。プレート電極37は、上部電極39と電気的に接続されている。
図3に示すように、図3に示す構造体の上面(キャップ絶縁膜17が露出された面)は、平坦な面とされている。これは、CMP装置により研磨を行ったためである。
【0032】
図4〜図9は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。図4(a)、図5(a)、図7(a)、図8(a)、及び図9(a)は、図3(a)に示す半導体装置10の切断面に対応する断面図であり、図4(b)、図5(b)、図7(b)、図8(b)、及び図9(b)は、図3(b)に示す半導体装置10の切断面に対応する断面図である。また、図4(c)、図5(c)、図7(c)、図8(c)、及び図9(c)は、図3(c)に示す構造体の切断面に対応する断面図である。
図6は、図5(a),(b)に示す構造体に形成されたフォトレジスト膜44の形状及び形成位置を説明するための平面図である。図6において、図5に示す構造体と同一構成部分には同一符号を付す。図4〜図9において、図3に示す構造体と同一構成部分には同一符号を付す。
【0033】
図4〜図9を参照して、本発明の実施の形態に係る半導体装置10の製造方法について説明する。
始めに、図4に示す工程では、半導体基板11としてP型のシリコン基板を準備し、次いで、半導体基板11に溝(図示せず)を形成し、該溝に絶縁膜(例えば、酸化シリコン膜(SiO2膜))を埋め込むことで(STI(Shallow Trench Isolation)法により)、素子分離領域12を形成する。
次いで、素子分離領域12の上面、及び半導体基板11の表面11aを覆うように、酸化シリコン膜を成膜することで、ゲート絶縁膜14を形成する。
【0034】
次いで、半導体基板上に第1の導電膜41と、絶縁膜42とを順次積層し、第1の導電膜41及び絶縁膜42をパターニングすることで、半導体装置形成領域Aに第1の導電膜41よりなるゲート電極15、及び半導体装置形成領域AであるスクライブラインCに第1の導電膜41よりなる絶縁膜形成部16を形成すると共に、絶縁膜42よりなりゲート電極15の上面15a及び絶縁膜形成部16の上面16aを覆うキャップ絶縁膜17を形成する。
【0035】
第1の導電膜41としては、例えば、N型又はP型の不純物を含有した多結晶シリコン膜、タングステン等の高融点金属膜、及びこれらの積層膜を用いることができる。
ゲート電極15は、半導体装置形成領域A(図1参照)内のメモリセル領域(図示せず)に配置されたゲート絶縁膜14上に形成する。ゲート電極15は、光学式膜厚測定器が膜厚を測定することが困難な狭い幅とされている。
絶縁膜形成部16は、半導体装置形成領域A内に形成されたゲート電極15から離間した位置に形成されている。絶縁膜形成部16は、半導体装置形成領域Aに形成された複数の半導体装置10を個片化する際、スクライブラインCと共に切断される部材である。
絶縁膜形成部16は、ゲート電極15の母材となる第1の導電膜41をパターニングすることで形成されている。したがって、絶縁膜形成部16は、ゲート電極15と同じ第1の導電膜41により構成され、ゲート電極15と同じ厚さとされている。
【0036】
絶縁膜形成部16の上面16aは、ゲート電極15上に形成されたキャップ絶縁膜17の残膜(コンタクトプラグ形成工程後のキャップ絶縁膜17の厚さ)をモニターするためのキャップ絶縁膜17を形成するための面である。
そのため、絶縁膜形成部16の上面16aは、絶縁膜形成部16上に形成されたキャップ絶縁膜17の厚さを光学式膜厚測定器(図示せず)で測定可能な大きさとされている。絶縁膜形成部16の形状は、例えば、矩形とすることができる。この場合、絶縁膜形成部16は、例えば、60μm□以上の大きさにすることができる。絶縁膜42としては、窒化シリコン膜(例えば、Si3N4膜)を用いることができる。
【0037】
次いで、キャップ絶縁膜17を構成する絶縁膜42と同じ種類の絶縁膜(窒化シリコン膜(例えば、Si3N4膜))を成膜し、該絶縁膜をエッチバックすることで、ゲート電極15の側面15b、絶縁膜形成部16の側面、及びキャップ絶縁膜17の側面を覆うサイドウォール膜21を形成する。このとき、サイドウォール膜21間に形成されたゲート絶縁膜14が露出されるように、サイドウォール膜21を形成する。
次いで、サイドウォール膜21をマスクとしたイオン注入法により、半導体基板11の表面11aにN型不純物を注入することで、不純物拡散層25,26を形成する。
これにより、ゲート絶縁膜14、ゲート電極15、及び不純物拡散層25,26により構成されたMOSトランジスタ35が形成される。
【0038】
次いで、キャップ絶縁膜17及びサイドウォール膜21を覆うように、キャップ絶縁膜17及びサイドウォール膜21とはエッチングレートの異なる膜で層間絶縁膜28を形成する。具体的には、キャップ絶縁膜17及びサイドウォール膜21として窒化シリコン膜(例えば、Si3N4膜)を用いる場合、層間絶縁膜28は、例えば、酸化シリコン膜(SiO2膜)やBPSG(Boro−phospho silicate glass)膜を成膜することで形成する。
【0039】
次いで、層間絶縁膜28の上面28aが平坦な面となるように、CMP法により、層間絶縁膜28の上面28a側を研磨する。
このように、層間絶縁膜28の上面28aを平坦な面にすることにより、層間絶縁膜28の上面28aに形成する溝状の開口部45を有したフォトレジスト膜44(図5及び図6参照)を精度良く露光することができる。これにより、開口部45の寸法精度を向上させることができる。
【0040】
次いで、図5に示す工程では、図5及び図6に示すように、層間絶縁膜28の上面28a全体(言い換えれば、半導体装置形成領域A及び半導体装置非形成領域Bに対応する層間絶縁膜28の上面28a)に、活性領域13の長手方向に延在し、溝状の開口部45を有したライン状のフォトレジスト膜44を形成する。溝状の開口部45は、活性領域13の長手方向に配置された複数の活性領域13の上方に形成する。
これにより、溝状の開口部45を有したフォトレジスト膜44は、キャップ絶縁膜17に形成された層間絶縁膜28の上面28aに形成される。
【0041】
次いで、図7に示す工程では、フォトレジスト膜44をマスクとする異方性エッチングにより、溝状の開口部45の下方に位置する層間絶縁膜28を選択的に除去することで、キャップ絶縁膜17上に形成された層間絶縁膜28に複数の溝47を形成すると共に、メモリセル領域に形成された溝47の下方に位置する層間絶縁膜28に、不純物拡散層25の上面を露出するコンタクトホール22、及び不純物拡散層26の上面を露出するコンタクトホール23を形成する。
これにより、キャップ絶縁膜17上に、同じ幅で、かつ同じ深さとされた溝47が所定の間隔で複数形成される。また、溝47は、キャップ絶縁膜17の上面17aを露出するように形成する。
【0042】
なお、上記異方性エッチングでは、キャップ絶縁膜17及びサイドウォール膜21を構成する窒化シリコン膜がエッチングされにくい条件を用いる。これにより、キャップ絶縁膜17及びサイドウォール膜21をエッチングのストッパー膜として機能させることができる。言い換えれば、SAC(Self Alignment Contact)法により、コンタクトホール22,23を形成することができる。
【0043】
次いで、図8に示す工程では、図7に示すフォトレジスト膜44を除去する、次いで、コンタクトホール22,23、及び溝47を埋め込む第2の導電膜51を成膜する。
これにより、ゲート電極15に形成されたキャップ絶縁膜17上、及び絶縁膜形成部16形成されたキャップ絶縁膜17上に、それぞれ同じ構造体(具体的には、複数の溝47が形成された層間絶縁膜28及び複数の溝47を埋め込む第2の導電膜51を有した構造体)が形成される。
第2の導電膜51は、例えば、CVD(Chemical Vapor Deposition)法により形成することができる。第2の導電膜51としては、例えば、P型或いはN型の不純物を含有した多結晶シリコン膜や、窒化チタン(TiN)膜等のバリア膜と、タングステン(W)膜とを順次成膜した積層膜等を用いることができる。
【0044】
次いで、図9に示す工程では、CMP法により、ゲート電極15に形成されたキャップ絶縁膜17、及び絶縁膜形成部16に形成されたキャップ絶縁膜17が露出するまで、図8に示す構造体の上面側から研磨を行うことで、コンタクトホール22にコンタクトプラグ31を形成すると共に、コンタクトホール23にコンタクトプラグ32を形成する。
先に説明したように、研磨前の段階において、ゲート電極15に形成されたキャップ絶縁膜17上、及び絶縁膜形成部16に形成されたキャップ絶縁膜17上には、それぞれ同じ構造体(具体的には、複数の溝47が形成された層間絶縁膜28及び複数の溝47を埋め込む第2の導電膜51)が形成されている。
【0045】
このため、図8に示す構造体を研磨した場合、絶縁膜形成部16の上方に形成された構造体は、ゲート電極15の上方に形成された構造体と同じ速度で研磨が進行し、ゲート電極15に形成されたキャップ絶縁膜17の上面17aと、絶縁膜形成部16に形成されたキャップ絶縁膜17の上面17aとが略同じタイミングで露出される。
これにより、光学式膜厚測定器が膜厚を測定することが困難なゲート電極15に形成されたキャップ絶縁膜17の厚さT2(残膜)と、光学式膜厚測定器による膜厚測定が可能な大きさとされた絶縁膜形成部16に形成されたキャップ絶縁膜17の厚さT3(残膜)とが略等しくなる。
【0046】
つまり、絶縁膜形成部16の上面16aに形成されたキャップ絶縁膜17を、ゲート電極15上に形成されたキャップ絶縁膜17の残膜(コンタクトプラグ形成工程後のキャップ絶縁膜17の厚さ)をモニターするための絶縁膜として用いることが可能となる。
よって、コンタクトプラグ形成工程後(研磨後)に、絶縁膜形成部16上に形成されたキャップ絶縁膜17の厚さT3を測定することで、ゲート電極15に形成されたキャップ絶縁膜17の厚さT2(=T3)を正確に推定できる。
【0047】
なお、上記第2の導電膜51の研磨は、半導体基板11面内の研磨ばらつきを考慮して行うため、一般的にはある程度のオーバー研磨を行う。
そのため、キャップ絶縁膜17,18も少し研磨されるため、研磨後のキャップ絶縁膜17の厚さT2,T3は、図8に示す研磨前のキャップ絶縁膜17の厚さT1よりも薄くなる。
【0048】
次いで、コンタクトプラグ31,32形成後(研磨後)に、光学式膜厚測定器を用いて、図9(c)に示すキャップ絶縁膜17(絶縁膜形成部16の上面16aに形成されたキャップ絶縁膜17)の厚さT3を測定する。
これにより、先に説明したように、キャップ絶縁膜17の厚さT3とキャップ絶縁膜17の厚さT2とは略等しいため、キャップ絶縁膜17の厚さT2を測定することなく、研磨後のキャップ絶縁膜17の厚さT2を正確に推定できる。また、研磨後のキャップ絶縁膜17の厚さT2(研磨量)を容易に管理することが可能となる。
上記光学式膜厚測定器としては、例えば、市販の分光エリプソメーターや反射分光膜厚測定器等を用いることができる。
【0049】
なお、キャップ絶縁膜17の厚さT3が所望の厚さよりも厚い場合(研磨量が不足している場合)には、追加の研磨を行い、その後、再度、キャップ絶縁膜17の厚さT3を測定する。これにより、半導体装置10の生産性を向上させることができる。
次いで、周知の手法により、他の層間絶縁膜(図示せず)、プラグ(図示せず)、配線(図示せず)、ビット線34、及びキャパシタ36等を形成する。
その後、図9に示す構造体のスクライブラインを切断して、半導体基板11に形成された複数の半導体装置10を個片化することで、本実施の形態の半導体装置10が複数製造される。
【0050】
本実施の形態の半導体装置の製造方法によれば、研磨前の段階において、ゲート電極15に形成されたキャップ絶縁膜17上、及び絶縁膜形成部16に形成されたキャップ絶縁膜17上には、それぞれ同じ構造体(具体的には、複数の溝47が形成された層間絶縁膜28及び複数の溝47を埋め込む第2の導電膜51)が形成されている。
このため、図8に示す構造体を研磨した場合、絶縁膜形成部16の上方に形成された構造体は、ゲート電極15の上方に形成された構造体と同じ速度で研磨が進行し、ゲート電極15に形成されたキャップ絶縁膜17の上面17aと、絶縁膜形成部16に形成されたキャップ絶縁膜17の上面17aとが略同じタイミングで露出される。
【0051】
これにより、光学式膜厚測定器が膜厚を測定することが困難なゲート電極15に形成されたキャップ絶縁膜17の厚さT2(残膜)と、光学式膜厚測定器による膜厚測定が可能な大きさとされた絶縁膜形成部16に形成されたキャップ絶縁膜17の厚さT3(残膜)とが略等しくなる。
つまり、絶縁膜形成部16の上面16aに形成されたキャップ絶縁膜17を、ゲート電極15上に形成されたキャップ絶縁膜17の残膜(コンタクトプラグ形成工程後のキャップ絶縁膜17の厚さ)をモニターするための絶縁膜として用いることが可能となる。
よって、コンタクトプラグ形成工程後(研磨後)に、絶縁膜形成部16上に形成されたキャップ絶縁膜17の厚さT3を測定することで、ゲート電極15に形成されたキャップ絶縁膜17の厚さT2(=T3)を正確に推定できる。
【0052】
(比較例)
図10及び図11は、比較例に係る半導体装置の製造方法を説明するための断面図である。図10は、図8に示す工程に対応する図であり、図11は、図9に示す工程に対応する図である。図10において、図8に示す構造体と同一構成部分には同一符号を付す。また、図11において、図9に示す構造体と同一構成部分には同一符号を付す。
図10(b),(c)に示すように、研磨前の段階において、図10(b)に示すキャップ絶縁膜17上には、複数の溝47を有した層間絶縁膜28及び複数の溝47を埋め込む第2の導電膜51が形成されているのに対して、図10(c)に示すキャップ絶縁膜17上には、溝47が形成されていない層間絶縁膜28及び層間絶縁膜28上に積層された第2の導電膜51が形成されている。
【0053】
つまり、比較例では、研磨前の段階において、図10(b)に示すキャップ絶縁膜17(ゲート電極15上に形成されたキャップ絶縁膜17)上に形成された構造体と、図10(c)に示すキャップ絶縁膜17(絶縁膜形成部16上に形成されたキャップ絶縁膜17)上に形成された構造体との構成(具体的には、溝47の有無)が異なる。
また、第2の導電膜51を研磨する際には、第2の導電膜51を研磨しやすく、酸化シリコン膜や窒化シリコン膜等の絶縁膜が研磨されにくい研磨液を用いる。
このため、図11に示すように、CMP法により、第2の導電膜51の研磨を行った場合、図11(b)に示すキャップ絶縁膜17上に形成された構造体の研磨の方が、図10(c)に示すキャップ絶縁膜17上に形成された構造体の研磨よりも速く進行してしまう。
つまり、図11(b)に示すキャップ絶縁膜17が、図11(c)に示すキャップ絶縁膜17よりも速く露出されてしまう。
【0054】
したがって、研磨後(コンタクトプラグ31,32形成後)において、絶縁膜形成部16上の絶縁膜(図11(c)の場合、キャップ絶縁膜17及び研磨された層間絶縁膜28)の厚さT4と、図11(b)に示すキャップ絶縁膜17の厚さT2との間に大きな差が生じてしまう。
言い換えれば、図11(c)に示す絶縁膜形成部16、及び絶縁膜形成部16上に形成されたキャップ絶縁膜17を、ゲート電極15上に形成されたキャップ絶縁膜17の残膜モニターパターンとして利用することはできない。
つまり、比較例の構造の場合、研磨後に絶縁膜形成部16上の絶縁膜の厚さT4を測定したとしてもゲート電極15に形成された研磨後のキャップ絶縁膜17の厚さを正確に推定できない。
【0055】
以上、本発明の好ましい実施の形態について詳述したが、本発明は上記実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、本実施の形態では、絶縁膜形成部16をスクライブラインCに形成する場合を例に挙げて説明したが、絶縁膜形成部16を図1に示す領域Dに形成してもよい。この場合、スクライブラインCの近傍、かつ半導体基板11の外周縁からできるだけ離れた位置に配置するとよい。これにより、キャップ絶縁膜17の厚さT2とキャップ絶縁膜17の厚さT3との差を小さくすることができる。
また、本実施の形態の半導体装置10では、MOSトランジスタ35として、プレーナー型のトランジスタを例に挙げて説明したが、半導体基板11に溝を形成し、ゲート絶縁膜を介して該溝にゲート電極が埋め込まれ、その一部が半導体基板11の表面11aから突出した構成とされたトランジスタを備えた半導体装置にも適用可能である。
【産業上の利用可能性】
【0056】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【0057】
10…半導体装置、11…半導体基板、11a…表面、12…素子分離領域、13…活性領域、14…ゲート絶縁膜、15…ゲート電極、15a,16a,17a,18a,28a…上面、15b…側面、16…絶縁膜形成部、17…キャップ絶縁膜、21…サイドウォール膜、22,23…コンタクトホール、25,26…不純物拡散層、28…層間絶縁膜、31,32…コンタクトプラグ、34…ビット線、35…MOSトランジスタ、36…キャパシタ、37…プレート電極、38…下部電極、39…上部電極、41…第1の導電膜、42…絶縁膜、44…フォトレジスト膜、45…開口部、47…溝、51…第2の導電膜、A…半導体装置形成領域、B…半導体装置非形成領域、C…スクライブライン、D…領域、T1,T2,T3,T4…厚さ
【特許請求の範囲】
【請求項1】
半導体基板上に、第1の導電膜と、絶縁膜とを順次積層し、前記第1の導電膜及び前記絶縁膜をパターニングすることで、前記半導体基板の半導体装置形成領域に前記第1の導電膜よりなるゲート電極、前記半導体基板の半導体装置非形成領域に前記第1の導電膜よりなる絶縁膜形成部、及び前記絶縁膜よりなり、前記ゲート電極の上面及び前記絶縁膜形成部の上面を覆うキャップ絶縁膜を形成する工程と、
前記キャップ絶縁膜を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記半導体装置形成領域及び前記半導体装置非形成領域に亘るように、前記ゲート電極の延在方向と交差する方向に延在する溝を形成すると共に、前記半導体装置形成領域内の前記溝の下方にコンタクトホールを形成する工程と、
前記溝及び前記コンタクトホールを埋め込む第2の導電膜を形成する工程と、
CMP(Chemical Mechanical Polishing)法により、前記キャップ絶縁膜が露出するまで前記第2の導電膜及び前記層間絶縁膜を研磨することで、前記コンタクトホールにコンタクトプラグを形成する工程と、
前記コンタクトプラグを形成後、前記絶縁膜形成部上に形成された前記キャップ絶縁膜の厚さを測定する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記層間絶縁膜を形成する前に、前記ゲート電極の側面を覆うサイドウォール膜を形成し、
前記層間絶縁膜は、前記サイドウォール膜及び前記キャップ絶縁膜とはエッチングレートの異なる膜で形成し、
前記溝及び前記コンタクトホールを、前記層間絶縁膜を選択的にエッチングする条件を用いたSAC(Self Aligned Contact)法により形成することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記コンタクトプラグを形成する工程では、前記キャップ絶縁膜を研磨のストッパーと膜として利用することを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記絶縁膜形成部は、前記半導体装置非形成領域のうち、スクライブラインに形成することを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置の製造方法。
【請求項5】
前記絶縁膜形成部上に形成された前記キャップ絶縁膜の厚さは、光学式膜厚測定器を用いて測定することを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置の製造方法。
【請求項6】
前記層間絶縁膜をエッチングする前に、前記層間絶縁膜の上面が平坦な面となるように、CMP法により前記層間絶縁膜を研磨する工程を設けたことを特徴とする請求項1または5記載のうち、いずれか1項記載の半導体装置の製造方法。
【請求項1】
半導体基板上に、第1の導電膜と、絶縁膜とを順次積層し、前記第1の導電膜及び前記絶縁膜をパターニングすることで、前記半導体基板の半導体装置形成領域に前記第1の導電膜よりなるゲート電極、前記半導体基板の半導体装置非形成領域に前記第1の導電膜よりなる絶縁膜形成部、及び前記絶縁膜よりなり、前記ゲート電極の上面及び前記絶縁膜形成部の上面を覆うキャップ絶縁膜を形成する工程と、
前記キャップ絶縁膜を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記半導体装置形成領域及び前記半導体装置非形成領域に亘るように、前記ゲート電極の延在方向と交差する方向に延在する溝を形成すると共に、前記半導体装置形成領域内の前記溝の下方にコンタクトホールを形成する工程と、
前記溝及び前記コンタクトホールを埋め込む第2の導電膜を形成する工程と、
CMP(Chemical Mechanical Polishing)法により、前記キャップ絶縁膜が露出するまで前記第2の導電膜及び前記層間絶縁膜を研磨することで、前記コンタクトホールにコンタクトプラグを形成する工程と、
前記コンタクトプラグを形成後、前記絶縁膜形成部上に形成された前記キャップ絶縁膜の厚さを測定する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記層間絶縁膜を形成する前に、前記ゲート電極の側面を覆うサイドウォール膜を形成し、
前記層間絶縁膜は、前記サイドウォール膜及び前記キャップ絶縁膜とはエッチングレートの異なる膜で形成し、
前記溝及び前記コンタクトホールを、前記層間絶縁膜を選択的にエッチングする条件を用いたSAC(Self Aligned Contact)法により形成することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記コンタクトプラグを形成する工程では、前記キャップ絶縁膜を研磨のストッパーと膜として利用することを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記絶縁膜形成部は、前記半導体装置非形成領域のうち、スクライブラインに形成することを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置の製造方法。
【請求項5】
前記絶縁膜形成部上に形成された前記キャップ絶縁膜の厚さは、光学式膜厚測定器を用いて測定することを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置の製造方法。
【請求項6】
前記層間絶縁膜をエッチングする前に、前記層間絶縁膜の上面が平坦な面となるように、CMP法により前記層間絶縁膜を研磨する工程を設けたことを特徴とする請求項1または5記載のうち、いずれか1項記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2011−253840(P2011−253840A)
【公開日】平成23年12月15日(2011.12.15)
【国際特許分類】
【出願番号】特願2010−124645(P2010−124645)
【出願日】平成22年5月31日(2010.5.31)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成23年12月15日(2011.12.15)
【国際特許分類】
【出願日】平成22年5月31日(2010.5.31)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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