不揮発性記憶装置及びその製造方法
【課題】バイポーラ駆動でセット動作、リセット動作を確実に行うことができる不揮発性記憶装置及びその製造方法を提供する。
【解決手段】第1電極であるワード線WLと、第2電極であるビット線BLと、ワード線WLとビット線BLとの間に設けられ、第1抵抗状態と第2抵抗状態とのあいだを遷移する抵抗変化部25と、抵抗変化部25とワード線WLとの間に設けられ、p形半導体を含むp層22pと真性半導体を含むi層22iとn形半導体を含むn層22nとを有し、真性半導体よりもバンドギャップエネルギーの小さい不純物220であって、i層22iにおける濃度のピークがi層22iの層厚における中央部にある不純物220を含む選択素子22と、を備える。
【解決手段】第1電極であるワード線WLと、第2電極であるビット線BLと、ワード線WLとビット線BLとの間に設けられ、第1抵抗状態と第2抵抗状態とのあいだを遷移する抵抗変化部25と、抵抗変化部25とワード線WLとの間に設けられ、p形半導体を含むp層22pと真性半導体を含むi層22iとn形半導体を含むn層22nとを有し、真性半導体よりもバンドギャップエネルギーの小さい不純物220であって、i層22iにおける濃度のピークがi層22iの層厚における中央部にある不純物220を含む選択素子22と、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性記憶装置及びその製造方法に関する。
【背景技術】
【0002】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、低抵抗状態と高抵抗状態との2つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が注目を集めている。この不揮発性記憶装置をReRAM(Resistance Random Access Memory)という。ReRAMの実デバイス構造に関しては、高集積化の観点から、WL(ワード線)とBL(ビット線)との交点に抵抗変化部を含むメモリセルを配置した3次元クロスポイント構造が提案されている(例えば、特許文献1参照)。
【0003】
3次元クロスポイント構造においては、あるメモリセルにデータを書き込むために電圧を印加すると、選択していない他のメモリセルにも逆方向の電圧が印加されてしまう。そこで、各メモリセルには抵抗変化部と共に選択素子が設けられている。選択素子としては、例えば、p形不純物が導入されたシリコン層(p層)、不純物が導入されていない、または低濃度の不純物が導入されたシリコン層(i層)及びn形不純物が導入されたシリコン層(n層)を積層したPIN型のシリコンダイオードが用いられている。
【0004】
しかしながら、このような不揮発性記憶装置において、セット動作時と、リセット動作時と、で電流電圧が反対極性になるバイポーラ駆動をさせる場合、選択素子の逆方向バイアス時の特性として、比較的低い電圧でブレークダウンを発生させる必要がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2009−021602号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、バイポーラ駆動において、セット動作、リセット動作を、確実に行うことができる不揮発性記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、第1電極と、第2電極と、前記第1電極と前記第2電極との間に設けられ、第1抵抗状態と第2抵抗状態とのあいだを遷移する抵抗変化部と、前記抵抗変化部と前記第1電極との間に設けられ、p形半導体を含むp層と真性半導体を含むi層とn形半導体を含むn層とを有し、前記真性半導体よりもバンドギャップエネルギーの小さい不純物であって前記i層における濃度のピークが前記i層の層厚における中央部にある不純物を含む選択素子と、を備えたことを特徴とする不揮発性記憶装置が提供される。
【0008】
また、本発明の他の一態様によれば、基板に第1電極を設ける工程と、前記第1電極の上に、n形半導体を含むn層を形成し、前記n層の上に、真性半導体を含むi層を形成し、前記真性半導体よりもバンドギャップエネルギーの小さい不純物を、前記i層における濃度のピークが前記i層の層厚における中央部になるよう添加し、前記i層の上に、p形半導体を含むp層を形成して、選択素子を設ける工程と、前記選択素子の上に、抵抗変化部を設ける工程と、前記抵抗変化部の上に、第2電極を設ける工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【0009】
本発明によれば、バイポーラ駆動において、セット動作、リセット動作を、確実に行うことができる不揮発性記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【0010】
【図1】第1の実施の形態に係る不揮発性記憶装置のピラーとその周辺を例示する模式的断面図である。
【図2】第1の実施の形態に係る不揮発性記憶装置を例示する模式的斜視図である。
【図3】選択素子の不純物濃度プロファイルの一例を示すグラフ図である。
【図4】選択素子の電圧(V)−電流(I)特性を例示するグラフ図である。
【図5】本実施の形態に係る不揮発性記憶装置の等価回路の例を示す図である。
【図6】抵抗変化部の抵抗状態の遷移を説明するグラフ図である。
【図7】セット動作時の各メモリセルへの電圧印加の状態を例示する図である。
【図8】リセット動作時の各メモリセルへの電圧印加の状態を例示する図である。
【図9】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図10】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図11】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図12】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図13】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図14】他の選択素子の構成例を説明する模式的断面図である。
【発明を実施するための形態】
【0011】
以下、本発明の実施の形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0012】
(第1の実施の形態)
図1は、第1の実施の形態に係る不揮発性記憶装置のピラーとその周辺を例示する模式的断面図である。
図2は、第1の実施の形態に係る不揮発性記憶装置を例示する模式的斜視図である。
図1に表したように、本実施の形態の係る不揮発性記憶装置1は、ワード線(第1電極)WLと、ビット線(第2電極)BLと、ワード線WLとビット線BLとの間に設けられた抵抗変化部25と、抵抗変化部25とワード線WLとの間に設けられた選択素子22と、を備える。
【0013】
図2に表したように、不揮発性記憶装置1において、ワード線WLと、ビット線BLと、は交差している。抵抗変化部25及び選択素子22は、ワード線WLとビット線BLとの交差位置に設けられている。抵抗変化部25は、印加される電界及び流される電流の少なくともいずれかによって、第1抵抗状態と第2抵抗状態とのあいだを遷移する。
本実施の形態に係る不揮発性記憶装置1では、第1抵抗状態として相対的に低い電気抵抗になる状態(低抵抗状態)、第2抵抗状態として相対的に高い電気抵抗になる状態(高抵抗状態)を例とする。
【0014】
選択素子22は、p形半導体を含むp層22pと真性半導体を含むi層22iとn形半導体を含むn層22nとを有する。ここで、i層22iには、真性半導体よりもバンドギャップエネルギーの小さい不純物220が含まれている。この不純物220のi層22iにおける濃度のピークは、i層22iの層厚における中央部に設けられている。なお、i層22iの膜厚における中央部とは、n層22nの不純物濃度のピーク及びp層22pの不純物濃度のピークよりも内側の範囲のことを言う。
【0015】
本実施の形態に係る不揮発性記憶装置1では、このような選択素子22によって、バイポーラ駆動におけるセット動作及びリセット動作が確実に行われる。すなわち、選択素子22のi層22iに上記のような濃度のピークをもつ不純物220が含まれることにより、i層22iにおけるバンドギャップは、n層22n側及びp層22p側の端部から中央部にかけて狭くなる。
これにより、選択素子22の逆方向バイアス時のブレークダウン電圧の絶対値は、不純物220が含まれない場合に比べて低くなる。
【0016】
不揮発性記憶装置1のバイポーラ駆動では、選択素子22に逆方向バイアスが印加されたとき、選択素子22のブレークダウン電圧によって抵抗変化部25の抵抗状態が遷移する。選択素子22のi層22iに不純物220を添加し、i層22iの層厚の中央部に濃度のピークを設定することで、選択素子22のブレークダウン電圧を適宜設定できる。したがって、選択素子22のブレークダウン電圧を、抵抗変化部25の状態遷移の電圧を基準にして設定すれば、不揮発性記憶装置1におけるセット動作及びリセット動作を確実に行うことができるようになる。
【0017】
次に、本実施の形態に係る不揮発性記憶装置1について詳細に説明する。
図2に表したように、不揮発性記憶装置1においては、シリコン基板11が設けられており、シリコン基板11の上層部分及び上面上には、不揮発性記憶装置1の駆動回路(図示せず)が形成されている。シリコン基板11上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜12が設けられており、層間絶縁膜12上にはメモリセル部MCUが設けられている。
【0018】
メモリセル部MCUにおいては、シリコン基板11の上面に平行な一方向(以下、「ワード線方向」という)に延びる複数本のワード線WLからなるワード線配線層14と、シリコン基板11の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向(以下、「ビット線方向」という)に延びる複数本のビット線BLからなるビット線配線層15とが、絶縁層を介して交互に積層されている。ワード線WL及びビット線BLは、例えば、タングステン(W)により形成されている。また、ワード線WL同士、ビット線BL同士、ワード線WLとビット線BLとは、相互に接していない。
【0019】
そして、各ワード線WLと各ビット線BLとの最近接点には、シリコン基板11の上面に対して垂直な方向(以下、「上下方向」という)に延びるピラー16が設けられている。ピラー16は、ワード線WLとビット線BLとの間に形成されている。1本のピラー16により、1つのメモリセルMCが構成されている。すなわち、不揮発性記憶装置1は、ワード線WLとビット線BLとの最近接点毎にメモリセルMCが配置されたクロスポイント型の装置である。ワード線WL、ビット線BL及びピラー16の相互間は、例えばシリコン酸化物からなる層間絶縁膜17(図1参照)によって埋め込まれている。
【0020】
以下、図1を参照して、ピラー16の構成例を説明する。
ピラー16には、下方にワード線WLが配置され、上方にビット線BLが配置されたピラーと、下方にビット線BLが配置され、上方にワード線WLが配置されたピラーの2種類がある。図1においては、下方にワード線WLが配置され、上方にビット線BLが配置されたピラー16が示されている。このピラー16においては、下方(ワード線WL側)から上方(ビット線BL側)に向かって、下部電極膜21、選択素子22、中間電極膜23、バリアメタル24、抵抗変化部25、上部電極膜26及びストッパ膜27がこの順に積層されている。
【0021】
下部電極膜21はワード線WLに接し、ストッパ膜27はビット線BLに接している。下部電極膜21は例えば窒化チタン(TiN)からなり、膜厚は例えば5〜10nmである。
【0022】
抵抗変化部25は、例えば金属酸化物により形成されており、2水準以上の抵抗値を取り得る。本実施の形態に係る不揮発性記憶装置1では、例えば第1抵抗状態及び第2抵抗状態である。抵抗変化部25は、所定の電気信号の入力によって抵抗状態の切り替えがなされる。
【0023】
選択素子22としては、例えばポリシリコンが用いられる。選択素子22は、下層側から順に、導電型がn+形のn層22n、真性半導体を含むi層22i、及び導電型がp+形のp層22pを有する。
【0024】
なお、下方にビット線BLが配置され、上方にワード線WLが配置されたピラー16においては、選択素子22におけるn層22n、i層22i及びp層22pの積層順序が逆になっているが、それ以外の積層構造は、上述の下方にワード線WLが配置されたピラー16と同様である。
【0025】
中間電極膜23は、例えば、チタン、シリコン及び窒素を含有しており、例えば、チタン、シリコン及び窒素からなる化合物によって形成されている。中間電極膜23の上に形成されるバリアメタル24としては、例えば、チタンが用いられる。バリアメタル24によって、例えば界面抵抗の低減を図る。
【0026】
抵抗変化部25の上には、上部電極膜26が設けられる。上部電極膜26としては、例えば窒化チタン(TiN)が用いられる。また、上部電極膜26の上には、ストッパ膜27が設けられる。ストッパ膜27としては、例えばタングステン(W)が用いられる。
【0027】
図3は、選択素子の不純物濃度プロファイルの一例を示すグラフ図である。
図3において、横軸は選択素子22の深さ(上下方向の位置)、縦軸は不純物濃度を示している。
図3では、横軸の左から右にかけて、選択素子22のn層22n、i層22i及びp層22pの順に対応している。ここで、図3に例示したn層22nの不純物濃度は、シリコンに導入された燐(P)の濃度である。また、図3に例示したi層22iの不純物濃度は、シリコンに導入されたゲルマニウム(Ge)の濃度である。また、図3に例示したp層22pの不純物濃度は、シリコンに導入されたボロン(B)の濃度である。なお、図3において、n層22nとi層22iとの境界線及びp層22pとi層22iとの境界線は、説明の便宜上設けられたものである。
【0028】
選択素子22のi層22iでは、不純物220として、シリコンよりもバンドギャップエネルギーの小さいゲルマニウム(Ge)が導入される。i層22iにおいて、不純物220であるゲルマニウム(Ge)の濃度のピークPKは、i層22iの層厚における中央部に設けられている。すなわち、i層22iの層厚において、中央部では不純物濃度が高く、端部(n層22n側及びp層22p側)では不純物濃度が低くなる。
【0029】
i層22iにおけるこのような不純物濃度プロファイルにより、i層22iでのバンドギャップは、不純物220の濃度が高くなるほど狭くなる。つまり、i層22iでは、層厚の端部から中央部にかけてバンドギャップが狭くなる。これにより、選択素子22の逆方向バイアス時のブレークダウン電圧は、i層22iに不純物220が含まれない場合に比べて低電圧化される。
【0030】
選択素子22のブレークダウン電圧は、i層22iに導入する不純物220の濃度及び濃度プロファイルで設定される。したがって、i層22iの膜厚を変更せずに、不純物220の導入によって選択素子22のブレークダウン電圧を調整できることになる。
【0031】
ここで、ゲルマニウム(Ge)による不純物220の濃度プロファイルの一例は、次のようになる。
i層22iの不純物(ゲルマニウム(Ge))の濃度プロファイルと、p層22pの不純物(ボロン(B))の濃度プロファイルと、の交差点Cpでの濃度、及びi層22iの不純物(ゲルマニウム(Ge))の濃度プロファイルと、n層22nの不純物(燐(P))の濃度プロファイルと、の交差点Cnでの濃度が、1×1019cm−3以下であり、i層22iの不純物(ゲルマニウム(Ge))のピークPKの濃度が、1×1021cm−3以上である。
【0032】
図4は、選択素子の電圧(V)−電流(I)特性を例示するグラフ図である。
図4では、本実施の形態に係る不揮発性記憶装置1で用いられる選択素子22でのV−I特性及び比較例に係る選択素子22’でのV−I特性をそれぞれ例示している。
ここで、比較例に係る選択素子22’では、i層に不純物が導入されていない。
このグラフ図において、横軸は電圧(V)、縦軸は電流(I)を示している。横軸では、原点から右側が正電圧(順方向バイアス)、原点から左側が負電圧(逆方向バイアス)を示している。
【0033】
選択素子22及び選択素子22’において、順方向バイアスが印加された場合の電流特性は、あまり変化していない。一方、逆方向バイアスが印加された場合、選択素子22’ではブレークダウンしないが、選択素子22では、ブレークダウン電圧Vbkを超える逆方向バイアスが印加されるとブレークダウンする。このように、i層22iに不純物220を導入することで、順方向バイアス時の特性を維持しつつ、逆方向バイアス時の所定の電圧でブレークダウンを発生させることができる。
【0034】
図5は、本実施の形態に係る不揮発性記憶装置の等価回路の例を示す図である。
同図では、説明のため、一例として、縦3個×横3個の合計9個のメモリセルMCについての等価回路を示している。
【0035】
図5に表したように、不揮発性記憶装置1は、メモリセル部MCUと、制御部300と、を含む。メモリセル部MCUには、複数のメモリセルMCがマトリクス状に配置されている。
【0036】
制御部300は、ワード線WL(WL11〜WL13)及びビット線BL(BL11〜BL13)に電圧を与える。制御部300は、例えば、ワード線WL11、WL12及びWL13に接続されたワード線回路310と、ビット線BL11、BL12及びBL13に接続されたビット線回路320と、を含む。ワード線回路310は、例えばロウデコーダを含み、ビット線回路320は、例えばセンスアンプ回路を含む。ワード線WLは、ワード線回路310によって選択される。ビット線回路320は、読み出し時にはデータの検出を行い、データ書き込み時には書き込みデータを保持して、これに応じてビット線BLの電圧の制御を行う。
【0037】
制御部300によって印加される種々の電気信号が、ワード線WL11、WL12及びWL13と、ビット線BL11、BL12及びBL13と、が3次元的に交差するクロスポイントに設けられた、抵抗変化部25及び選択素子22に印加される。
【0038】
そして、制御部300からワード線WL11、WL12及びWL13に出力される電気信号によって、抵抗変化部25の抵抗状態が、第1抵抗状態及び第2抵抗状態のいずれかに制御され、この異なる抵抗状態が、情報を記憶するデータとして利用される。
【0039】
ここで、抵抗変化部25の抵抗を第2抵抗状態(高抵抗状態)から第1抵抗状態(低抵抗状態)に移行させる動作を、セット動作ということにする。一方、抵抗変化部25の抵抗を第1抵抗状態(低抵抗状態)から第2抵抗状態(高抵抗状態)に移行させる動作を、リセット動作ということにする。
【0040】
なお、以下では、説明を簡単にするために、抵抗変化部25の抵抗状態が高抵抗状態及び低抵抗状態の2つである場合として説明するが、抵抗変化部25の抵抗状態は3つ以上や4つ以上でも良く、すなわち、不揮発性記憶装置1は、多値のメモリであっても良い。
【0041】
(セット動作及びリセット動作)
図6は、抵抗変化部の抵抗状態の遷移を説明するグラフ図である。
同図において、横軸は、抵抗変化部25に印加される電圧(V)、縦軸は、抵抗変化部25に流れる電流(I)を示している。
同図では、第1抵抗状態(低抵抗状態)R1のV−I特性を実線で示し、第2抵抗状態(高抵抗状態)R2のV−I特性を破線で示している。
抵抗変化部25の抵抗状態は、第1抵抗状態R1と、第2抵抗状態R2と、のあいだで遷移する。
【0042】
本実施の形態に係る不揮発性記憶装置1では、セット動作及びリセット動作の電流電圧を反対極性にしたバイポーラ駆動が行われる。
例えば、リセット動作では、抵抗変化部25に正極側の+Vresetが印加されることで、抵抗変化部25の抵抗状態は、第1抵抗状態R1から第2抵抗状態R2へと遷移する。一方、セット動作では、抵抗変化部25に負極側の−Vsetが印加されることで、抵抗変化部25の抵抗状態は、第2抵抗状態R2から第1抵抗状態R1へと遷移する。
【0043】
ここで、縦3個×横3個の合計9個のメモリセルMCの等価回路を用いて、セット動作時及びリセット動作時の各メモリセルへの電圧印加の状態を説明する。
図7は、セット動作時の各メモリセルへの電圧印加の状態を例示する図である。
図8は、リセット動作時の各メモリセルへの電圧印加の状態を例示する図である。
図7及び図8において、メモリセルMC22は、セット動作、リセット動作の遷移対象となる選択メモリセルである。また、メモリセルMC22以外のメモリセルは、セット動作、リセット動作の遷移対象でない非選択メモリセルである。なお、いずれのメモリセルが選択メモリセル及び非選択メモリセルになっても同様である。セット動作及びリセット動作の各動作において、メモリセルMCに印加される電圧は、制御部300によって制御される。
【0044】
図7に表したように、セット動作では、選択対象メモリセルMC22と導通するワード線WL12の電位VW1をVset、ビット線BL12の電位VB1を、例えば0(V)にする。一方、選択対象メモリセルMC22と導通していないワード線WL11及びWL13の電位VW2を、例えば1/2Vset、ビット線BL11及びBL13の電位VB4を、例えば1/2Vsetにする。
ここで、電位VW2及びVB2は、同じ値である。また、電位VW2及びVB2は、Vsetと同じ極性で、Vsetよりも絶対値の小さい値である。電位VW2及びVB2として、好ましくは、Vsetの1/2、すなわち1/2Vsetである。これは、VB2−VW1と、VB1−VW2と、を等しくするためである。
【0045】
このようなセット動作では、選択対象メモリセルMC22の選択素子22には、VB1−VW1、すなわち逆方向バイアスの−Vsetが印加される。これにより、選択素子22はブレークダウンする。選択対象メモリセルMC22の抵抗変化部25には、ブレークダウンした選択素子22を介して−Vsetが印加され、抵抗変化部25の抵抗状態が、第2抵抗状態から第1抵抗状態へと遷移する。すなわち、選択対象メモリセルMC22に対してセット動作が行われる。
【0046】
一方、非選択対象メモリセルのうち、メモリセルMC11、MC13、MC31及びMC33の選択素子22には、VB2−VW2、すなわち0(V)の電位が与えられる。したがって、抵抗変化部25に電圧が印加されず、セット動作は行われない。
【0047】
また、非選択対象メモリセルのうち、メモリセルMC12及びMC32の選択素子22には、VB1−VW2、すなわち逆方向バイアスの−1/2Vsetが印加される。選択素子22は、逆方向バイアスの−1/2Vsetではブレークダウンしない。したがって、抵抗変化部25に電圧は印加されず、セット動作は行われない。
【0048】
また、非選択対象メモリセルのうち、メモリセルMC21及びMC23の選択素子22には、VB2−VW1、すなわち逆方向バイアスの−1/2Vsetが印加される。選択素子22は、逆方向バイアスの−1/2Vsetではブレークダウンしない。したがって、抵抗変化部25に電圧は印加されず、セット動作は行われない。
【0049】
次に、図8に表したように、リセット動作では、選択対象メモリセルMC22と導通するワード線WL12の電位VW3を、例えば0(V)、ビット線BL12の電位VB3をVresetにする。一方、選択対象メモリセルMC22と導通していないワード線WL11及びWL13の電位VW4をVreset、ビット線BL11及びBL13の電位VB4を、例えば0(V)にする。
ここで、電位VW3及びVB4は、同じ値である。また、Vresetは、図7に例示したセット動作時に用いる電位VB2と電位VW1との差(VB2−VW1)の絶対値、または電位VB1と電位VW2との差(VB1−VW2)の絶対値、よりも小さい。これは、選択素子22に逆方向バイアスである−Vresetが印加されても、選択素子22のブレークダウン電圧に達しないようにするためである。
【0050】
このようなリセット動作では、選択対象メモリセルMC22の選択素子22には、VB3−VW3、すなわち順方向バイアスの+Vresetが印加される。これにより、選択素子22には順方向電流が流れる。選択対象メモリセルMC22の抵抗変化部25には、選択素子22を介して+Vresetが印加され、抵抗変化部25の抵抗状態が、第1抵抗状態から第2抵抗状態へと遷移する。すなわち、選択対象メモリセルMC22に対してリセット動作が行われる。
【0051】
一方、非選択対象メモリセルのうち、メモリセルMC12、MC21、MC23及びMC32の選択素子22については、VB3−VW4またはVB4−VW3、すなわち0(V)の電位が与えられる。したがって、抵抗変化部25に電圧が印加されず、リセット動作は行われない。
【0052】
また、非選択対象メモリセルのうち、メモリセルMC11、MC13、MC31及びMC33の選択素子22には、VB4−VW4、すなわち逆方向バイアスの−Vresetが印加される。選択素子22は、逆方向バイアスの−Vresetではブレークダウンしない。したがって、抵抗変化部25に電圧は印加されず、リセット動作は行われない。
【0053】
このようなバイポーラ駆動を行うにあたり、選択素子22では、セット動作及びリセット動作の両極性の電圧(−Vset及び+Vreset)について、抵抗変化部25に対して遷移動作に必要な電流を与えられる特性が必要になる。
【0054】
具体的には、選択素子22には、少なくとも次に示す(1)〜(3)の特性が必要になる。
(1)順方向バイアスの+Vresetが印加された際、十分な導通特性が得られること。
(2)逆方向バイアスの−Vsetが印加された際、ブレークダウンによる十分な導通特性が得られること。
(3)逆方向バイアスの−1/2Vsetが印加された際、十分な絶縁特性が得られること。
【0055】
図4に表した選択素子22のV−I特性は、上記(1)〜(3)の特性を全て満たしている。
すなわち、選択素子22に、順方向バイアスである+Vresetが印加された場合、選択素子22はON状態であり、十分な導通特性を発揮する。すなわち、選択素子22のON電圧Vfは、リセット動作で用いる電位+Vresetよりも小さい。
また、選択素子22に、逆方向バイアスである−1/2Vsetが印加された場合、選択素子22はOFF状態であり、十分な絶縁特性を発揮する。すなわち、選択素子22のブレークダウン電圧Vbkは、電位−1/2Vsetよりも小さい。なお、逆方向バイアスである−Vresetは、−1/2Vsetよりも絶対値が小さいため、選択素子22はOFF状態であり、十分な絶縁特性を発揮する。
また、選択素子22に、逆方向バイアスである−Vsetが印加された場合、選択素子22はブレークダウン電圧Vbkに達している。すなわち、選択素子22はON状態であり、十分な導通特性を発揮する。
【0056】
不揮発性記憶装置1のメモリセルMCに用いられる選択素子22では、i層22iに導入する不純物220の濃度及び濃度プロファイルの設定によって、ブレークダウン電圧Vbkが調整される。すなわち、i層22iに導入する不純物220の濃度及び濃度プロファイルの設定によって、選択素子22のブレークダウン電圧Vbkが、VB2−VW2(例えば、−1/2Vset)よりも低く、VB1−VW1(例えば、−Vset)よりも高くなるよう調整される。
これにより、不揮発性記憶装置1においてバイポーラ駆動を行う際、確実にセット動作、リセット動作を行うことができるようになる。
【0057】
(第2の実施の形態)
次に、第2の実施の形態に係る不揮発性記憶装置1の製造方法の一例を説明する。
図9〜図13は、本実施の形態に係る不揮発性記憶装置1の製造方法を例示する工程断面図である。
先ず、図2に表したように、シリコン基板11の上面に、メモリセル部13を駆動するための駆動回路を形成する。次に、シリコン基板11上に層間絶縁膜12を形成する。次に、層間絶縁膜12内に、駆動回路まで到達するコンタクト(図示せず)を形成する。
【0058】
次に、図9に表したように、例えばダマシン法によって層間絶縁膜12の上層部分内にタングステンを埋め込み、複数本のワード線WLをワード線方向に延びるように相互に平行に形成する。これらのワード線WLにより、ワード線配線層14が形成される。次に、ワード線配線層14上に、窒化チタン(TiN)を例えば5〜10nmの厚さに堆積させて、下部電極膜21を形成する。下部電極膜21は、ワード線WLを形成するタングステンと選択素子22を形成するシリコンとの反応を抑制するバリア膜である。
【0059】
次に、下部電極膜21上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、n層22n、i層22i及びp層22pを連続的に形成する。
【0060】
すなわち、アモルファスシリコンを堆積させながらシリコンに対してドナーとなる不純物、例えば、リン(P)を導入することによりn層22nを形成する。
続いて、不純物220として、例えばゲルマニウム(Ge)を添加してアモルファスシリコンを堆積させ、i層22iを形成する。ここで、ゲルマニウム(Ge)の添加量は、例えば5重量%以上、30重量%以下である。
続いて、アモルファスシリコンを堆積させながらシリコンに対してアクセプタとなる不純物、例えば、ボロン(B)を導入することによりp層22pを形成する。
【0061】
これにより、PIN型のシリコンダイオードによる選択素子22が形成される。一例として、n層22nの膜厚は、例えば2nm以上、15nm以下である。リン濃度は、例えば1×1020以上、1×1021cm−3以下である。i層22iの膜厚は、例えば50nm以上、120nm以下である。p層22pの膜厚は、例えば2nm以上、15nm以下である。ボロン濃度は、例えば1×1020以上、2×1021cm−3以下である。
【0062】
なお、n層22n、i層22i及びp層22pに不純物を導入する方法として、イオン注入法を用いてもよい。すなわち、n層22nとしてポリシリコンを成膜した後に、リン(P)またはヒ素(As)をイオン注入する。また、i層22iとしてポリシリコンを成膜した後に、ゲルマニウム(Ge)をイオン注入する。また、p層22pとしてポリシリコンを成膜した後、ボロン(B)をイオン注入するようにしてもよい。
【0063】
この選択素子22の形成において、i層22iに導入する不純物220の濃度のピークが、i層22iの膜厚における中央部になるよう調整する。これにより、選択素子22のブレークダウン電圧Vbkを調整する。
【0064】
また、いずれの不純物注入法であっても、p層22pを形成後、p層22pの上に、ノンドープのシリコンを成膜してもよい。ここで、ノンドープのシリコン層とは、不純物が導入されていない領域のほか、p層22pよりも不純物(ボロン:B)の濃度が低い領域も含む。
また、いずれの不純物注入法であっても、n層22nを形成後、n層22nの上に、ノンドープのシリコンを成膜してもよい。ここで、ノンドープのシリコン層とは、不純物が導入されていない領域のほか、n層22nよりも不純物(燐:Pまたはヒ素:As)の濃度が低い領域も含む。
【0065】
次に、図10に表したように、選択素子22上に、チタン(Ti)からなるチタン層31を形成する。このとき、選択素子22の上面が還元され、自然酸化膜が除去される。チタン層31の厚さは、例えば、0.5〜2nmとする。次に、チタン層31上に、チタン窒化物(TiN)からなるチタン窒化物層32を形成する。チタン窒化物層32の厚さは、例えば、10nmとする。
【0066】
次に、図11に表したように、熱処理を施す。例えば、この熱処理の温度は500℃以上、700℃以下とし、例えば、600℃とする。また、時間は例えば1分間とする。これにより、チタン層31中に、選択素子22からシリコンが拡散し、チタン窒化物層32から窒素が拡散して、それぞれシリコンと反応する。この結果、TiSiNからなる中間電極膜23が形成される。また、チタン窒化物層32の一部は反応後も残留し、チタン窒化物(TiN)からなるバリアメタル24となる。
なお、中間電極膜23は、p層22pの上のほか、n層22nと下部電極膜21との間に形成してもよい。
【0067】
次に、図12に表したように、バリアメタル24上に抵抗変化部25を形成する。次に、抵抗変化部25の上に、上部電極膜26を形成し、その上に、例えばタングステンによるストッパ膜27を形成する。次に、TEOS(tetra ethyl ortho silicate)を原料とするシリコン酸化膜及びシリコン窒化膜を成膜してパターン形成用のマスク材を形成し、このマスク材をリソグラフィ法によりパターニングして、マスクパターン(図示せず)を形成する。
【0068】
次に、このマスクパターンをマスクとしてRIE(reactive ion etching:反応性イオンエッチング)を施し、ストッパ膜27、上部電極膜26、抵抗変化部25、バリアメタル24、中間電極膜23、選択素子22及び下部電極膜21を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、各ワード線WL上に複数本のピラー16が形成される。ピラー16のアスペクト比は、例えば4以上とする。
【0069】
次に、図13に表したように、例えば、ピラー16を埋め込むように、絶縁膜、例えばTEOSを原料とするCVD(chemical vapor deposition:化学気相成長)法により、シリコン酸化膜を堆積させる。
【0070】
次に、ストッパ膜27をストッパとしてCMP(chemical mechanical polishing:化学的機械研磨)を施し、シリコン酸化膜の上面を平坦化する。これにより、ピラー16間にシリコン酸化物からなる層間絶縁膜17が形成される。このとき、層間絶縁膜17の上面においてストッパ膜27の上面が露出する。
【0071】
次に、図1に示すように、層間絶縁膜17上に、さらに層間絶縁膜(図示せず)を形成し、ダマシン法によりビット線BLを形成する。すなわち、層間絶縁膜におけるビット線BLを形成する予定の領域に溝を形成し、配線材料、例えばタングステンを堆積させて溝内を埋め込み、CMPにより溝の外部に堆積されたタングステンを除去する。これにより、タングステンからなるビット線BLが形成される。また、これらの複数本のビット線BLにより、ビット線配線層15が形成される。各ビット線BLは、ビット線方向に配列された複数本のピラー16の上面に接続される。これにより、各ピラー16は、ワード線WLとビット線BLとの間に形成され、かつ、ワード線WL及びビット線BLに接続される。
【0072】
次に、ビット線BL上にピラー16を形成する。このピラー16を形成する際には、上述のワード線WL上に形成したピラー16に対して、選択素子22におけるn層22n、i層22i及びp層22pの積層順序を逆にする。以後、同様な方法により、ワード線配線層14、複数本のピラー16、ビット線配線層15及び複数本のピラー16を繰り返して形成する。これにより、図2に示すような構造体が作製される。
【0073】
次に、温度が例えば700℃以上、900℃以下、時間が例えば3秒以上、80秒以下の熱処理を施す。これにより、選択素子22を形成するシリコンが結晶化してポリシリコンになると共に、このシリコンに含まれる不純物が活性化する。このようにして、メモリセル部MCUが形成される。また、これにより、本実施の形態に係る不揮発性記憶装置1が製造される。
【0074】
(他の選択素子の構成例)
図14は、他の選択素子の構成例を説明する模式的断面図である。
同図(a)は、下層から、n層、i層及びp層の順に積層された選択素子22Aの構成例を示している。同図(b)は、下層から、p層、i層及びn層の順に積層された選択素子22Bの構成例を示している。
【0075】
選択素子22A及び22Bでは、i層22iにおけるn層22n側、及びi層22iにおけるp層22p側に、それぞれノンドープのシリコン層22sが設けられている。すなわち、i層22iには、例えばゲルマニウム(Ge)である不純物220が導入された中央部分と、不純物が導入されていない端部(シリコン層22s)とが設けられている。
【0076】
i層22iにシリコン層22sが設けられることで、i層22iにおける不純物220の濃度のピークを、i層22iの層厚における中央部に、より的確に設定できるようになる。すなわち、シリコン層22sの層厚を調整することで、i層22iにおける不純物220の濃度プロファイルの拡がりを調整できる。これにより、選択素子22におけるi層22iのバンドギャップを正確に調整し、ブレークダウン電圧を精度良く調整できるようになる。
【0077】
このようにして製造した不揮発性記憶装置1では、選択素子22の形成の際、i層22iに不純物220を添加し、i層22iの層厚の中央部に濃度のピークを設定することで、選択素子22のブレークダウン電圧を適宜設定できことになる。したがって、選択素子22のブレークダウン電圧を、抵抗変化部25の状態遷移の電圧を基準にして設定すれば、セット動作及びリセット動作を確実に行うことができる不揮発性記憶装置1が製造される。
【0078】
以上、本発明の実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【0079】
1…不揮発性記憶装置、11…シリコン基板、12…層間絶縁膜、13…メモリセル部、14…ワード線配線層、15…ビット線配線層、16…ピラー、17…層間絶縁膜、21…下部電極膜、22,22A,22B…選択素子、22i…i層、22n…n層、22p…p層、22s…シリコン層、23…中間電極膜、24…バリアメタル、25…抵抗変化部、26…上部電極膜、27…ストッパ膜、31…チタン層、32…チタン窒化物層、220…不純物、300…制御部、310…ワード線回路、320…ビット線回路、BL…ビット線、MC…メモリセル、MCU…メモリセル部、WL…ワード線
【技術分野】
【0001】
本発明は、不揮発性記憶装置及びその製造方法に関する。
【背景技術】
【0002】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、低抵抗状態と高抵抗状態との2つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が注目を集めている。この不揮発性記憶装置をReRAM(Resistance Random Access Memory)という。ReRAMの実デバイス構造に関しては、高集積化の観点から、WL(ワード線)とBL(ビット線)との交点に抵抗変化部を含むメモリセルを配置した3次元クロスポイント構造が提案されている(例えば、特許文献1参照)。
【0003】
3次元クロスポイント構造においては、あるメモリセルにデータを書き込むために電圧を印加すると、選択していない他のメモリセルにも逆方向の電圧が印加されてしまう。そこで、各メモリセルには抵抗変化部と共に選択素子が設けられている。選択素子としては、例えば、p形不純物が導入されたシリコン層(p層)、不純物が導入されていない、または低濃度の不純物が導入されたシリコン層(i層)及びn形不純物が導入されたシリコン層(n層)を積層したPIN型のシリコンダイオードが用いられている。
【0004】
しかしながら、このような不揮発性記憶装置において、セット動作時と、リセット動作時と、で電流電圧が反対極性になるバイポーラ駆動をさせる場合、選択素子の逆方向バイアス時の特性として、比較的低い電圧でブレークダウンを発生させる必要がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2009−021602号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、バイポーラ駆動において、セット動作、リセット動作を、確実に行うことができる不揮発性記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、第1電極と、第2電極と、前記第1電極と前記第2電極との間に設けられ、第1抵抗状態と第2抵抗状態とのあいだを遷移する抵抗変化部と、前記抵抗変化部と前記第1電極との間に設けられ、p形半導体を含むp層と真性半導体を含むi層とn形半導体を含むn層とを有し、前記真性半導体よりもバンドギャップエネルギーの小さい不純物であって前記i層における濃度のピークが前記i層の層厚における中央部にある不純物を含む選択素子と、を備えたことを特徴とする不揮発性記憶装置が提供される。
【0008】
また、本発明の他の一態様によれば、基板に第1電極を設ける工程と、前記第1電極の上に、n形半導体を含むn層を形成し、前記n層の上に、真性半導体を含むi層を形成し、前記真性半導体よりもバンドギャップエネルギーの小さい不純物を、前記i層における濃度のピークが前記i層の層厚における中央部になるよう添加し、前記i層の上に、p形半導体を含むp層を形成して、選択素子を設ける工程と、前記選択素子の上に、抵抗変化部を設ける工程と、前記抵抗変化部の上に、第2電極を設ける工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【0009】
本発明によれば、バイポーラ駆動において、セット動作、リセット動作を、確実に行うことができる不揮発性記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【0010】
【図1】第1の実施の形態に係る不揮発性記憶装置のピラーとその周辺を例示する模式的断面図である。
【図2】第1の実施の形態に係る不揮発性記憶装置を例示する模式的斜視図である。
【図3】選択素子の不純物濃度プロファイルの一例を示すグラフ図である。
【図4】選択素子の電圧(V)−電流(I)特性を例示するグラフ図である。
【図5】本実施の形態に係る不揮発性記憶装置の等価回路の例を示す図である。
【図6】抵抗変化部の抵抗状態の遷移を説明するグラフ図である。
【図7】セット動作時の各メモリセルへの電圧印加の状態を例示する図である。
【図8】リセット動作時の各メモリセルへの電圧印加の状態を例示する図である。
【図9】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図10】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図11】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図12】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図13】本実施の形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図14】他の選択素子の構成例を説明する模式的断面図である。
【発明を実施するための形態】
【0011】
以下、本発明の実施の形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0012】
(第1の実施の形態)
図1は、第1の実施の形態に係る不揮発性記憶装置のピラーとその周辺を例示する模式的断面図である。
図2は、第1の実施の形態に係る不揮発性記憶装置を例示する模式的斜視図である。
図1に表したように、本実施の形態の係る不揮発性記憶装置1は、ワード線(第1電極)WLと、ビット線(第2電極)BLと、ワード線WLとビット線BLとの間に設けられた抵抗変化部25と、抵抗変化部25とワード線WLとの間に設けられた選択素子22と、を備える。
【0013】
図2に表したように、不揮発性記憶装置1において、ワード線WLと、ビット線BLと、は交差している。抵抗変化部25及び選択素子22は、ワード線WLとビット線BLとの交差位置に設けられている。抵抗変化部25は、印加される電界及び流される電流の少なくともいずれかによって、第1抵抗状態と第2抵抗状態とのあいだを遷移する。
本実施の形態に係る不揮発性記憶装置1では、第1抵抗状態として相対的に低い電気抵抗になる状態(低抵抗状態)、第2抵抗状態として相対的に高い電気抵抗になる状態(高抵抗状態)を例とする。
【0014】
選択素子22は、p形半導体を含むp層22pと真性半導体を含むi層22iとn形半導体を含むn層22nとを有する。ここで、i層22iには、真性半導体よりもバンドギャップエネルギーの小さい不純物220が含まれている。この不純物220のi層22iにおける濃度のピークは、i層22iの層厚における中央部に設けられている。なお、i層22iの膜厚における中央部とは、n層22nの不純物濃度のピーク及びp層22pの不純物濃度のピークよりも内側の範囲のことを言う。
【0015】
本実施の形態に係る不揮発性記憶装置1では、このような選択素子22によって、バイポーラ駆動におけるセット動作及びリセット動作が確実に行われる。すなわち、選択素子22のi層22iに上記のような濃度のピークをもつ不純物220が含まれることにより、i層22iにおけるバンドギャップは、n層22n側及びp層22p側の端部から中央部にかけて狭くなる。
これにより、選択素子22の逆方向バイアス時のブレークダウン電圧の絶対値は、不純物220が含まれない場合に比べて低くなる。
【0016】
不揮発性記憶装置1のバイポーラ駆動では、選択素子22に逆方向バイアスが印加されたとき、選択素子22のブレークダウン電圧によって抵抗変化部25の抵抗状態が遷移する。選択素子22のi層22iに不純物220を添加し、i層22iの層厚の中央部に濃度のピークを設定することで、選択素子22のブレークダウン電圧を適宜設定できる。したがって、選択素子22のブレークダウン電圧を、抵抗変化部25の状態遷移の電圧を基準にして設定すれば、不揮発性記憶装置1におけるセット動作及びリセット動作を確実に行うことができるようになる。
【0017】
次に、本実施の形態に係る不揮発性記憶装置1について詳細に説明する。
図2に表したように、不揮発性記憶装置1においては、シリコン基板11が設けられており、シリコン基板11の上層部分及び上面上には、不揮発性記憶装置1の駆動回路(図示せず)が形成されている。シリコン基板11上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜12が設けられており、層間絶縁膜12上にはメモリセル部MCUが設けられている。
【0018】
メモリセル部MCUにおいては、シリコン基板11の上面に平行な一方向(以下、「ワード線方向」という)に延びる複数本のワード線WLからなるワード線配線層14と、シリコン基板11の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向(以下、「ビット線方向」という)に延びる複数本のビット線BLからなるビット線配線層15とが、絶縁層を介して交互に積層されている。ワード線WL及びビット線BLは、例えば、タングステン(W)により形成されている。また、ワード線WL同士、ビット線BL同士、ワード線WLとビット線BLとは、相互に接していない。
【0019】
そして、各ワード線WLと各ビット線BLとの最近接点には、シリコン基板11の上面に対して垂直な方向(以下、「上下方向」という)に延びるピラー16が設けられている。ピラー16は、ワード線WLとビット線BLとの間に形成されている。1本のピラー16により、1つのメモリセルMCが構成されている。すなわち、不揮発性記憶装置1は、ワード線WLとビット線BLとの最近接点毎にメモリセルMCが配置されたクロスポイント型の装置である。ワード線WL、ビット線BL及びピラー16の相互間は、例えばシリコン酸化物からなる層間絶縁膜17(図1参照)によって埋め込まれている。
【0020】
以下、図1を参照して、ピラー16の構成例を説明する。
ピラー16には、下方にワード線WLが配置され、上方にビット線BLが配置されたピラーと、下方にビット線BLが配置され、上方にワード線WLが配置されたピラーの2種類がある。図1においては、下方にワード線WLが配置され、上方にビット線BLが配置されたピラー16が示されている。このピラー16においては、下方(ワード線WL側)から上方(ビット線BL側)に向かって、下部電極膜21、選択素子22、中間電極膜23、バリアメタル24、抵抗変化部25、上部電極膜26及びストッパ膜27がこの順に積層されている。
【0021】
下部電極膜21はワード線WLに接し、ストッパ膜27はビット線BLに接している。下部電極膜21は例えば窒化チタン(TiN)からなり、膜厚は例えば5〜10nmである。
【0022】
抵抗変化部25は、例えば金属酸化物により形成されており、2水準以上の抵抗値を取り得る。本実施の形態に係る不揮発性記憶装置1では、例えば第1抵抗状態及び第2抵抗状態である。抵抗変化部25は、所定の電気信号の入力によって抵抗状態の切り替えがなされる。
【0023】
選択素子22としては、例えばポリシリコンが用いられる。選択素子22は、下層側から順に、導電型がn+形のn層22n、真性半導体を含むi層22i、及び導電型がp+形のp層22pを有する。
【0024】
なお、下方にビット線BLが配置され、上方にワード線WLが配置されたピラー16においては、選択素子22におけるn層22n、i層22i及びp層22pの積層順序が逆になっているが、それ以外の積層構造は、上述の下方にワード線WLが配置されたピラー16と同様である。
【0025】
中間電極膜23は、例えば、チタン、シリコン及び窒素を含有しており、例えば、チタン、シリコン及び窒素からなる化合物によって形成されている。中間電極膜23の上に形成されるバリアメタル24としては、例えば、チタンが用いられる。バリアメタル24によって、例えば界面抵抗の低減を図る。
【0026】
抵抗変化部25の上には、上部電極膜26が設けられる。上部電極膜26としては、例えば窒化チタン(TiN)が用いられる。また、上部電極膜26の上には、ストッパ膜27が設けられる。ストッパ膜27としては、例えばタングステン(W)が用いられる。
【0027】
図3は、選択素子の不純物濃度プロファイルの一例を示すグラフ図である。
図3において、横軸は選択素子22の深さ(上下方向の位置)、縦軸は不純物濃度を示している。
図3では、横軸の左から右にかけて、選択素子22のn層22n、i層22i及びp層22pの順に対応している。ここで、図3に例示したn層22nの不純物濃度は、シリコンに導入された燐(P)の濃度である。また、図3に例示したi層22iの不純物濃度は、シリコンに導入されたゲルマニウム(Ge)の濃度である。また、図3に例示したp層22pの不純物濃度は、シリコンに導入されたボロン(B)の濃度である。なお、図3において、n層22nとi層22iとの境界線及びp層22pとi層22iとの境界線は、説明の便宜上設けられたものである。
【0028】
選択素子22のi層22iでは、不純物220として、シリコンよりもバンドギャップエネルギーの小さいゲルマニウム(Ge)が導入される。i層22iにおいて、不純物220であるゲルマニウム(Ge)の濃度のピークPKは、i層22iの層厚における中央部に設けられている。すなわち、i層22iの層厚において、中央部では不純物濃度が高く、端部(n層22n側及びp層22p側)では不純物濃度が低くなる。
【0029】
i層22iにおけるこのような不純物濃度プロファイルにより、i層22iでのバンドギャップは、不純物220の濃度が高くなるほど狭くなる。つまり、i層22iでは、層厚の端部から中央部にかけてバンドギャップが狭くなる。これにより、選択素子22の逆方向バイアス時のブレークダウン電圧は、i層22iに不純物220が含まれない場合に比べて低電圧化される。
【0030】
選択素子22のブレークダウン電圧は、i層22iに導入する不純物220の濃度及び濃度プロファイルで設定される。したがって、i層22iの膜厚を変更せずに、不純物220の導入によって選択素子22のブレークダウン電圧を調整できることになる。
【0031】
ここで、ゲルマニウム(Ge)による不純物220の濃度プロファイルの一例は、次のようになる。
i層22iの不純物(ゲルマニウム(Ge))の濃度プロファイルと、p層22pの不純物(ボロン(B))の濃度プロファイルと、の交差点Cpでの濃度、及びi層22iの不純物(ゲルマニウム(Ge))の濃度プロファイルと、n層22nの不純物(燐(P))の濃度プロファイルと、の交差点Cnでの濃度が、1×1019cm−3以下であり、i層22iの不純物(ゲルマニウム(Ge))のピークPKの濃度が、1×1021cm−3以上である。
【0032】
図4は、選択素子の電圧(V)−電流(I)特性を例示するグラフ図である。
図4では、本実施の形態に係る不揮発性記憶装置1で用いられる選択素子22でのV−I特性及び比較例に係る選択素子22’でのV−I特性をそれぞれ例示している。
ここで、比較例に係る選択素子22’では、i層に不純物が導入されていない。
このグラフ図において、横軸は電圧(V)、縦軸は電流(I)を示している。横軸では、原点から右側が正電圧(順方向バイアス)、原点から左側が負電圧(逆方向バイアス)を示している。
【0033】
選択素子22及び選択素子22’において、順方向バイアスが印加された場合の電流特性は、あまり変化していない。一方、逆方向バイアスが印加された場合、選択素子22’ではブレークダウンしないが、選択素子22では、ブレークダウン電圧Vbkを超える逆方向バイアスが印加されるとブレークダウンする。このように、i層22iに不純物220を導入することで、順方向バイアス時の特性を維持しつつ、逆方向バイアス時の所定の電圧でブレークダウンを発生させることができる。
【0034】
図5は、本実施の形態に係る不揮発性記憶装置の等価回路の例を示す図である。
同図では、説明のため、一例として、縦3個×横3個の合計9個のメモリセルMCについての等価回路を示している。
【0035】
図5に表したように、不揮発性記憶装置1は、メモリセル部MCUと、制御部300と、を含む。メモリセル部MCUには、複数のメモリセルMCがマトリクス状に配置されている。
【0036】
制御部300は、ワード線WL(WL11〜WL13)及びビット線BL(BL11〜BL13)に電圧を与える。制御部300は、例えば、ワード線WL11、WL12及びWL13に接続されたワード線回路310と、ビット線BL11、BL12及びBL13に接続されたビット線回路320と、を含む。ワード線回路310は、例えばロウデコーダを含み、ビット線回路320は、例えばセンスアンプ回路を含む。ワード線WLは、ワード線回路310によって選択される。ビット線回路320は、読み出し時にはデータの検出を行い、データ書き込み時には書き込みデータを保持して、これに応じてビット線BLの電圧の制御を行う。
【0037】
制御部300によって印加される種々の電気信号が、ワード線WL11、WL12及びWL13と、ビット線BL11、BL12及びBL13と、が3次元的に交差するクロスポイントに設けられた、抵抗変化部25及び選択素子22に印加される。
【0038】
そして、制御部300からワード線WL11、WL12及びWL13に出力される電気信号によって、抵抗変化部25の抵抗状態が、第1抵抗状態及び第2抵抗状態のいずれかに制御され、この異なる抵抗状態が、情報を記憶するデータとして利用される。
【0039】
ここで、抵抗変化部25の抵抗を第2抵抗状態(高抵抗状態)から第1抵抗状態(低抵抗状態)に移行させる動作を、セット動作ということにする。一方、抵抗変化部25の抵抗を第1抵抗状態(低抵抗状態)から第2抵抗状態(高抵抗状態)に移行させる動作を、リセット動作ということにする。
【0040】
なお、以下では、説明を簡単にするために、抵抗変化部25の抵抗状態が高抵抗状態及び低抵抗状態の2つである場合として説明するが、抵抗変化部25の抵抗状態は3つ以上や4つ以上でも良く、すなわち、不揮発性記憶装置1は、多値のメモリであっても良い。
【0041】
(セット動作及びリセット動作)
図6は、抵抗変化部の抵抗状態の遷移を説明するグラフ図である。
同図において、横軸は、抵抗変化部25に印加される電圧(V)、縦軸は、抵抗変化部25に流れる電流(I)を示している。
同図では、第1抵抗状態(低抵抗状態)R1のV−I特性を実線で示し、第2抵抗状態(高抵抗状態)R2のV−I特性を破線で示している。
抵抗変化部25の抵抗状態は、第1抵抗状態R1と、第2抵抗状態R2と、のあいだで遷移する。
【0042】
本実施の形態に係る不揮発性記憶装置1では、セット動作及びリセット動作の電流電圧を反対極性にしたバイポーラ駆動が行われる。
例えば、リセット動作では、抵抗変化部25に正極側の+Vresetが印加されることで、抵抗変化部25の抵抗状態は、第1抵抗状態R1から第2抵抗状態R2へと遷移する。一方、セット動作では、抵抗変化部25に負極側の−Vsetが印加されることで、抵抗変化部25の抵抗状態は、第2抵抗状態R2から第1抵抗状態R1へと遷移する。
【0043】
ここで、縦3個×横3個の合計9個のメモリセルMCの等価回路を用いて、セット動作時及びリセット動作時の各メモリセルへの電圧印加の状態を説明する。
図7は、セット動作時の各メモリセルへの電圧印加の状態を例示する図である。
図8は、リセット動作時の各メモリセルへの電圧印加の状態を例示する図である。
図7及び図8において、メモリセルMC22は、セット動作、リセット動作の遷移対象となる選択メモリセルである。また、メモリセルMC22以外のメモリセルは、セット動作、リセット動作の遷移対象でない非選択メモリセルである。なお、いずれのメモリセルが選択メモリセル及び非選択メモリセルになっても同様である。セット動作及びリセット動作の各動作において、メモリセルMCに印加される電圧は、制御部300によって制御される。
【0044】
図7に表したように、セット動作では、選択対象メモリセルMC22と導通するワード線WL12の電位VW1をVset、ビット線BL12の電位VB1を、例えば0(V)にする。一方、選択対象メモリセルMC22と導通していないワード線WL11及びWL13の電位VW2を、例えば1/2Vset、ビット線BL11及びBL13の電位VB4を、例えば1/2Vsetにする。
ここで、電位VW2及びVB2は、同じ値である。また、電位VW2及びVB2は、Vsetと同じ極性で、Vsetよりも絶対値の小さい値である。電位VW2及びVB2として、好ましくは、Vsetの1/2、すなわち1/2Vsetである。これは、VB2−VW1と、VB1−VW2と、を等しくするためである。
【0045】
このようなセット動作では、選択対象メモリセルMC22の選択素子22には、VB1−VW1、すなわち逆方向バイアスの−Vsetが印加される。これにより、選択素子22はブレークダウンする。選択対象メモリセルMC22の抵抗変化部25には、ブレークダウンした選択素子22を介して−Vsetが印加され、抵抗変化部25の抵抗状態が、第2抵抗状態から第1抵抗状態へと遷移する。すなわち、選択対象メモリセルMC22に対してセット動作が行われる。
【0046】
一方、非選択対象メモリセルのうち、メモリセルMC11、MC13、MC31及びMC33の選択素子22には、VB2−VW2、すなわち0(V)の電位が与えられる。したがって、抵抗変化部25に電圧が印加されず、セット動作は行われない。
【0047】
また、非選択対象メモリセルのうち、メモリセルMC12及びMC32の選択素子22には、VB1−VW2、すなわち逆方向バイアスの−1/2Vsetが印加される。選択素子22は、逆方向バイアスの−1/2Vsetではブレークダウンしない。したがって、抵抗変化部25に電圧は印加されず、セット動作は行われない。
【0048】
また、非選択対象メモリセルのうち、メモリセルMC21及びMC23の選択素子22には、VB2−VW1、すなわち逆方向バイアスの−1/2Vsetが印加される。選択素子22は、逆方向バイアスの−1/2Vsetではブレークダウンしない。したがって、抵抗変化部25に電圧は印加されず、セット動作は行われない。
【0049】
次に、図8に表したように、リセット動作では、選択対象メモリセルMC22と導通するワード線WL12の電位VW3を、例えば0(V)、ビット線BL12の電位VB3をVresetにする。一方、選択対象メモリセルMC22と導通していないワード線WL11及びWL13の電位VW4をVreset、ビット線BL11及びBL13の電位VB4を、例えば0(V)にする。
ここで、電位VW3及びVB4は、同じ値である。また、Vresetは、図7に例示したセット動作時に用いる電位VB2と電位VW1との差(VB2−VW1)の絶対値、または電位VB1と電位VW2との差(VB1−VW2)の絶対値、よりも小さい。これは、選択素子22に逆方向バイアスである−Vresetが印加されても、選択素子22のブレークダウン電圧に達しないようにするためである。
【0050】
このようなリセット動作では、選択対象メモリセルMC22の選択素子22には、VB3−VW3、すなわち順方向バイアスの+Vresetが印加される。これにより、選択素子22には順方向電流が流れる。選択対象メモリセルMC22の抵抗変化部25には、選択素子22を介して+Vresetが印加され、抵抗変化部25の抵抗状態が、第1抵抗状態から第2抵抗状態へと遷移する。すなわち、選択対象メモリセルMC22に対してリセット動作が行われる。
【0051】
一方、非選択対象メモリセルのうち、メモリセルMC12、MC21、MC23及びMC32の選択素子22については、VB3−VW4またはVB4−VW3、すなわち0(V)の電位が与えられる。したがって、抵抗変化部25に電圧が印加されず、リセット動作は行われない。
【0052】
また、非選択対象メモリセルのうち、メモリセルMC11、MC13、MC31及びMC33の選択素子22には、VB4−VW4、すなわち逆方向バイアスの−Vresetが印加される。選択素子22は、逆方向バイアスの−Vresetではブレークダウンしない。したがって、抵抗変化部25に電圧は印加されず、リセット動作は行われない。
【0053】
このようなバイポーラ駆動を行うにあたり、選択素子22では、セット動作及びリセット動作の両極性の電圧(−Vset及び+Vreset)について、抵抗変化部25に対して遷移動作に必要な電流を与えられる特性が必要になる。
【0054】
具体的には、選択素子22には、少なくとも次に示す(1)〜(3)の特性が必要になる。
(1)順方向バイアスの+Vresetが印加された際、十分な導通特性が得られること。
(2)逆方向バイアスの−Vsetが印加された際、ブレークダウンによる十分な導通特性が得られること。
(3)逆方向バイアスの−1/2Vsetが印加された際、十分な絶縁特性が得られること。
【0055】
図4に表した選択素子22のV−I特性は、上記(1)〜(3)の特性を全て満たしている。
すなわち、選択素子22に、順方向バイアスである+Vresetが印加された場合、選択素子22はON状態であり、十分な導通特性を発揮する。すなわち、選択素子22のON電圧Vfは、リセット動作で用いる電位+Vresetよりも小さい。
また、選択素子22に、逆方向バイアスである−1/2Vsetが印加された場合、選択素子22はOFF状態であり、十分な絶縁特性を発揮する。すなわち、選択素子22のブレークダウン電圧Vbkは、電位−1/2Vsetよりも小さい。なお、逆方向バイアスである−Vresetは、−1/2Vsetよりも絶対値が小さいため、選択素子22はOFF状態であり、十分な絶縁特性を発揮する。
また、選択素子22に、逆方向バイアスである−Vsetが印加された場合、選択素子22はブレークダウン電圧Vbkに達している。すなわち、選択素子22はON状態であり、十分な導通特性を発揮する。
【0056】
不揮発性記憶装置1のメモリセルMCに用いられる選択素子22では、i層22iに導入する不純物220の濃度及び濃度プロファイルの設定によって、ブレークダウン電圧Vbkが調整される。すなわち、i層22iに導入する不純物220の濃度及び濃度プロファイルの設定によって、選択素子22のブレークダウン電圧Vbkが、VB2−VW2(例えば、−1/2Vset)よりも低く、VB1−VW1(例えば、−Vset)よりも高くなるよう調整される。
これにより、不揮発性記憶装置1においてバイポーラ駆動を行う際、確実にセット動作、リセット動作を行うことができるようになる。
【0057】
(第2の実施の形態)
次に、第2の実施の形態に係る不揮発性記憶装置1の製造方法の一例を説明する。
図9〜図13は、本実施の形態に係る不揮発性記憶装置1の製造方法を例示する工程断面図である。
先ず、図2に表したように、シリコン基板11の上面に、メモリセル部13を駆動するための駆動回路を形成する。次に、シリコン基板11上に層間絶縁膜12を形成する。次に、層間絶縁膜12内に、駆動回路まで到達するコンタクト(図示せず)を形成する。
【0058】
次に、図9に表したように、例えばダマシン法によって層間絶縁膜12の上層部分内にタングステンを埋め込み、複数本のワード線WLをワード線方向に延びるように相互に平行に形成する。これらのワード線WLにより、ワード線配線層14が形成される。次に、ワード線配線層14上に、窒化チタン(TiN)を例えば5〜10nmの厚さに堆積させて、下部電極膜21を形成する。下部電極膜21は、ワード線WLを形成するタングステンと選択素子22を形成するシリコンとの反応を抑制するバリア膜である。
【0059】
次に、下部電極膜21上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、n層22n、i層22i及びp層22pを連続的に形成する。
【0060】
すなわち、アモルファスシリコンを堆積させながらシリコンに対してドナーとなる不純物、例えば、リン(P)を導入することによりn層22nを形成する。
続いて、不純物220として、例えばゲルマニウム(Ge)を添加してアモルファスシリコンを堆積させ、i層22iを形成する。ここで、ゲルマニウム(Ge)の添加量は、例えば5重量%以上、30重量%以下である。
続いて、アモルファスシリコンを堆積させながらシリコンに対してアクセプタとなる不純物、例えば、ボロン(B)を導入することによりp層22pを形成する。
【0061】
これにより、PIN型のシリコンダイオードによる選択素子22が形成される。一例として、n層22nの膜厚は、例えば2nm以上、15nm以下である。リン濃度は、例えば1×1020以上、1×1021cm−3以下である。i層22iの膜厚は、例えば50nm以上、120nm以下である。p層22pの膜厚は、例えば2nm以上、15nm以下である。ボロン濃度は、例えば1×1020以上、2×1021cm−3以下である。
【0062】
なお、n層22n、i層22i及びp層22pに不純物を導入する方法として、イオン注入法を用いてもよい。すなわち、n層22nとしてポリシリコンを成膜した後に、リン(P)またはヒ素(As)をイオン注入する。また、i層22iとしてポリシリコンを成膜した後に、ゲルマニウム(Ge)をイオン注入する。また、p層22pとしてポリシリコンを成膜した後、ボロン(B)をイオン注入するようにしてもよい。
【0063】
この選択素子22の形成において、i層22iに導入する不純物220の濃度のピークが、i層22iの膜厚における中央部になるよう調整する。これにより、選択素子22のブレークダウン電圧Vbkを調整する。
【0064】
また、いずれの不純物注入法であっても、p層22pを形成後、p層22pの上に、ノンドープのシリコンを成膜してもよい。ここで、ノンドープのシリコン層とは、不純物が導入されていない領域のほか、p層22pよりも不純物(ボロン:B)の濃度が低い領域も含む。
また、いずれの不純物注入法であっても、n層22nを形成後、n層22nの上に、ノンドープのシリコンを成膜してもよい。ここで、ノンドープのシリコン層とは、不純物が導入されていない領域のほか、n層22nよりも不純物(燐:Pまたはヒ素:As)の濃度が低い領域も含む。
【0065】
次に、図10に表したように、選択素子22上に、チタン(Ti)からなるチタン層31を形成する。このとき、選択素子22の上面が還元され、自然酸化膜が除去される。チタン層31の厚さは、例えば、0.5〜2nmとする。次に、チタン層31上に、チタン窒化物(TiN)からなるチタン窒化物層32を形成する。チタン窒化物層32の厚さは、例えば、10nmとする。
【0066】
次に、図11に表したように、熱処理を施す。例えば、この熱処理の温度は500℃以上、700℃以下とし、例えば、600℃とする。また、時間は例えば1分間とする。これにより、チタン層31中に、選択素子22からシリコンが拡散し、チタン窒化物層32から窒素が拡散して、それぞれシリコンと反応する。この結果、TiSiNからなる中間電極膜23が形成される。また、チタン窒化物層32の一部は反応後も残留し、チタン窒化物(TiN)からなるバリアメタル24となる。
なお、中間電極膜23は、p層22pの上のほか、n層22nと下部電極膜21との間に形成してもよい。
【0067】
次に、図12に表したように、バリアメタル24上に抵抗変化部25を形成する。次に、抵抗変化部25の上に、上部電極膜26を形成し、その上に、例えばタングステンによるストッパ膜27を形成する。次に、TEOS(tetra ethyl ortho silicate)を原料とするシリコン酸化膜及びシリコン窒化膜を成膜してパターン形成用のマスク材を形成し、このマスク材をリソグラフィ法によりパターニングして、マスクパターン(図示せず)を形成する。
【0068】
次に、このマスクパターンをマスクとしてRIE(reactive ion etching:反応性イオンエッチング)を施し、ストッパ膜27、上部電極膜26、抵抗変化部25、バリアメタル24、中間電極膜23、選択素子22及び下部電極膜21を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、各ワード線WL上に複数本のピラー16が形成される。ピラー16のアスペクト比は、例えば4以上とする。
【0069】
次に、図13に表したように、例えば、ピラー16を埋め込むように、絶縁膜、例えばTEOSを原料とするCVD(chemical vapor deposition:化学気相成長)法により、シリコン酸化膜を堆積させる。
【0070】
次に、ストッパ膜27をストッパとしてCMP(chemical mechanical polishing:化学的機械研磨)を施し、シリコン酸化膜の上面を平坦化する。これにより、ピラー16間にシリコン酸化物からなる層間絶縁膜17が形成される。このとき、層間絶縁膜17の上面においてストッパ膜27の上面が露出する。
【0071】
次に、図1に示すように、層間絶縁膜17上に、さらに層間絶縁膜(図示せず)を形成し、ダマシン法によりビット線BLを形成する。すなわち、層間絶縁膜におけるビット線BLを形成する予定の領域に溝を形成し、配線材料、例えばタングステンを堆積させて溝内を埋め込み、CMPにより溝の外部に堆積されたタングステンを除去する。これにより、タングステンからなるビット線BLが形成される。また、これらの複数本のビット線BLにより、ビット線配線層15が形成される。各ビット線BLは、ビット線方向に配列された複数本のピラー16の上面に接続される。これにより、各ピラー16は、ワード線WLとビット線BLとの間に形成され、かつ、ワード線WL及びビット線BLに接続される。
【0072】
次に、ビット線BL上にピラー16を形成する。このピラー16を形成する際には、上述のワード線WL上に形成したピラー16に対して、選択素子22におけるn層22n、i層22i及びp層22pの積層順序を逆にする。以後、同様な方法により、ワード線配線層14、複数本のピラー16、ビット線配線層15及び複数本のピラー16を繰り返して形成する。これにより、図2に示すような構造体が作製される。
【0073】
次に、温度が例えば700℃以上、900℃以下、時間が例えば3秒以上、80秒以下の熱処理を施す。これにより、選択素子22を形成するシリコンが結晶化してポリシリコンになると共に、このシリコンに含まれる不純物が活性化する。このようにして、メモリセル部MCUが形成される。また、これにより、本実施の形態に係る不揮発性記憶装置1が製造される。
【0074】
(他の選択素子の構成例)
図14は、他の選択素子の構成例を説明する模式的断面図である。
同図(a)は、下層から、n層、i層及びp層の順に積層された選択素子22Aの構成例を示している。同図(b)は、下層から、p層、i層及びn層の順に積層された選択素子22Bの構成例を示している。
【0075】
選択素子22A及び22Bでは、i層22iにおけるn層22n側、及びi層22iにおけるp層22p側に、それぞれノンドープのシリコン層22sが設けられている。すなわち、i層22iには、例えばゲルマニウム(Ge)である不純物220が導入された中央部分と、不純物が導入されていない端部(シリコン層22s)とが設けられている。
【0076】
i層22iにシリコン層22sが設けられることで、i層22iにおける不純物220の濃度のピークを、i層22iの層厚における中央部に、より的確に設定できるようになる。すなわち、シリコン層22sの層厚を調整することで、i層22iにおける不純物220の濃度プロファイルの拡がりを調整できる。これにより、選択素子22におけるi層22iのバンドギャップを正確に調整し、ブレークダウン電圧を精度良く調整できるようになる。
【0077】
このようにして製造した不揮発性記憶装置1では、選択素子22の形成の際、i層22iに不純物220を添加し、i層22iの層厚の中央部に濃度のピークを設定することで、選択素子22のブレークダウン電圧を適宜設定できことになる。したがって、選択素子22のブレークダウン電圧を、抵抗変化部25の状態遷移の電圧を基準にして設定すれば、セット動作及びリセット動作を確実に行うことができる不揮発性記憶装置1が製造される。
【0078】
以上、本発明の実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【0079】
1…不揮発性記憶装置、11…シリコン基板、12…層間絶縁膜、13…メモリセル部、14…ワード線配線層、15…ビット線配線層、16…ピラー、17…層間絶縁膜、21…下部電極膜、22,22A,22B…選択素子、22i…i層、22n…n層、22p…p層、22s…シリコン層、23…中間電極膜、24…バリアメタル、25…抵抗変化部、26…上部電極膜、27…ストッパ膜、31…チタン層、32…チタン窒化物層、220…不純物、300…制御部、310…ワード線回路、320…ビット線回路、BL…ビット線、MC…メモリセル、MCU…メモリセル部、WL…ワード線
【特許請求の範囲】
【請求項1】
第1電極と、
第2電極と、
前記第1電極と前記第2電極との間に設けられ、第1抵抗状態と第2抵抗状態とのあいだを遷移する抵抗変化部と、
前記抵抗変化部と前記第1電極との間に設けられ、p形半導体を含むp層と真性半導体を含むi層とn形半導体を含むn層とを有し、前記真性半導体よりもバンドギャップエネルギーの小さい不純物であって前記i層における濃度のピークが前記i層の層厚における中央部にある不純物を含む選択素子と、
を備えたことを特徴とする不揮発性記憶装置。
【請求項2】
第1の方向に延びる前記第1電極が複数設けられ、前記第1の方向と交差する第2の方向に延びる前記第2電極が複数設けられ、前記複数の第1電極と前記複数の第2電極との間に、それぞれ前記抵抗変化部及び前記選択素子が設けられたことを特徴とする請求項1記載の不揮発性記憶装置。
【請求項3】
前記第1電極及び前記第2電極に電圧を与える制御部をさらに備え、
前記制御部は、
前記抵抗変化部を、前記第1抵抗状態から前記第2抵抗状態へと遷移させる際、前記選択素子に順方向バイアスを印加し、
前記抵抗変化部を、前記第2抵抗状態から前記第1抵抗状態へと遷移させる際、前記選択素子に逆方向バイアスを印加することを特徴とする請求項1または2に記載の不揮発性記憶装置。
【請求項4】
前記制御部は、
前記抵抗変化部を、前記第2抵抗状態から前記第1抵抗状態へと遷移させる際、前記抵抗変化部に、前記選択素子をブレークダウンさせる電圧を印加することを特徴とする請求項3記載の不揮発性記憶装置。
【請求項5】
前記制御部は、
前記抵抗変化部の抵抗状態を維持させる際、前記抵抗変化部に前記選択素子をブレークダウンさせる電圧以外の電圧を印加することを特徴とする請求項4記載の不揮発性記憶装置。
【請求項6】
前記真性半導体は、シリコンであり、
前記不純物は、ゲルマニウムであることを特徴とする請求項1〜5のいずれか1つに記載の不揮発性記憶装置。
【請求項7】
前記抵抗変化部における前記第1抵抗状態は、前記抵抗変化部における前記第2抵抗状態に比べて低抵抗であることを特徴とする請求項1記載の不揮発性記憶装置。
【請求項8】
前記選択素子のブレークダウン電圧は、前記抵抗変化部の抵抗状態が遷移する電圧を基準に設定されたことを特徴とする請求項1記載の不揮発性記憶装置。
【請求項9】
前記第1電極と、前記第2電極と、は互いに交差して設けられたことを特徴とする請求項1記載の不揮発性記憶装置。
【請求項10】
前記選択素子は、ポリシリコンによって形成されたことを特徴とする請求項1記載の不揮発性記憶装置。
【請求項11】
前記i層における不純物のピークの濃度は、1×1021cm−3以上であることを特徴とする請求項1記載の不揮発性記憶装置。
【請求項12】
前記選択素子には、前記i層における前記n層側、及び前記i層における前記p層側に、それぞれノンドープの半導体層が設けられたことを特徴とする請求項1記載の不揮発性記憶装置。
【請求項13】
基板に第1電極を設ける工程と、
前記第1電極の上に、n形半導体を含むn層を形成し、前記n層の上に、真性半導体を含むi層を形成し、前記真性半導体よりもバンドギャップエネルギーの小さい不純物を、前記i層における濃度のピークが前記i層の層厚における中央部になるよう添加し、前記i層の上に、p形半導体を含むp層を形成して、選択素子を設ける工程と、
前記選択素子の上に、抵抗変化部を設ける工程と、
前記抵抗変化部の上に、第2電極を設ける工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
【請求項1】
第1電極と、
第2電極と、
前記第1電極と前記第2電極との間に設けられ、第1抵抗状態と第2抵抗状態とのあいだを遷移する抵抗変化部と、
前記抵抗変化部と前記第1電極との間に設けられ、p形半導体を含むp層と真性半導体を含むi層とn形半導体を含むn層とを有し、前記真性半導体よりもバンドギャップエネルギーの小さい不純物であって前記i層における濃度のピークが前記i層の層厚における中央部にある不純物を含む選択素子と、
を備えたことを特徴とする不揮発性記憶装置。
【請求項2】
第1の方向に延びる前記第1電極が複数設けられ、前記第1の方向と交差する第2の方向に延びる前記第2電極が複数設けられ、前記複数の第1電極と前記複数の第2電極との間に、それぞれ前記抵抗変化部及び前記選択素子が設けられたことを特徴とする請求項1記載の不揮発性記憶装置。
【請求項3】
前記第1電極及び前記第2電極に電圧を与える制御部をさらに備え、
前記制御部は、
前記抵抗変化部を、前記第1抵抗状態から前記第2抵抗状態へと遷移させる際、前記選択素子に順方向バイアスを印加し、
前記抵抗変化部を、前記第2抵抗状態から前記第1抵抗状態へと遷移させる際、前記選択素子に逆方向バイアスを印加することを特徴とする請求項1または2に記載の不揮発性記憶装置。
【請求項4】
前記制御部は、
前記抵抗変化部を、前記第2抵抗状態から前記第1抵抗状態へと遷移させる際、前記抵抗変化部に、前記選択素子をブレークダウンさせる電圧を印加することを特徴とする請求項3記載の不揮発性記憶装置。
【請求項5】
前記制御部は、
前記抵抗変化部の抵抗状態を維持させる際、前記抵抗変化部に前記選択素子をブレークダウンさせる電圧以外の電圧を印加することを特徴とする請求項4記載の不揮発性記憶装置。
【請求項6】
前記真性半導体は、シリコンであり、
前記不純物は、ゲルマニウムであることを特徴とする請求項1〜5のいずれか1つに記載の不揮発性記憶装置。
【請求項7】
前記抵抗変化部における前記第1抵抗状態は、前記抵抗変化部における前記第2抵抗状態に比べて低抵抗であることを特徴とする請求項1記載の不揮発性記憶装置。
【請求項8】
前記選択素子のブレークダウン電圧は、前記抵抗変化部の抵抗状態が遷移する電圧を基準に設定されたことを特徴とする請求項1記載の不揮発性記憶装置。
【請求項9】
前記第1電極と、前記第2電極と、は互いに交差して設けられたことを特徴とする請求項1記載の不揮発性記憶装置。
【請求項10】
前記選択素子は、ポリシリコンによって形成されたことを特徴とする請求項1記載の不揮発性記憶装置。
【請求項11】
前記i層における不純物のピークの濃度は、1×1021cm−3以上であることを特徴とする請求項1記載の不揮発性記憶装置。
【請求項12】
前記選択素子には、前記i層における前記n層側、及び前記i層における前記p層側に、それぞれノンドープの半導体層が設けられたことを特徴とする請求項1記載の不揮発性記憶装置。
【請求項13】
基板に第1電極を設ける工程と、
前記第1電極の上に、n形半導体を含むn層を形成し、前記n層の上に、真性半導体を含むi層を形成し、前記真性半導体よりもバンドギャップエネルギーの小さい不純物を、前記i層における濃度のピークが前記i層の層厚における中央部になるよう添加し、前記i層の上に、p形半導体を含むp層を形成して、選択素子を設ける工程と、
前記選択素子の上に、抵抗変化部を設ける工程と、
前記抵抗変化部の上に、第2電極を設ける工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2011−222929(P2011−222929A)
【公開日】平成23年11月4日(2011.11.4)
【国際特許分類】
【出願番号】特願2010−137167(P2010−137167)
【出願日】平成22年6月16日(2010.6.16)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年11月4日(2011.11.4)
【国際特許分類】
【出願日】平成22年6月16日(2010.6.16)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
[ Back to top ]