抵抗変化メモリ
【課題】非オーミック素子の厚さを薄くする。
【解決手段】本発明の例に係わる抵抗変化メモリは、第1方向に延びる第1の配線と、第2方向に延びる第2の配線と、第1の配線と第2の配線との交点に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子20と非オーミック素子30とが直列接続されたセルユニットセルユニットCUと、を具備し、非オーミック素子30Aは、メタル層31と、第1の半導体層33と、半導体層33とメタル層31との間に設けられ、第1のメタル層31との界面に偏在層38bを有する第2の半導体層38とを含む。
【解決手段】本発明の例に係わる抵抗変化メモリは、第1方向に延びる第1の配線と、第2方向に延びる第2の配線と、第1の配線と第2の配線との交点に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子20と非オーミック素子30とが直列接続されたセルユニットセルユニットCUと、を具備し、非オーミック素子30Aは、メタル層31と、第1の半導体層33と、半導体層33とメタル層31との間に設けられ、第1のメタル層31との界面に偏在層38bを有する第2の半導体層38とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、抵抗変化メモリに関する。
【背景技術】
【0002】
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするReRAM(Resistive RAM)や、相変化素子をメモリ素子とするPCRAM(Phase change RAM)などの抵抗変化メモリが注目を集めている。
【0003】
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、DRAM並みの高速動作が可能であるという点にある。
【0004】
このような抵抗変化メモリが実用化されると、例えば、ファイルメモリとしてのNANDフラッシュメモリとワークメモリとしてのDRAMとを、この抵抗変化メモリで置き換えることも可能である。
【0005】
例えば、クロスポイント型メモリセルアレイにおいて、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される(例えば、特許文献1を参照)。
【0006】
整流素子の構成部材の膜厚が厚くなると、整流素子を加工した後にできる溝のアスペクト比が大きくなり、メモリセルアレイの三次元化には不利となる。そのため、整流素子の膜厚を薄くすることが、望まれる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2007−281208号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
非オーミック素子の厚さを薄くすることができる技術について提案する。
【課題を解決するための手段】
【0009】
本発明の実施形態に係わる抵抗変化メモリは、第1方向に延びる第1の配線と、前記第1方向に交差する第2方向に延びる第2の配線と、前記第1の配線と前記第2の配線との交点に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子と非オーミック素子とが直列接続されたセルユニットと、を具備し、前記非オーミック素子は、メタル層と、第1の不純物を含む第1の半導体層と、前記第1の半導体層と前記メタル層との間に設けられ、前記第1のメタル層との界面に偏在層を有する第2の半導体層とを含む。
【図面の簡単な説明】
【0010】
【図1】抵抗変化メモリの構成例を示す図。
【図2】クロスポイント型メモリセルアレイを示す図。
【図3】セルユニットを示す図。
【図4】メモリ素子と整流素子との接続関係を示す図。
【図5A】第1及び第2制御回路のレイアウトを示す図。
【図5B】第1及び第2制御回路のレイアウトを示す図。
【図6】第1及び第2制御回路のレイアウトを示す図。
【図7A】抵抗変化メモリの動作を説明する図。
【図7B】抵抗変化メモリの動作を説明する図。
【図7C】抵抗変化メモリの動作を説明する図。
【図8】第1の実施形態に係る抵抗変化メモリのセルユニットの基本例を示す図。
【図9】第1の実施形態に係る抵抗変化メモリのセルユニットの基本例を示す図。
【図10A】非オーミック素子の動作原理を説明するための図。
【図10B】非オーミック素子の動作原理を説明するための図。
【図10C】非オーミック素子の動作原理を説明するための図。
【図10D】非オーミック素子の動作原理を説明するための図。
【図11A】非オーミック素子の電気的特性を説明するための図。
【図11B】非オーミック素子の電気的特性を説明するための図。
【図12】セルユニットの実施例を示す図。
【図13】セルユニットの実施例を示す図。
【図14】セルユニットの実施例を示す図。
【図15A】セルユニットの実施例を示す図。
【図15B】偏在層の不純物濃度の分布を説明するための図。
【図16】セルユニットの実施例を示す図。
【図17】セルユニットの実施例を示す図。
【図18】導電体の実効仕事関数を示す図。
【図19A】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図19B】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図19C】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図19D】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図19E】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図19F】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図20】第2の実施形態に係る抵抗変化メモリのセルユニットの基本例を示す図。
【図21】第2の実施形態に係る抵抗変化メモリのセルユニットの基本例を示す図。
【図22】セルユニットの実施例を示す図。
【図23】セルユニットの実施例を示す図。
【図24】セルユニットの実施例を示す図。
【図25】セルユニットの実施例を示す図。
【図26】セルユニットの実施例を示す図。
【図27】セルユニットの実施例を示す図。
【発明を実施するための形態】
【0011】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【0012】
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。
【0013】
[実施形態]
<1> 第1の実施形態
(1) 抵抗変化メモリ
(a) 全体構成
図1乃至図10を用いて、本発明の第1の実施形態に係る抵抗変化メモリについて、説明する。
【0014】
図1は、抵抗変化メモリの主要部を示している。
【0015】
抵抗変化メモリ(例えば、チップ)1は、クロスポイント型メモリセルアレイ2を有する。
【0016】
例えば、クロスポイント型メモリセルアレイ2の第1方向の一端に、第1制御回路3が配置され、第1方向に交差する第2方向の一端に、第2制御回路4が配置される。
【0017】
第1制御回路3は、例えば、ロウアドレス信号に基づいて、クロスポイント型メモリセルアレイ2のロウを選択する。第2制御回路4は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ2のカラムを選択する。
【0018】
第1及び第2制御回路3,4は、メモリセルアレイ2内のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
【0019】
ここで、本実施形態の抵抗変化メモリ1において、例えば、書き込みをセット、消去をリセットとよぶ。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、リセット状態の抵抗値より高いか又は低いかは重要ではない。
【0020】
また、セット動作において、メモリ素子が取り得る複数の抵抗値のレベルうち、1つのレベルを選択的に書き込めるようにすることによって、1つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【0021】
コントローラ5は、制御信号及びデータを抵抗変化メモリ1に供給する。制御信号は、コマンド・インターフェイス回路6に入力され、データは、データ入出力バッファ7に入力される。コントローラ5はチップ1内に配置されていてもよいし、チップ1とは別のチップ(ホスト装置)内に配置されていてもよい。
【0022】
コマンド・インターフェイス回路6は、制御信号に基づいて、コントローラ5からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、コマンド・インターフェイス回路6は、そのデータをデータ入出力バッファ7からステートマシーン8に転送する。
【0023】
ステートマシーン8は、コマンドデータに基づいて、抵抗変化メモリ1の動作を管理する。例えば、ステートマシーン8は、コントローラ5からのコマンドデータに基づいて、セット/リセット動作及び読み出し動作を管理する。コントローラ5は、ステートマシーン8が管理するステータス情報を受け取り、抵抗変化メモリ1での動作結果を判断することも可能である。
【0024】
セット/リセット動作及び読み出し動作において、コントローラ5は、アドレス信号を抵抗変化メモリ1に供給する。アドレス信号は、アドレスバッファ9を経由して、第1及び第2制御回路3,4に入力される。
【0025】
電位供給回路10は、ステートマシーン8からの命令に基づき、例えば、セット/リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを、所定のタイミングで出力する。電位供給回路10は、例えば、パルスジェネレータ10Aを含み、コマンドデータ及び制御信号が示す動作に応じて、出力する電圧パルス/電流パルスの電圧値/電流値及びパルス幅を制御する。
【0026】
図2は、クロスポイント型メモリセルアレイの構造を示す鳥瞰図である。
【0027】
クロスポイント型メモリセルアレイ2は、基板11上に配置される。基板11は、半導体基板(例えば、シリコン基板)、又は、半導体基板上の層間絶縁膜である。尚、基板11が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ2下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、抵抗変化メモリの周辺回路として形成されていてもよい。
【0028】
クロスポイント型メモリセルアレイ2は、例えば、複数のメモリセルアレイ(メモリセルレイヤーともよばれる)のスタック構造から構成される。
【0029】
図2は、一例として、クロスポイント型メモリセルアレイ2が、第3方向(基板11の主平面に対して垂直な方向)にスタックされた4つのメモリセルアレイM1,M2,M3,M4から構成される場合を示している。スタックされるメモリセルアレイの数は、2つ以上であればよい。尚、クロスポイント型メモリセルアレイ2は、1つのメモリセルアレイから構成されてもよい。また、スタックされた2つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、2つのメモリセルアレイが、電気的に分離されていてもよい。
【0030】
図2のように、複数のメモリセルアレイM1,M2,M3,M4がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。第1及び第2制御回路3,4は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの1つを選択する。第1及び第2の制御回路3,4は、スタックされた複数のメモリセルアレイのうちの1つに対してデータの書き込み/消去/読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの2つ以上又は全てに対して同時にデータの書き込み/消去/読み出しを行うこともできる。
【0031】
メモリセルアレイM1は、第1及び第2方向にアレイ状に配置された複数のセルユニットCU1から構成される。これと同様に、メモリセルアレイM2は、アレイ状に配置された複数のセルユニットCU2から構成され、メモリセルアレイM3は、アレイ状に配置された複数のセルユニットCU3から構成され、メモリセルアレイM4は、アレイ状に配置された複数のセルユニットCU4から構成される。
【0032】
また、基板11上には、基板11側から順に、配線L1(j−1),L1(j),L1(j+1)、配線L2(i−1),L2(i),L2(i+1)、配線L3(j−1),L3(j),L3(j+1)、配線L4(i−1),L4(i),L4(i+1)、配線L5(j−1),L5(j),L5(j+1)が、配置される。
【0033】
基板11側から奇数番目の配線、即ち、配線L1(j−1),L1(j),L1(j+1)、配線L3(j−1),L3(j),L3(j+1)及び配線L5(j−1),L5(j),L5(j+1)は、第2方向に延びる。
【0034】
基板11側から偶数番目の配線、即ち、配線L2(i−1),L2(i),L2(i+1)及び配線L4(i−1),L4(i),L4(i+1)は、第2方向に交差する第1方向に延びる。
【0035】
これらの配線は、ワード線又はビット線として用いられる。
【0036】
最下層の第1番目のメモリセルアレイM1は、第1番目の配線L1(j−1),L1(j),L1(j+1)と第2番目の配線L2(i−1),L2(i),L2(i+1)との間に配置される。メモリセルアレイM1に対するセット/リセット動作及び読み出し動作において、配線L1(j−1),L1(j),L1(j+1)及び配線L2(i−1),L2(i),L2(i+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0037】
メモリセルアレイM2は、第2番目の配線L2(i−1),L2(i),L2(i+1)と第3番目の配線L3(j−1),L3(j),L3(j+1)との間に配置される。メモリセルアレイM2に対するセット/リセット動作及び読み出し動作において、配線L2(i−1),L2(i),L2(i+1)及び配線L3(j−1),L3(j),L3(j+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0038】
メモリセルアレイM3は、第3番目の配線L3(j−1),L3(j),L3(j+1)と第4番目の配線L4(i−1),L4(i),L4(i+1)との間に配置される。メモリセルアレイM3に対するセット/リセット動作及び読み出し動作において、配線L3(j−1),L3(j),L3(j+1)及び配線L4(i−1),L4(i),L4(i+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0039】
メモリセルアレイM4は、第4番目の配線L4(i−1),L4(i),L4(i+1)と第5番目の配線L5(j−1),L5(j),L5(j+1)との間に配置される。メモリセルアレイM4に対するセット/リセット動作及び読み出し動作において、配線L4(i−1),L4(i),L4(i+1)及び配線L5(j−1),L5(j),L5(j+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0040】
ここで、配線L1(j−1),L1(j),L1(j+1)と配線L2(i−1),L2(i),L2(i+1)とが交差する箇所に、セルユニットCU1が配置される。これと同様に、配線L2(i−1),L2(i),L2(i+1)と配線L3(j−1),L3(j),L3(j+1)とが交差する箇所、配線L3(j−1),L3(j),L3(j+1)と配線L4(i−1),L4(i),L4(i+1)とが交差する箇所、配線L4(i−1),L4(i),L4(i+1)と配線L5(j−1),L5(j),L5(j+1)とが交差する箇所に、セルユニットCU2,CU3,CU4がそれぞれ配置される。つまり、クロスポイント型メモリセルアレイ2は、第3方向に連続して積層される複数の配線の交差する箇所に、セルユニットが配置されている。
【0041】
尚、スタックされるメモリセルアレイが、絶縁膜によって、各層毎に分離される場合、第1及び第2方向に延在する配線はスタックされる2つのメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線及びビット線としての配線が、それぞれ設けられる。
【0042】
図3は、クロスポイント型メモリセルアレイにおける、配線及びセルユニットの構造の一例を示している。
図3において、図2における2つのメモリセルアレイM1,M2内のセルユニットCU1,CU2が示されている。この場合、図2における2つのメモリセルアレイM3,M4内のセルユニットの構成は、図2における2つのメモリセルアレイM1、M2内のセルユニットの構成と同じになる。
【0043】
積層されたセルユニットCU1,CU2は、1つの配線L2(i)を共有する。
【0044】
セルユニットCU1の電流経路の一端が、配線L1(j)に接続され、セルユニットCU1の電流経路の他端が、配線L2(i)に接続される。セルユニットCU2の電流経路の一端が配線L2(i)に接続され、セルユニットCU2の電流経路の他端が配線L3(j)に接続される。
【0045】
セルユニットCU1,CU2のそれぞれは、メモリ素子と非オーミック素子とから構成される。メモリ素子と非オーミック素子は直列に接続されている。非オーミック素子には、例えば、整流素子が用いられている。
【0046】
メモリ素子及び非オーミック素子としての整流素子の接続関係は、様々なパターンが存在する。但し、1つのメモリセルアレイ内の全てのセルユニットは、メモリ素子と整流素子との接続関係が同じであることが必要である。
【0047】
図4は、メモリ素子と整流素子との接続関係を示している。
1つのセルユニットにおいて、メモリ素子と整流素子との接続関係は、メモリ素子と整流素子の位置関係が2通り、整流素子の向きが2通りで、合計4通り存在する。したがって、2つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、16通り(4通り×4通り)存在する。図4のa〜pは、この16通りの接続関係を表している。本発明の実施形態は、これら16通りの接続関係の全てに対して適用可能である。
【0048】
図5A及び図5Bは、第1及び第2制御回路のレイアウトの第1例を示している。
【0049】
図5AのメモリセルアレイMsは、図2で示したメモリセルアレイM1,M2,M3,M4のいずれか1層に相当する。図5Aに示すように、メモリセルアレイMsは、アレイ状に配置される複数のセルユニットCUsから構成される。セルユニットCUsの一端は、配線Ls(j−1),Ls(j),Ls(j+1)に接続され、セルユニットCUsの他端は、配線Ls+1(i−1),Ls+1(i),Ls+1(i+1)に接続される。
【0050】
図5Bに示すように、メモリセルアレイMs+1は、アレイ状に配置される複数のセルユニットCUs+1から構成される。セルユニットCUs+1の一端は、配線Ls+1(i−1),Ls+1(i),Ls+1(i+1)に接続され、その他端は、配線Ls+2(j−1),Ls+2(j),Ls+2(j+1)に接続される。
【0051】
但し、図5A及び図5Bにおいて、sは、1,3,5,7,…とする。
【0052】
配線Ls+1(i−1),Ls+1(i),Ls+1(i+1)の第1方向の一端に、スイッチ素子SW1を介して、第1制御回路3が接続される。スイッチ素子SW1は、例えば、制御信号Zs+1(i−1),Zs+1(i),Zs+1(i+1)により制御される。スイッチ素子SW1は、例えば、Nチャネル型電界効果トランジスタ(FET : Field Effect Transistor)から構成される。
【0053】
配線Ls(j−1),Ls(j),Ls(j+1)の第2方向の一端に、スイッチ素子SW2を介して、第2制御回路4が接続される。スイッチ素子SW2は、例えば、制御信号Zs(j−1),Zs(j),Zs(j+1)により制御される。スイッチ素子SW2は、例えば、Nチャネル型FETから構成される。
【0054】
配線Ls+2(j−1),Ls+2(j),Ls+2(j+1)の第2方向の一端に、スイッチ素子SW2’を介して、第2制御回路4が接続される。スイッチ素子SW2’は、例えば、制御信号Zs+2(j−1),Zs+2(j),Zs+2(j+1)により制御される。スイッチ素子SW2’は、例えば、Nチャネル型FETから構成される。
【0055】
図6は、第1及び第2制御回路のレイアウトの第2例を示している。尚、図6において、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の内部構成は、図5A又は図5Bに示されるメモリセルアレイと実質的に同じであるため、図6において、メモリセルアレイの内部構成の図示は省略する。
【0056】
第2例のレイアウトが第1例のレイアウトと異なる点は、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の第1方向の両端に、それぞれ第1制御回路3が配置され、かつ、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の第2方向の両端に、それぞれ第2制御回路4が配置されることにある。但し、図6のsは、1,5,9,13,…とする。
【0057】
配線Ls+1(i−1),Ls+1(i),Ls+1(i+1)の第1方向の両端に、スイッチ素子SW1を介して、第1制御回路3がそれぞれ接続される。スイッチ素子SW1は、例えば、制御信号Zs+1(i−1),Zs+1(i),Zs+1(i+1),Zs+3(i−1),Zs+3(i),Zs+3(i+1)により制御される。スイッチ素子SW1は、例えば、Nチャネル型FETから構成される。
【0058】
配線Ls(j−1),Ls(j),Ls(j+1)の第2方向の両端に、スイッチ素子SW2を介して、第2制御回路4がそれぞれ接続される。スイッチ素子SW2は、例えば、制御信号Zs(j−1),Zs(j),Zs(j+1),Zs+2(j−1),Zs+2(j),Zs+2(j+1)により制御される。スイッチ素子SW2は、例えば、Nチャネル型FETから構成される。
【0059】
(b) 動作
図7A乃至図7Cを参照して、本実施形態の抵抗変化メモリの動作について、説明する。
【0060】
図7A及び図7Bを用いて、ユニポーラ動作又はバイポーラ動作のメモリ素子を用いた場合における、クロスポイント型メモリセルアレイを含む抵抗変化メモリの基本動作について、説明する。
【0061】
抵抗変化メモリに用いられるメモリ素子の一例として、ユニポーラ動作又はバイポーラ動作とよばれる動作モードで駆動するメモリ素子が存在する。ユニポーラ動作のメモリ素子は、メモリ素子に供給される電圧(又は電流)の大きさに依存して、その抵抗状態が変化する。バイポーラ動作のメモリ素子は、メモリ素子に供給される電圧(又は電流)の極性に依存して、その抵抗値が変化する。
【0062】
図7Aは、ユニポーラ動作のメモリ素子が用いられた抵抗変化メモリにおける各配線の設定電位の一例を示している。
【0063】
図7Aに示されるように、ユニポーラ動作のメモリ素子を用いた抵抗変化メモリにおいて、動作対象のセルユニット(以下では、選択セルユニットとよぶ)90(sel)に対して、選択セルユニット90の非オーミック素子(例えば、ダイオード)に順バイアスが印加されるように、選択された配線L1(j),L2(i)の電位が設定される。例えば、選択セルユニット90が接続された一方の配線L(j)には、選択電位Vsが印加され、選択セルユニット90が接続された他方の配線L2(i)には、選択電位として0Vが印加される。この選択電位の電位差は、メモリ素子の抵抗状態を変化させるために必要な電圧である。
【0064】
ユニポーラ動作のメモリ素子の抵抗値を変化させる場合には、高抵抗状態(リセット)又は低抵抗状態(セット)のどちらに変化させるかに応じて、配線L1(j),L2(i)間の電位差又は電位の印加期間の少なくとも一方が、変化される。これによって、選択セルユニット90に対して、ユニポーラ動作のメモリ素子の抵抗状態を変化させる電流/電圧が、供給される。
【0065】
また、非選択の配線L1(j−1),L1(j+1),L2(i−1),L2(i+1)間に接続されたセルユニット(以下では、非選択セルユニットとよぶ)99(unsel)に対して、ダイオードに逆バイアスが印加されるように、非選択の配線の電位が制御される。つまり、非選択の一方の配線L1(j−1),L1(j+1)には、電位V1A(例えば、0V)が印加され、非選択の他方の配線L2(i−1),L2(i+1)には、電位V1B(例えば、Vs)が印加される。
【0066】
ここで、1つのメモリセルアレイ内において、選択された配線L1(j),L2(i)と選択されない配線L1(j−1),L1(j+1),L2(i−1),L2(i+1)との間に接続されたセルユニット(以下では、半選択セルユニットとよぶ)95(hsel)が、存在する。半選択セルユニット95に対して、半選択セルユニット95の端子間の電位差が、メモリ素子の抵抗値を変化させない大きさの電圧、例えば、実質的に0Vになるように、非選択の配線に印加される電位V1A,V1Bの大きさ(ここでは、電位Vs又は0V)が適宜設定される。
【0067】
これによって、選択セルユニット以外のセルユニットにおいて、それらのメモリ素子の抵抗値が変化することが抑制される。
【0068】
図7Bは、バイポーラ動作のメモリ素子が用いられた抵抗変化メモリにおける各配線の設定電位の一例を示している。
【0069】
図7Bに示されるように、バイポーラ動作のメモリ素子を用いた抵抗変化メモリにおいて、選択セルユニットに対して、ユニポーラ動作のメモリ素子と同様に、選択された配線L1(j),L2(i)間に、選択セルユニット90のメモリ素子の抵抗状態を変化させる電圧/電流を生成するために、選択電位Vs,0Vがそれぞれ印加される。
【0070】
バイポーラ動作のメモリ素子の抵抗状態を変化させる場合には、高抵抗状態又は低抵抗状態のどちらに変化させるかに応じて、配線L1(j)及び配線L2(i)のいずれか一方が高電位(例えば、電位Vs)に設定され、他方が低電位(例えば、0V)に設定される。つまり、バイポーラ動作のメモリ素子は、変化させる抵抗状態に応じて、メモリ素子の一端から他端へ、あるいは、メモリ素子の他端から一端へ、双方向に電流が流される。これによって、選択セルユニット90に対して、バイポーラ動作のメモリ素子の抵抗状態を変化させる電圧/電流が、供給される。
【0071】
バイポーラ動作のメモリ素子がクロスポイント型メモリセルアレイに用いられた場合、ユニポーラ動作のメモリ素子と同様に同じ大きさの逆バイアスが印加されるように非選択の配線L1(j−1),L1(j+1),L2(i−1),L2(i+1)の電位が設定されると、バイポーラ動作のメモリ素子の抵抗状態が変化してしまう。そのため、非選択セルユニット99に対して、その端子間の電位差は、実質的に0Vになるように、非選択の配線L1(j−1),L1(j+1),L2(i−1),L2(i+1)の電位(ここでは、Vs/2)が、それぞれ設定される。
【0072】
また、半選択セルユニット95に対して、メモリ素子の抵抗値を変化させない大きさになるように、非選択の配線L1(j−1),L1(j+1),L2(i−1),L2(i+1)の電位が設定される。それゆえ、図7Bに示されるように、非選択の配線L1(j−1),L1(j+1),L2(i−1),L2(i+1)の電位は、例えば、Vs/2に設定される。
【0073】
これによって、非選択セルユニットの端子間の電位差は、実質的に0Vになり、半選択セルユニットの端子間の電位差は、Vs/2になる。ここで、電位差Vs/2及びこの電位差によって生じる電流は、バイポーラ動作のメモリ素子の抵抗値をほとんど変化させない大きさであることが必要である。
【0074】
図7A及び図7Bのように、配線の電位を適宜設定することによって、選択セルユニット90にメモリ素子の抵抗状態を変化させる電圧/電流を与えることができ、選択セルユニット90以外のセルユニット95,99において、それらのメモリ素子の抵抗値が変化するのを抑制できる。
【0075】
図7Cを用いて、複数のメモリセルアレイを含むクロスポイント型メモリセルアレイに対する動作について、説明する。
【0076】
図7Cは、2つのメモリセルアレイを示している。
メモリセルアレイM1は、図2のメモリセルアレイM1に相当し、メモリセルアレイM2は、図2のメモリセルアレイM2に相当する。セルユニットCU1,CU2内のメモリ素子及び非オーミック素子(例えば、整流素子)の接続関係は、図4のaに相当する。
【0077】
ここでは、ユニポーラ動作のメモリ素子が用いられた場合を例示して、2つのメモリセルアレイに対する動作について、説明する。
【0078】
A. セット動作
メモリセルアレイM1内の選択セルユニットCU1-selに対して書き込み(セット)動作が実行される場合について説明する。
【0079】
選択セルユニットCU1-selの初期状態は、例えば、消去(リセット)状態である。
また、例えば、リセット状態を高抵抗状態(100kΩ〜1MΩ)とし、セット状態を低抵抗状態(1kΩ〜10kΩ)とする。
【0080】
選択された配線L2(i)は高電位側の電源電位Vddに接続され、選択された配線L1(j)が低電位側の電源電位Vss(例えば、グランド電位)に接続される。
【0081】
また、基板側から1番目の配線のうち、選択された配線L1(j)以外の残りの非選択の配線L1(j−1),L1(j+1)は電源電位Vddに接続される。基板側から2番目の配線のうち、選択された配線L2(i)以外の非選択の配線L2(i+1)は電源電位Vssに接続される。
【0082】
さらに、基板側から3番目の非選択の配線L3(j−1),L3(j),L3(j+1)は電源電位Vssに接続される。
【0083】
この時、選択セルユニットCU1-sel内の整流素子(例えば、ダイオード)には、順バイアスが印加される。そのため、定電流源12からのセット電流I-setは選択セルユニットCU1-selに流れ、選択セルユニットCU1-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
【0084】
ここで、セット動作時において、選択セルユニットCU1-sel内のメモリ素子に、例えば、3V〜6Vの電圧が10ns〜100ns程度の期間(パルス幅)、印加される。そのメモリ素子(高抵抗状態)に流すセット電流I-setの電流値は、例えば、1μA程度で、その電流密度は、1×103〜1×106A/cm2の範囲内の値にされる。
【0085】
一方、メモリセルアレイM1内の非選択セルユニットCU1-unselのうち、非選択の配線L1(j−1),L1(j+1)と非選択の配線L2(i+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。これと同様に、メモリセルアレイM2内の非選択セルユニットCU2-unselのうち、選択された配線L2(i)と非選択の配線L3(j−1),L3(j),L3(j+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。
【0086】
尚、選択された配線L2(i)と非選択の配線L3(j−1),L3(j+1)との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ(Vdd−Vdd)にされる。これと同様に、選択された配線L3(i)と非選択の配線L2(i+1)との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ(Vss−Vss)にされる。
【0087】
B. リセット動作
次に、メモリセルアレイM1内の選択セルユニットCU1-selに対して消去(リセット)動作を行う場合について説明する。
【0088】
選択された配線L2(i)は高電位側の電源電位Vddに接続され、選択された配線L1(j)は低電位側の電源電位Vssに接続される。
【0089】
また、基板側から1番目の配線のうち、選択された配線L1(j)以外の残りの非選択の配線L1(j−1),L1(j+1)は電源電位Vddに接続される。基板側から2番目の配線のうち、選択された配線L2(i)を除いた非選択の配線L2(i+1)は電源電位Vssに接続される。
【0090】
さらに、基板側から3番目の非選択の配線L3(j−1),L3(j),L3(j+1)は電源電位Vssに接続される。
【0091】
この時、選択セルユニットCU1-sel内の整流素子には、順バイアスが印加されるため、定電流源12からのリセット電流I-resetが選択セルユニットCU1-selに流れ、選択セルユニットCU1-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
【0092】
ここで、リセット動作時において、選択セルユニットCU1-sel内のメモリ素子には、0.5V〜3Vの電圧が200ns〜1μs程度の期間(パルス幅)、印加される。そのメモリ素子(低抵抗状態)に流すリセット電流I-resetの電流は、1μA〜100μA程度であり、電流密度としては、1×104〜1×107A/cm2の範囲内の値にされる。
【0093】
一方、メモリセルアレイM1内の非選択セルユニットCU1-unselのうち、非選択の配線L1(j−1),L1(j+1)と非選択の配線L2(i+1)との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。これと同様に、メモリセルアレイM2内の非選択セルユニットCU2-unselのうち、選択された配線L2(i)と非選択の配線L3(j−1),L3(j),L3(j+1)との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。
【0094】
尚、選択された配線L2(i)と非選択の配線L3(j−1),L3(j+1)との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ(Vdd−Vdd)にされる。これと同様に、選択された配線L3(i)と非選択の配線L2(i+1)との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ(Vss−Vss)にされる。
【0095】
尚、セット電流I-setの電流値とリセット電流I-resetの電流値とは互いに異なる。また、メモリ素子のセット/リセット動作が、電流/電圧のパルス幅に依存する場合、セット電流のパルス幅とリセット電流のパルス幅は、互いに異なる。選択セルユニットCU1-sel内のメモリ素子に印加される電圧値、電流値又は期間(パルス幅)は、メモリ素子を構成する材料に依存する。
【0096】
セット/リセット動作において、図4のa〜pに示されるスタックされたセルユニットの構成のうち、選択セルユニットに所定の電位差を印加でき、非選択セルユニットに逆バイアス又は0Vの電位差を印加できる接続関係を有していれば、非選択セルユニットに接続された非選択の配線に低電位側の電源電位Vssより大きい電位を印加して、その配線を次の動作のためにあらかじめ充電してもよい。これによって、次の動作サイクルにおける配線を充電するための時間が削減され、メモリの動作を高速化できる。
【0097】
C. 読み出し動作
次に、メモリセルアレイM1内の選択セルユニットCU1-selに対して読み出し動作を行う場合について説明する。
【0098】
選択された配線L2(i)は高電位側の電源電位Vddに接続され、選択された配線L1(j)は低電位側の電源電位Vssに接続される。
【0099】
また、基板側から1番目の配線のうち、選択された配線L1(j)以外の残りの非選択の配線L1(j−1),L1(j+1)は電源電位Vddに接続される。基板側から2番目の配線のうち、選択された配線L2(i)以外の残りの非選択の配線L2(i+1)は電源電位Vssに接続される。
【0100】
さらに、基板側から3番目の非選択の配線L3(j−1),L3(j),L3(j+1)は電源電位Vssに接続される。
【0101】
この時、選択セルユニットCU1-sel内の整流素子(例えば、ダイオード)には、順バイアスが印加される。そのため、定電流源12からの読み出し電流I-readが選択セルユニットCU1-sel内のメモリ素子(高抵抗状態又は低抵抗状態)に流れる。
【0102】
したがって、例えば、メモリ素子に読み出し電流I-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ(抵抗値)を読み出すことができる。
【0103】
ここで、読み出し電流I-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流I-setの値及びリセット電流I-resetの値よりも十分に小さいことが必要である。また、メモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合には、読み出し電流のパルス幅が、メモリ素子の抵抗値の変化が生じないパルス幅に設定されることが必要である。
【0104】
読み出し時にも、セット/リセット時と同様に、メモリセルアレイM1内の非選択セルユニットCU1-unselのうち、非選択の配線L1(j−1),L1(j+1)と非選択の配線L2(i+1)との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。また、メモリセルアレイM2内の非選択セルユニットCU2-unselのうち、非選択の配線L2(i)と非選択の配線L3(j−1),L3(j),L3(j+1)との間に接続されるセルユニット内の整流素子にも、逆バイアスが印加される。
【0105】
以上のように、抵抗変化メモリのセット/リセット動作、及び読み出し動作が実行される。
【0106】
尚、抵抗変化メモリは、メモリ素子の特性に応じて、ユニポーラ動作の動作とバイポーラ動作の動作とを組み合わせてメモリセルアレイを駆動させることもできる。例えば、リセット動作時にメモリ素子及びメモリセルアレイがユニポーラ動作の動作モードで駆動され、セット動作時にメモリ素子及びメモリセルアレイがバイポーラ動作の動作モードで駆動される。
【0107】
本実施形態の抵抗変化メモリに用いられるpimダイオード30Aは、順バイアスが印加された時の電流(フォワード電流)が大きく、かつ、絶縁耐圧が十分大きい、という特性を実現できる。また、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aは、逆バイアスが印加された時、ある逆バイアス電圧(絶対値)未満の動作領域における電流(リバース電流またはオフ電流)を十分小さくでき、ある逆バイアス電圧以上の動作領域における電流(オン電流)を大きくできる。これによって、本実施形態のpimダイオード30Aは、ユニポーラ動作及びバイポーラ動作のメモリ素子に対して、セルユニットの非オーミック素子として適用できる、
(2) 基本例
図8乃至図11Bを用いて、第1の実施形態の抵抗変化メモリの基本例について、説明する。
【0108】
(a) 構造
図8は、本実施形態の抵抗変化メモリに用いられるセルユニットの基本例の鳥瞰図を示している。図9は、本実施形態の抵抗変化メモリに用いられるセルユニットの断面構造を示している。図8及び図9において、図4のaに示されるセルユニットCU1の接続関係が示されているが、本発明の実施形態は、図4のaの例に限定されない。
【0109】
図8及び図9に示されるセルユニットCUにおいて、メモリ素子20は、非オーミック素子30A上に直列接続されている。メモリ素子20と非オーミック素子30Aとから構成される積層体が、1つのセルユニットCUとして、2つの配線L1(j),L2(i)に挟まれている。尚、図8及び図9に示されるセルユニットCUの構造は一例であって、図4に示されるセルユニットの接続関係に応じて、非オーミック素子30Aが、メモリ素子20上に積層されてもよい。
【0110】
メモリ素子20は、可変抵抗素子又は相変化素子である。ここで、可変抵抗素子とは、電圧、電流、熱などのエネルギーが与えられることにより抵抗値が変化する材料からなる素子のことである。また、相変化素子とは、与えられたエネルギーによって、結晶層の相変化が生じ、その相変化により抵抗値やキャパシタンスなどの物性(インピーダンス)が変化する材料からなる素子のことである。
【0111】
相変化(相転移)とは以下のものを含む。
【0112】
・ 金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・ 量子状態の相変化(金属-超伝導体転移など)
・ 常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・ 常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・ 以上の転移の組み合わせからなる転移
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含む。
【0113】
本実施形態において、メモリ素子20は、主として、金属酸化物(例えば、2元系又は3元系金属酸化物など)、金属化合物、カルコゲナイド材(例えば、Ge−Sb−Te、In−Sb−Teなど)、有機物、カーボン、カーボンナノチューブなどから構成される。
【0114】
尚、MRAM(Magnetoresistive RAM)に用いられる磁気抵抗効果素子も、その素子を構成する2つの磁性層の磁化の相対的な向きが変化することによって、素子の抵抗値が変化する。本実施形態において、例えば、MTJ(Magnetic Tunnel Junction)素子のような、磁気抵抗効果素子も可変抵抗素子に含まれる。
【0115】
メモリ素子20の抵抗値を変化させる方法として、バイポーラ動作とよばれる動作と、ユニポーラ動作とよばれる動作が存在する。
【0116】
バイポーラ動作は、メモリ素子20に印加される電圧の極性を変えることにより、メモリ素子20の抵抗値を少なくとも第1値(第1レベル)と第2値(第2レベル)との間で可逆的に変化させる。バイポーラ動作は、例えば、スピン注入型MRAMなどのように、書き込み時に、メモリ素子に対して双方向に所定の大きさの電流が流れることが必要である。
【0117】
ユニポーラ動作は、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさや電圧の印加時間(パルス幅)又はその両方を制御することにより、メモリ素子の抵抗値を少なくとも第1値と第2値との間で可逆的に変化させる。
【0118】
メモリ素子20は、第3方向(積層方向)の一端及び他端に、電極層25,26を有する。メモリ素子20の底部には、電極層25が設けられ、メモリ素子20の上部には、電極層26が設けられる。電極層25,26は、例えば、メモリ素子の電極として用いられる。電極層25,26には、例えば、金属膜、金属化合物膜、導電性を有する半導体膜、又は、これらの積層膜が用いられる。
【0119】
本実施形態において、2つの電極層25,26に挟まれた部分を、抵抗変化膜21とよぶ。抵抗変化膜21は、電圧、電流、熱などのエネルギーにより抵抗値又は結晶相が変化する材料から形成される膜である。抵抗変化膜21は、与えられたエネルギーによって、その膜の抵抗値が変化する性質、又は、その膜の結晶相が変化する性質を有する材料からなる。これに対して、抵抗変化膜21は、与えられたエネルギーによって、抵抗変化膜21と電極層25,26との界面特性の変化が引き起こされて、メモリ素子の抵抗値(又は結晶相)が変化する性質を有する材料からなる場合もある。この場合、メモリ素子20の抵抗値が変化する性質は、抵抗変化膜21に用いられる材料と電極層25,26に用いられる材料との組み合わせによって決まる。
【0120】
また、抵抗変化膜21は、欠陥準位を形成する不純物原子を含む材料、又は、半導体/メタルドット(量子ドット)を含む材料から構成される場合もある。
【0121】
例えば、抵抗変化膜21の抵抗状態は、抵抗変化膜21を形成するイオンの移動、抵抗変化膜21内に形成される微細な電流経路(フィラメントとよばれる)の生成又は消失、抵抗変化膜21内のトラップの生成又は消失、或いは、上述の相転移(相変化)に起因する抵抗変化膜の特性変化によって、変化する。
【0122】
電極層25,26は、拡散防止層としての機能を有していてもよい。拡散防止層は、下方の素子30Aや配線L2(i)に起因する不純物がメモリ素子20に拡散するのを防止する、又は、メモリ素子20に起因する不純物が下層の素子30Aや配線L2(i)に拡散するのを防止する。また、電極層25,26は、メモリ素子20が下方の素子30Aや配線L2(i)から剥離するのを防止する接着層としての機能を有していてもよい。
【0123】
非オーミック素子30Aは、その入出力特性(電圧−電流特性)に線形性を有さない、つまり、その入出力特性に非オーミック特性を有する素子である。
【0124】
本実施形態の非オーミック素子30Aは、1つの導電層31と2つの半導体層32,33とから構成される積層構造を有し、この積層構造が非オーミック特性を得るための主要な構成要素となる。
【0125】
非オーミック素子30Aは、その第3方向(積層方向)の一端及び他端に、導電層31,39Aを有する。非オーミック素子30Aの底部には、導電層31が設けられている。導電層31は、例えば、配線L1(j)上に設けられている。
【0126】
導電層31は、金属又は金属化合物から構成される。以下では、非オーミック素子30Aの構成要素としての導電層31のことを、メタル層31とよぶ。一例として、メタル層31は、例えば、窒化チタン(TiN)から構成される。メタル層31の膜厚は、例えば、10nm程度である。
【0127】
メタル層31は、非オーミック素子30Aの電極としても用いられる。メタル層31は、非オーミック素子30Aと配線とを電気的に接続する。メタル層31は、例えば、配線L1(j)に直接接触する。
【0128】
メタル層31上に、半導体層32が設けられる。半導体層32は、例えば、真性(intrinsic)の半導体層である。真性半導体層とは、不純物が添加されない半導体層又は真性キャリア密度に対して無視できる程度の微量の不純物を含む半導体層のことである。以下では、非オーミック素子30Aの構成要素としての真性の半導体層32のことを、i型層32とよぶ。
【0129】
i型層32は、例えば、シリコン(Si)、シリコンゲルマニウム(SiGe)、シリコン錫(SiSn)等、から構成される。但し、i型層32は、Siを主成分とする半導体層に限定されず、ガリウムヒ素(GaAs)、酸化物や窒化物などの化合物半導体から構成されてもよい。
i型層32の膜厚は、例えば、60nm〜120nm程度である。
【0130】
i型層32上には、半導体層33が設けられる。半導体層33は、例えば、p型の半導体層である。以下では、非オーミック素子30Aの構成要素としてのp型の半導体層33のことを、p型層33とよぶ。
【0131】
p型層33は、例えば、ボロン(B)が不純物(アクセプタ)として添加されたSi層である。但し、半導体層33は、p型の半導体層であれば、SiGeなどのSiを主成分とする半導体層や、化合物半導体層であってもよい。
【0132】
例えば、p型層33のアクセプタの不純物濃度は、例えば、1019/cm3〜1022/cm3程度である。p型層33の膜厚は、例えば、3nm〜15nm程度である。
【0133】
導電層39Aは、p型層33上に、設けられている。非オーミック素子30Aは、例えば、導電層39Aを介して、メモリ素子20の電極層25に電気的に接続される。これによって、非オーミック素子30Aとメモリ素子20とが、直列に接続される。導電層39Aは、シリサイド、金属、金属化合物、導電性の半導体、これらの積層体の中から選択される1つから構成される。
【0134】
図8及び図9に示される非オーミック素子30Aにおいて、p型層33が、非オーミック素子のアノード(陽極層)として用いられ、メタル層31が非オーミック素子のカソード(陰極層)として用いられる。
【0135】
以下では、p型層−i型層−メタル層から構成される非オーミック素子30Aのことを、pimダイオード30Aとよぶ。
【0136】
本実施形態で述べるpimダイオード30Aにおいて、メタル層31のフェルミ準位が、i型層32の伝導帯側に位置することが好ましい。これに加えて、メタル層31の仕事関数は、i型層32の仕事関数以下であることが好ましい。例えば、i型層が真性Siから構成される場合、仕事関数が3.5eV〜4.7eV程度の材料(導電体)が、メタル層31に用いられる。
【0137】
尚、ダイオード30Aの整流性が損なわれない位置であれば、抵抗変化膜21の形成位置は限定されない。
【0138】
本実施形態の抵抗変化メモリに用いられるpimダイオード30Aは、後述の動作メカニズムにより、順バイアスが印加された時の電流(フォワード電流)が大きく、かつ、絶縁耐圧が十分大きい、という特性を実現できる。また、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aは、逆バイアスが印加された時、ある逆バイアス電圧(絶対値)未満でのダイオードの動作領域における出力電流(リバース電流またはオフ電流)を十分小さくでき、ある逆バイアス電圧以上でのダイオードの動作領域における出力電流(オン電流)を大きくできる。これによって、本実施形態のpimダイオード30Aは、ユニポーラ動作及びバイポーラ動作のメモリ素子に対して、セルユニットの非オーミック素子として適用できる、
(b) 動作メカニズム
図10A乃至図10Dを用いて、本実施形態の抵抗変化メモリに用いられる非オーミック素子(pimダイオード)30Aの動作メカニズムについて説明する。
【0139】
図10Aは、本実施形態のpimダイオード30Aにバイアスが印加されていない場合における、pimダイオードのバンド構造を示している。図10Aにおいて、pimダイオード30Aのメタル層31の仕事関数の大きさは、“φM”で示されている。図10Aにおいて、pimダイオード30Aのi型層32のフェルミ準位は、“Efi”で示され、pimダイオード30Aのp型層33のフェルミ準位は、“Efp”で示されている。また、メタル層31とi型層32との間に生じるショットキー障壁は、“φB”で示されている。
【0140】
pimダイオード30Aのように、p型半導体層(p型層)、真性半導体層(i型層)及びメタル層が接合された構造において、ダイオード30Aに電圧が印加される前、つまり、そのバンドが変調する前のバンド構造は、図10Aに示す構造になる。pimダイオード30Aにバイアスが印加されない場合において、i型層32は空乏状態になっている。
【0141】
図10Bは、本実施形態のpimダイオード30Aに順バイアスが印加された場合における、pimダイオード30Aのバンド構造を示している。本実施形態のpimダイオード30Aにおいて、p型層33に高電位が印加され、メタル層31に低電位が印加された状態を、順バイアスとする。
【0142】
ダイオード30Aに順バイアスが印加されている時、p型層33とi型層32との間の障壁の高さが、メタル層31側に向かって小さくなる。アノード(陽極層)としてのp型層33に、正孔が供給され、カソード層(陰極層)としてのメタル層31に、電子が供給される。そして、正孔がp型層33からi型層32の価電子帯に注入され、電子がメタル層31からi型層32の伝導帯に注入される。i型層32内に注入された正孔及び電子は、i型層32内で再結合する。ダイオード30Aに印加される順バイアスが大きくなると、拡散電流(または、高注入電流)が支配的になり、より大きな電流がp型層31からメタル層33に向かって流れる。
【0143】
これによって、本実施形態のpimダイオード30Aに順バイアスが印加されている時、電流(フォワード電流)がpimダイオード30Aから出力される。
【0144】
図10Cは、本実施形態のpimダイオード30Aに逆バイアスが印加された場合における、pimダイオードのバンド構造を示している。本実施形態のpimダイオード30Aにおいて、p型層33に低電位が印加され、メタル層31に高電位が印加された状態を、逆バイアスとする。
【0145】
図10Cに示されるように、pimダイオード30Aに逆バイアスが印加された場合、p型層33とi型層32との間の障壁の高さが、p型層33側に向かって大きくなり、i型層32内に、空乏層が形成される。空乏層の大きさは、印加された逆バイアス電圧の大きさに応じて、変調する。そのため、空乏層は、p型層33内まで拡大する場合もある。
【0146】
pimダイオード30Aにおいて、p型層33とメタル層31との間に、i型層32が設けられていることによって、端子間の電界が緩和され、バンド間の曲がりが抑制される。そのため、ある電圧値より低い逆バイアスが印加されている場合、キャリア(電子)のトンネリングは抑制され、電流はほとんど流れない。
【0147】
それゆえ、本実施形態のpimダイオード30Aに、低電圧の逆バイアスが印加されている時、pimダイオード30Aの出力電流(リバース電流)は、低減される。
【0148】
尚、本実施形態のpimダイオード30Aの動作の安定化のため、逆バイアス印加時の空乏層が、pimダイオード30Aのp型層33の全体に形成されないように、i型層32及びp型層33の膜厚やp型層33の不純物濃度が、適宜設定されることが、好ましい。
【0149】
図10Dは、図10Cより大きい逆バイアスがpimダイオード30Aに印加された場合における、pimダイオードのバンド構造を示している。
【0150】
図10Dに示されるように、逆バイアスの電圧値(絶対値)を大きくしていき、ある電圧値を超えると、トンネル現象が生じる。例えば、i型層32又はp型層の価電子帯中の電子が、直接トンネリングやバンド間トンネリングによって、メタル層31へ移動する。これによって、キャリアが、i型層32をトンネリングして、p型層33とメタル層31との間で移動する。その結果として、pimダイオード30Aは、大きいリバース電流(トンネル電流)を出力する。
【0151】
このように、逆バイアス印加時において、所定の電圧以上の逆バイアスが印加されると、pimダイオード30Aは、急激に大きいリバース電流を出力する。
【0152】
図10C及び図10Dに示されるように、本実施形態のpimダイオードは、逆バイアス印加時において、リバース電流がほとんど出力されない動作領域と、しきい値以上の逆バイアスの印加によって大きなリバース電流が出力される動作領域とを有する。以下では、リバース電流がほとんど出力されない動作領域(又は動作状態)を、オフ領域(オフ状態)とよび、大きなリバース電流が出力される動作領域(又は動作状態)を、オン領域(オン状態)とよぶ。pimダイオードに対する逆バイアス印加時において、オフ領域におけるリバース電流をオフ電流とよび、オン領域におけるリバース電流をオン電流とよぶ。pimダイオードに対する逆バイアス印加時において、ダイオードがオン状態となるしきい値のことを、オン電圧ともよぶ。
【0153】
図11A及び図11Bは、本実施形態の抵抗変化メモリに用いられるpimダイオードの電気的特性のシミュレーション結果を示している。図11A及び図11Bは、pimダイオードのV−I特性が示されている。図11A及び図11Bにおいて、グラフの横軸は電圧(図11A及び図11B中において、“A”で表記)に対応し、グラフの縦軸は、電流(図11A及び図11B中において、“B”で表記)に対応している。
【0154】
図11Aに示される複数のV−I特性は、pimダイオードのi型層とメタル層との接合に生じるショットキー障壁高さφBの大きさを変化させて行われたシミュレーション結果をそれぞれ示している。また、図11Aにおいて、素子の動作環境の温度が、25℃の場合のV−I特性と85℃の場合のV−I特性とが、それぞれ示されている。尚、図11Aにおいて、逆バイアス側の出力特性のシミュレーション結果の個数が順バイアス側の出力特性のシミュレーション結果の個数より少なくなっているように示されているが、これは、各条件における逆バイアス側の出力特性のシミュレーション結果がほとんど同じ電流値になっており、各シミュレーション結果が重複しているためである。
【0155】
図11Aに示されるシミュレーションに用いられたpimダイオードにおいて、p型層の膜厚は5nm、i型層の膜厚は55nmに設定されている。
【0156】
図11Aには、本実施形態のpimダイオードのV−I特性に対する比較例として、pinダイオードのV−I特性f−Dpin,r−Dpinが、示されている。pinダイオードとは、p型半導体層とn型半導体層(以下、n型層とよぶ)との間に、i型半導体層が挟まれたダイオードのことである。図11Aに示されるシミュレーションに用いられたpinダイオードにおいて、p型層の膜厚は5nm、i型層の膜厚は50nm、n型層の膜厚は5nmに設定されている。尚、pinダイオードの一端(p型層表面)及び他端(n型層表面)には、ダイオードの電極層として、導電体が設けられる。そのため、本実施形態のpimダイオードは、pinダイオードのn型層が省略された構造に相当する。
【0157】
図11Aに示されるように、本実施形態のpimダイオードに対して順バイアスが印加された場合、pimダイオードのV−I特性は、ショットキー障壁高さφBが小さくなるにつれて、印加電圧(フォワード電圧)に対する出力電流(フォワード電流)が、増大する。この傾向は、pimダイオードの動作温度が変化しても、同様である。
【0158】
ショットキー障壁高さφBが小さくなるにつれて、本実施形態のpimダイオードのフォワード電流の電流値は、比較例のpinダイオードのフォワード電流f−Dpinの電流値と同程度のレベルになる。換言すると、オーミック接触がi型層とメタル層との間に形成されることによって、順バイアス印加時におけるpimダイオードのフォワード電流が、増大される。
【0159】
このように、本実施形態で述べられたpimダイオードを用いることによって、抵抗変化メモリの動作を向上させるために好ましい整流素子の順バイアス特性が得られる。
【0160】
図11Aに示されるように、pimダイオードに対して逆バイアスが印加された場合、ショットキー障壁高さφBが小さくなるにつれて、リバース電圧に対する出力電流(リバース電流)は、低減する。
【0161】
本実施形態のpimダイオードのオフ状態におけるリバース電流は、比較例のpinダイオードのリバース電流r−Dpinよりも2桁程度小さい。
【0162】
このように、本実施形態で述べられたpimダイオードを用いることによって、抵抗変化メモリの動作を向上させるために好ましい整流素子の逆バイアス特性が得られる。
【0163】
また、pimダイオードの構成要素としてのi型層とメタル層との間のショットキー障壁の高さが小さいとき、素子の整流特性が向上する。このことから、本実施形態のpimダイオードの整流特性がi型層とメタル層とのショットキー接合に起因するものではないことが、示される。
【0164】
図11Bは、本実施形態の抵抗変化メモリに用いられるpimダイオードに対する逆バイアス印加時の電気的特性の測定結果を示している。図11Bにおいて、本実施形態のpimダイオードのV−I特性f−Dpim,r−Dpimに対する比較例として、pinダイオードのV−I特性f−Dpin,r−Dpinが、示されている。なお、図11Bは、図11Aよりも印加される逆バイアスを大きくした領域で測定している。
【0165】
図11Bの本実施形態のpimダイオードの逆バイアス特性r−Dpimに示されるように、逆バイアスが印加されている場合、ある電圧値(オン電圧)Vonまでのオフ領域において、リバース電流は小さい。そして、pimダイオードに印加される逆バイアスの大きさがオン電圧Von以上になると、リバース電流の電流値が急激に増加する。pimダイオードの逆バイアス印加時において、オン電圧Von以上のオン領域内で出力されるリバース電流の大きさは、メモリ素子の抵抗状態が変化するメモリ素子の動作領域(図11B内の斜線で示される領域)に達する。
【0166】
一方、pinダイオードの逆バイアス特性r−Dpinは、図11Bに示されるように、電圧Von以上の電圧値(絶対値)が印加されても、メモリ素子の動作領域に達するリバース電流は出力されない。
【0167】
このように、本実施形態のpimダイオード30Aは、その逆バイアス特性において、リバース電流(オフ電流)が十分小さいオフ領域が得られるとともに、pinダイオードより小さなオン電圧で、バイポーラ動作のメモリ素子の抵抗状態を変化させるリバース電流(オン電流)を出力できる。
【0168】
以上のように、本実施形態の抵抗変化メモリにおいて、メモリの構成素子としてのpimダイオードは、順バイアスが印加された時の電流(フォワード電流)が大きく、絶縁耐圧が十分大きい、という特性を実現できる。本実施形態の抵抗変化メモリに用いられるpimダイオード30Aは、逆バイアスが印加された時、オン電圧(絶対値)より小さい動作領域におけるリバース電流(オフ電流)が十分小さく、オン電圧以上の動作領域におけるリバース電流(オン電流)を大きくできる。
【0169】
また、本実施形態のpimダイオードは、pinダイオードのn型層が省略された構造(但し、偏在層は含まれてもよい)に相当するため、pimダイオード30Aの厚さ(高さ)を、pinダイオードの厚さよりも薄くできる。その結果、整流素子を加工した後に形成される溝のアスペクト比が小さくなり、メモリセルアレイの3次元化に有利になる。
【0170】
また、例えば、pimダイオードの厚さをpinダイオードの厚さと同じにしても、真性半導体層(i型層)の膜厚を厚くできるため、電子の湧き(発生・供給)が抑制される。このため、pimダイオードのオフ特性(リーク電流の抑制)及び逆バイアス特性(リバース電流の抑制)が改善され、非オーミック素子の特性を向上できる。
【0171】
また、pinダイオードのp型層ではなく、n型層をメタル層に置き換えることによって、n型層が有する電子数と同等、又は、それ以上の電子数を有するメタル層からi型層へ電子を供給することができる。それゆえ、非オーミック素子のフォワード電流を増大できる。
【0172】
さらに、本実施形態におけるpimダイオード30Aは、あるしきい値以上の逆バイアスが印加された場合、大きいリバース電流(トンネル電流)を出力する。これによって、本実施形態のpimダイオード30Aは、バイポーラ動作のメモリ素子の抵抗状態を変化させるために、双方向に流れる電流をメモリ素子に供給できる。すなわち、バイポーラ動作のメモリ素子に対する動作に対しても、pimダイオード30Aは動作特性を向上できる。
【0173】
バイポーラ動作のメモリ素子において、セルユニットCUを形成するダイオードは、順バイアス時及び逆バイアス時の両方において出力電流(オフ電流)が低減されるオフ領域が存在し、順バイアス時及び逆バイアス時の両方において動作領域に達する電流(オン電流)が出力されることが好ましい。即ち、バイポーラ動作のメモリ素子に対するダイオードは、順バイアス時及び逆バイアス時の両方において、オン電流とオフ電流との比(オン/オフ比)が大きくなることが好ましい。本実施形態において、オン/オフ比は、(オン電流の電流値)÷(オフ電流の電流値)で、定義される。
【0174】
pinダイオードは、大きいフォワード電流を出力でき、逆バイアス時のオフ状態におけるリバース電流を抑えることは可能であるが、逆バイアス時のオン状態において、大きいオン電流(メモリ素子の動作に必要な電流)をメモリ素子に供給することは難しい。また、pinダイオードは、i型層、p型層及びn型層の各条件を変えても、オフ電流を抑えながらメモリ素子をバイポーラ動作させる電流を出力することが難しい。pinダイオードにおいて、逆バイアス時のオン電流を増加させる条件では、オン/オフ比が劣化する。その結果として、pinダイオードがバイポーラ動作のメモリ素子を含むセルユニットに用いられた場合、デバイスの消費電力の増加、読み書き時の誤動作が生じてしまう。
【0175】
本実施形態のpimダイオード30Aは、pinダイオードと動作原理が異なるため、図11Bに示されるように、逆バイアス時にオフ領域が存在し、且つ、順バイアス時及び逆バイアス時の両方において動作領域に達する電流を出力できる。それゆえ、本実施形態のpimダイオード30Aは、ユニポーラ動作のメモリ素子に加え、バイポーラ動作のメモリ素子とセルユニットを形成するのに適している。
【0176】
上述したように、pimダイオード30Aは、n型層が存在しないため、i型層の幅(膜厚)を大きくすることも可能である。i型層32の幅を大きくすることによって、オフ領域の電流の抑制できる。そして、pimダイオード30Aは、逆バイアス印加時において、しきい値電圧(オン電圧)より小さい電圧ではオフ状態になり、しきい値電圧以上でオン状態になり、大きいリバース電流が流れる。それゆえ、本実施形態のpimダイオード30Aは、駆動時に流れる電流のオン/オフ比を向上できる。
【0177】
(3) 実施例
図12乃至図18を参照して、本発明の第1の実施形態に係る抵抗変化メモリの実施例について説明する。
【0178】
図12乃至図17は、本実施形態の抵抗変化メモリに用いられるセルユニットの実施例の断面構造を示している。pimダイオード30Aは、非オーミック特性(整流性)を示していれば、抵抗変化メモリの構成及び動作に応じて、pimダイオード30Aの構成は様々な変更が可能である。
【0179】
図12に示すように、pimダイオード30Aを構成する部材(膜)の積層順序が、図8及び図9に示される積層順序と反対になっていてもよい。
つまり、図12に示されるように、導電層39A上に、p型層33が設けられる。p型層33上に、i型層32が設けられる。i型層32上に、メタル層31が設けられる。導電層39Aは、配線上に設けられている。
【0180】
図13に示されるように、不純物濃度が低いn型の半導体層35が、i型層の代わりに、用いられてもよい。以下では、不純物濃度が低いn型の半導体層35のことを、低濃度n型層35とよぶ。低濃度n型層35のドナーの不純物濃度は、例えば、1×1017/cm3〜1×1019/cm3程度である。
【0181】
低濃度n型層35は、例えば、リン(P)又はヒ素(As)が不純物(ドナー)として添加されたSi層である。尚、低濃度n型層35は、n型の半導体層であれば、SiGeなどのSiを主成分とする半導体層や、化合物半導体層であってもよい。但し、p型層33と低濃度n型層35は、同じ材料を主成分とすることが好ましい。
【0182】
図14に示すように、不純物濃度が低いp型の半導体層33bが、i型層又はn型層の代わりに用いられてもよい。ここでは、不純物濃度が低いp型の半導体層33bのことを、低濃度p型層33bとよぶ。低濃度p型層33bは、p型層33aとメタル層31bとの間に設けられる。低濃度p型層33bのアクセプタの不純物濃度は、例えば、1×1017/cm3〜1×1019/cm3程度である。
【0183】
尚、低濃度p型層33bは、p型の半導体層であれば、SiGeなどのSiを主成分とする半導体層や、化合物半導体層であってもよい。但し、p型層33と低濃度p型層33bは、製造工程の簡略化、材料間の整合性の観点から、同じ材料を主成分とすることが好ましい。
【0184】
図15Aに示されるように、メタル層31と接合を形成する半導体層38が、偏在層38bを有していてもよい。
【0185】
偏在層38bは、i型層又は低濃度n型層など、不純物濃度が低い領域(以下、低濃度領域とよぶ)とメタル層41との間に形成されている。
【0186】
例えば、偏在層38bは、i型層38aとメタル層31との界面近傍において、例えば、0.5nm〜10nmほどの微小な領域で、不純物(例えば、As又はP)がi型層又は低濃度の不純物濃度よりも高濃度(例えば、1×1018cm−3以上、1×1020cm−3以下)を有して、偏在(偏析)した層である。ここで、偏在層38bは、i型層38aとメタル層31との界面近傍に不純物が偏在していないpinダイオードのn型層とは異なるものである。
【0187】
ここで、図15Bを用いて、pinダイオードのn型層とpimダイオード30Aの偏在層の違いについて説明する。図15Bは、pinダイオードのn型層とpimダイオードの偏在層の不純物濃度を、SIMS(Secondary Ion Mass Spectroscopy)を用いて測定した結果である。図15Bにおいて、グラフの横軸は素子の表面からの深さを示し、グラフの縦軸は不純物濃度を示している。なお、図15Bにおいて、便宜上、不純物濃度のピーク位置が一致するように、横軸を調整してある。
【0188】
図15Bの分布“A”が、pinダイオードのn型層の不純物濃度分布に対応し、分布“B”がpimダイオードの偏在層の不純物濃度分布に対応している。
【0189】
図15Bの分布“A”及び分布“B”の比較からわかるように、n型層と偏在層との不純物濃度の最大値が異なっている。
【0190】
分布“A”(n型層)の不純物濃度の最大値は1×1020cm−3以上であるが、分布“B”(偏在層)の不純物濃度の最大値は1×1018cm−3以下である。すなわち、分布“B”の不純物濃度の最大値は1×1018cm−3以上、1×1020cm−3以下の範囲内に存在する。
【0191】
また、分布“B”の不純物濃度の分布幅は、分布“A”の不純物濃度の分布幅より狭い。すなわち、pimダイオード30Aの偏在層の幅(深さ方向の寸法)は、pinダイオードのn型層の幅よりも狭いと言える。
【0192】
この分布の違いから、偏在層38bは、電子の供給源であるメタル層41からの電子が半導体層38内に供給され易くする機能を有する。すなわち、偏在層38bは、電子を供給する機能が主となるのではなく、メタル層41の界面抵抗を実効的に低減する機能を主とした機能として、有している。また、偏在層38bは、偏在できる不純物元素、例えば、As又はPにより構成され、メタル層41の界面に、それらの不純物が溜められることによって、形成されている。
【0193】
一方、pinダイオードのN型層は、電子の供給を行うものであり、電極との界面抵抗を実効的に低減するものではない。
【0194】
偏在層38bは、メタル層41の界面に偏在(界面がエネルギー的に安定しやすく、結晶中のシリコンより不純物が高活性化、高濃度化して溜まること)する。一方、pinダイオードのN型層は、メタル層41の界面近傍に不純物が偏在せず、そのN型層がメタル層41の界面抵抗を低減する効果は、偏在層が設けられた場合に比較して、小さい。
【0195】
図15Aに示されるように、本実施形態のpimダイオードが偏在層38bを有することによって、順バイアス印加時におけるダイオードの出力電流(フォワード電流)が大きくなる。
【0196】
偏在層38bはメタル層41の界面に不純物が偏析することによって形成されるため、これとは反対に、i型層38aに不純物が拡散しにくく、i型層38aの高さ(厚さ)を大きくできる。
【0197】
また、本実施形態のpimダイオードにおいて、ダイオード内部に供給される電子は、メタル層41から供給されるので、偏在層38bは電子を供給する機能を有していなくてもよい。すなわち、偏在層38bが、メタル層41の界面抵抗を低減する機能を有していれば、ダイオードのフォワード電流を大きくできる。
【0198】
さらに、1×1018cm−3以上、1×1020cm−3以下の不純物濃度の偏在層38bが、メタル層31に隣接するようにi型層32内に設けられることによって、逆バイアス印加時において、pimダイオード30Aのオン電流を大きくできる。それゆえ、本実施形態のpimダイオード30Aは、バイポーラ動作のメモリ素子に適した出力特性を得られる。なお、本実施形態のpimダイオード30Aは、偏在層38bが存在しなくても、しきい値以上の逆バイアスの印加によって、大きなリバース電流(オン電流)を出力することができる。
【0199】
偏析する不純物は、i型層に対してドナーとなる不純物でもよいし、i型層に対してアクセプタとなる不純物でもよい。
【0200】
このように、メタル層31と半導体層(n型層又はi型層)38との界面に、偏在層38bが形成されることによって、図10Aに示されるメタル層と半導体層との間のショットキー障壁φBを低減できる。尚、偏在層38bが設けられることによって、メタル層31とi型層38との間のショットキー障壁高さが、実効的に0eVに近づくことが好ましい。
【0201】
pimダイオード30Aがp型層33を有する場合、メタル層31と偏在層38bを有する半導体層38の接合は、ショットキー接合からオーミック接合に近づく。これは、半導体層38の界面付近のフェルミ準位が偏在層38bのフェルミ準位及び不純物濃度の影響を受けるため、界面付近のフェルミ準位がi型層32のフェルミ準位“Efi”より高くなり、界面付近の電子の濃度が増加し、メタル層−半導体層間の接合の障壁が実効的に下がるためである。
【0202】
さらに、オン電流とオフ電流との比率(on/off比)の観点においても、偏在層38bを設けることによって、2つの半導体層33,38間を伝導するキャリア数を増大できるため、偏在層を有する半導体層38及びp型層33(または、後述のn型層43)を含むpimダイオードは、その構成要素としての半導体層33と反対の伝導型の偏在層を有することが好ましい。
【0203】
これによって、pimダイオード30Aに順バイアスが印加された場合において、メタル層から半導体層(例えば、i型層)に注入される電子の移動が、ショットキー障壁φBによって阻害されることが低減される。
したがって、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aに順バイアスが印加された場合において、pimダイオード30Aのフォワード電流を増大できる。また、逆バイアス印加時のオン状態において、pinダイオード30Aのリバース電流を増大できる。
【0204】
尚、p型層33と導電層39Aとの間の半導体層には、アクセプタ不純物が偏析した偏在層を有する低濃度p型層が、用いられてもよい。
【0205】
図16に示されるように、pimダイオードを構成する層が、図15Aに示されるpimダイオードの構成と反対の順序で、積層されてもよい。
【0206】
図16に示されるpimダイオード30Aにおいて、下側(基板側)から順に、導電層39A、p型層33、偏在層38bを有するi型層(又は、n型層)38及びメタル層31の順序で、構成部材が積層される。この場合、偏在層38bは、低濃度領域38a上部に位置し、pimダイオード30Aの上側のメタル層31に接触する。
【0207】
図16に示されたpimダイオード30Aにおいても、図15Aに示されたダイオードと同様に、メタル層31とi型層38とのショットキー障壁φBを低減でき、pimダイオード30Aのフォワード電流を増大できる。
【0208】
図17に示すように、導電層39Aとp型層33との間に、シリサイド層36が設けられてもよい。この場合、例えば、導電層39Aには、TiNなどの金属化合物が用いられる。p型層33と金属化合物からなる導電層39Aとの間に、シリサイド層36が設けられることによって、p型層33と導電層39Aとの界面に生じる抵抗(界面抵抗)を低減できる。但し、図8及び図9、図12乃至図16に示される構成において、導電層39Aがシリサイド層であってもよいのは、もちろんである。
【0209】
尚、図8及び図9、図12乃至図17に示される各セルユニットCUにおいて、メモリ素子20とpimダイオード30Aとの積層順序が反対であってもよい。
【0210】
ここで、図18を用いて、非オーミック素子としてのpimダイオード30Aを構成するメタル層31に用いられる材料について、説明する。
【0211】
図18は、非オーミック素子を構成するメタル層31に用いられる材料の実効的な仕事関数を示している。実効仕事関数とフェルミ準位とに関して、フェルミ準位が高いと、実効仕事関数が小さくなり、フェルミ準位が低いと、実効仕事関数が大きくなる。
【0212】
本実施形態の抵抗変化メモリに用いられるpimダイオード30Aにおいて、その構成要素であるメタル層31はカソード層として用いられるため、メタル層31は仕事関数が小さい材料からなることが好ましい。つまり、メタル層31のフェルミ準位が、i型層の伝導帯近傍に位置し、メタル層31のフェルミ準位が、n型半導体層(例えば、n型Si)のフェルミ準位以上であることが好ましい。
【0213】
例えば、シリコン(Si)がp型層33及びi型層32に用いられる場合、3.5eV〜4.7eV程度の仕事関数を有する材料が、メタル層31を構成するための材料に用いられる。
この場合、図18に示される例では、pimダイオード30Aのメタル層31に用いられる材料例として、TiSix、TaSix、CoSix、NiSix、YSix、ErSix及びHfSixなどのシリサイドや、TiCx、TiBx、TiNx、TaBx、TaCx、TaNx、TaNx、La、LaBx、LaNx、HfSiNx及びZrCなどの導電性化合物、Hfなどの金属の中から選択される材料が、挙げられる(但し、x>0)。
【0214】
但し、ここで例示された材料以外の導電体が、pimダイオードを構成するメタル層に用いられてもよいのは、もちろんである。
【0215】
これによって、半導体層(i型層又は低濃度n型層)とメタル層との間に生じるショットキー障壁の高さφBを低くできる。この結果として、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aに順バイアスが印加された場合、メタル層からi型層に注入される電子の移動が、ショットキー障壁によって阻害されることが低減される。
【0216】
したがって、メタル層に用いられる材料に、仕事関数が小さい導電体が用いられることによって、pimダイオード30Aのフォワード電流を増大できる。
【0217】
図12乃至図18を用いて説明した例のように、pimダイオード30Aに偏在層38bを設けたり、メタル層31に用いられる材料の仕事関数を調整したりすることによって、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aの電気的特性を、向上できる。
【0218】
(4) 製造方法
図19A乃至図19Fを用いて、本発明の実施形態の抵抗変化メモリの製造方法について説明する。尚、本製造方法において、形成されるセルユニットの構造は、メモリ素子が非オーミック素子上に積層された場合を例示する。しかし、本製造方法は、非オーミック素子がメモリ素子上に積層された構造にも適用できるのは、もちろんである。
【0219】
図19Aは、本実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第1方向に沿う断面構造を示している。
【0220】
図19Aに示されるように、配線となる導電層60Xが、例えば、CVD(Chemical Vapor Deposition)法やスパッタ法が用いられて、基板(例えば、層間絶縁膜)11上に堆積される。
【0221】
導電層60X上に、セルユニットの非オーミック素子を形成するための複数の層が、例えば、CVD(Chemical Vapor Deposition)法やスパッタ法を用いて、順次堆積される。本実施形態の製造方法において、形成される非オーミック素子は、p型半導体層とメタル層との間に真性半導体層が設けられたpimダイオードである。
【0222】
導電層60X上には、メタル層31Xが、堆積される。メタル層31Xは、金属、2種類以上の金属元素からなる合金、導電性の金属化合物、それらの積層膜から選択されるいずれか1つから構成される。
【0223】
メタル層31X上には、半導体層32Xが、堆積される。半導体層32Xは、例えば、真性(intrinsic-type)のシリコンなどからなる、i型層である。i型層32Xの膜厚は、例えば、60nm〜120nm程度である。i型層32Xは、不純物を含まない半導体層でもよいし、p型層など不純物を含む半導体層に比較して、十分に低濃度のアクセプタ又はドナーとなる不純物(dopant)を含む半導体層であってもよい。尚、i型層32Xの代わりに、不純物濃度が低いn型層(低濃度n型層)が、メタル層31X上に形成されてもよい。
【0224】
i型層(又は、低濃度n型層)32Xとメタル層31Xとの界面に偏在層38Xが形成される場合、偏在層38Xは、例えば、イオン注入や加熱による不純物の偏析効果によって、i型層32Xと導電層31Xとの界面近傍に形成される。
【0225】
i型層32X上には、半導体層33Xが、堆積される。半導体層33Xは、p型半導体層(p型層)である。例えば、p型層33Xは、ボロン(B)がドーピングされたシリコン層であり、その膜厚は、3nm〜15nm程度である。不純物(アクセプタ)は、p型層33Xの堆積時にin−situで層内にドーピングされてもよいし、層の堆積後に、イオン注入法によって、層内にドーピングされてもよい。
【0226】
p型層33X上には、導電層39Xが、例えば、CVD法やスパッタ法などを用いて、堆積される。導電層39Xは、例えば、金属、合金、金属化合物、シリサイド層、及びこれらの積層構造の中から選択されたいずれか1つから構成される。半導体層33Xが、シリコン層である場合、主に、導電層39Xは、シリサイド層の単層構造、又は、シリサイド層と金属化合物の積層構造からなる。
【0227】
導電層39Xが含むシリサイド層は、以下の工程で形成される。金属膜(例えば、ニッケル(Ni)又はチタン(Ti))が、p型層33Xとしてのシリコン層上に堆積される。そして、金属膜とシリコン層とに対して加熱処理が施され、金属とシリコンとの加熱による化学反応(ここでは、シリサイド反応とよぶ)によって、p型層33X上に、シリサイド層39Xが形成される。
【0228】
尚、上記の工程に加えて、半導体層の結晶化のため、例えば、500℃から800℃程度の加熱処理が実行されてもよい。この結晶化のための加熱処理には、RTA(Rapid Thermal Annealing)法が、用いられる。
【0229】
抵抗変化メモリの非オーミック素子が、pimダイオードである場合、メタル層を形成するための材料は、その材料のフェルミ準位がi型層の導電体近傍に位置している材料であることが好ましい。i型層32X及びp型層33Xがシリコンからなる場合、メタル層31Xを形成するための材料は、3.5eV〜4.7eV程度の仕事関数を有していることが好ましい。
【0230】
図19Bは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第1方向に沿う断面構造を示している。
【0231】
図19Bに示されるように、メモリ素子の構成部材として、第1の電極層25X、抵抗変化膜21X及び第2の電極層26Xが、導電層39X上に順次堆積される。
【0232】
電極層25X,26Xは、例えば、CVD法又はスパッタ法を用いて、形成される。抵抗変化膜21Xは、例えば、スパッタ法、CVD法、ALD(Atomic Layer Deposition)法、MOCVD(Metal-Organic CVD)法などが用いられて、形成される。
【0233】
抵抗変化膜21Xは、上述したように、金属酸化物、金属化合物、又は、有機物などが用いられる。
【0234】
抵抗変化膜21X自体が、外部から与えられたエネルギー(例えば、電圧又は熱)によって、抵抗値が可逆的に変化し、且つ、抵抗値が変化した状態を不揮発に維持する材料であれば、電極層25X,26Xの材料は限定されない。但し、抵抗変化膜21Xの抵抗値の可逆的且つ不揮発な変化が、抵抗変化膜21Xと電極層の組み合わせによって得られる場合には、電極層25X,26X及び抵抗変化膜21Xの材料は、その特性が得られる組み合わせで、適宜選択される。
【0235】
電極層25Xと導電層39Xとの間に、拡散防止層や接着層が別途に設けられてもよい。電極層25X及び導電層39Xが、拡散防止層及び接着層としての機能を有していてもよい。
【0236】
尚、図19A及び図19Bに示す工程において、シリコン層とシリサイド反応しなかった金属膜を除去せずに、その金属膜が、メモリ素子の底部側の電極層として用いられてもよい。例えば、p型のシリコン層33Xと金属膜とのシリサイド反応により、p型層33Xと金属膜との間に、シリサイド層39Xが形成される。この後、シリサイド反応しなかった金属膜を除去せずに、その金属膜上に、メモリ素子の構成部材として、抵抗変化膜21X及び第2の電極層26Xが、順次堆積される。この結果として、シリサイド反応しなかった金属膜をメモリ素子の下部電極層として用いることができ、抵抗変化メモリの製造工程を簡略化できる。
【0237】
図19Cは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第1方向に沿う断面構造を示している。
【0238】
図19Cに示される工程において、電極層26Y上に、所定の形状を有するマスク(図示せず)が形成される。マスクは、例えば、タングステン(W)を用いて形成される。そして、フォトリソグラフィ法及びRIE(Reactive Ion Etching)法を用いたエッチングによって、マスクの下方の各層が、順次加工される。
【0239】
マスクの形状に応じて、電極層25Y,26Y、抵抗変化膜21Y、シリサイド層39Y、p型層33Y、i型層32Y及び金属層31Yが、形成される。これによって、基板11上に、複数の積層体100が形成される。複数の積層体100は、所定の間隔を有して、セルユニット毎に第1方向に互いに分割され、第1方向に隣接する2つの積層体100間に、溝が形成される。形成された積層体100は、第2方向に延在する。
【0240】
積層体100が加工及び形成されるのと同時に、基板11上の導電層が加工され、基板11上に、第2方向に延在する配線60が形成される。この後、層間絶縁膜69が、例えば、CVD法や塗布法によって、第1方向に隣接する積層体100間の溝に埋め込まれる。
【0241】
尚、マスクが金属からなる場合、そのマスクを剥離せずに、電極層26Y上に残存させてもよい。
【0242】
この工程において、さらに積層体100を第2方向に分割して、セルユニットを形成し、そのセルユニット上に第1方向に延在する配線を形成して、図2に示される第1のメモリセルアレイM1を形成してもよい。但し、クロスポイント型メモリセルアレイにおいて、図19Cに示される工程の直後に、積層体100を第2方向に分割して、セルユニット(メモリセルアレイ)を形成する工程を行わずに、以下の図19D乃至図19Fに示される工程を用いて、複数のセルユニット及び複数のメモリセルアレイを形成することが、製造工程の簡略化の観点から好ましい。
【0243】
図19Dは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第1方向に沿う断面構造を示している。図19Eは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第2方向に沿う断面構造を示している。
【0244】
図19D及び図19Eに示されるように、第2方向に延在する積層体100及び層間絶縁膜69上に、第2の配線となる導電層65Xが、堆積される。そして、第2のメモリセルアレイのセルユニットを構成するための各層が、導電層65X上に、順次堆積される。
【0245】
導電層65X上に堆積される層の積層順序は、1つの配線(導電層65X)を挟んでスタックされた2つのセルユニットが、図4のa〜pに示される接続関係のうち、いずれの接続関係を有するかによって、異なる。
【0246】
ここでは、説明の簡単化のため、図4のaに示される接続関係を有する場合について、述べる。つまり、図19D及び図19Eに示される例では、導電層65X上に積層される各層35X’、31X’,32X’,33X’,36X’,25X’,21X’,26X’の積層順序は、積層体100を構成する各層の積層順序と同じである。導電層65X上に積層される各層は、積層体100を構成する各層と同じ製造工程によって、形成される。
【0247】
図19Fは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第2方向に沿う断面構造を示している。
【0248】
配線60に対するエッチング選択比を確保し、フォトリソグラフィ技術及びRIE法によって、図19D及び図19Eに示される各層26X’,21X’,25X’,36X’、33X’,32X’,31X’,35X’,65X及びその下方に位置する積層体100が加工される。
この工程において、各層26X’,21X’,25X’,36X’、33X’,32X’,31X’,35X’,65X及び第2方向に延在する積層体が、第2方向に分割される加工が実行される。
【0249】
それゆえ、図19Fに示されるように、第1方向に延在する配線65(L2i)が形成され、その配線65(L2i)と第2方向に延在する配線60(L1j)との間に、セルユニットCU1が形成される。第1及び第2の配線60,65は、一方がビット線として用いられ、他方がワード線として用いられる。
【0250】
セルユニットCU1において、非オーミック素子としてのpimダイオード30Aが配線60上に形成される。上述のように、pimダイオード30Aは、メタル層31、i型層32及びp型層33の積層構造を有する。pimダイオード30Aの導電層39A上に、メモリ素子20が形成される。
【0251】
また、エッチングは上層から順次実行されるため、積層体100’が配線65を挟んで、セルユニットCU1上に形成される。複数の積層体100’は、第2方向に互いに分割されている。
【0252】
図19Fに示される工程において、セルユニットCU1の第1方向に沿う断面構造は、図19Dに示される断面構造と同じになっており、積層体100’は、第1方向に延在している。
【0253】
そして、第2方向に隣接するセルユニットCU1間の溝、第2方向に隣接する積層体100’間の溝に、層間絶縁膜が埋め込まれる。
【0254】
クロスポイント型メモリセルアレイにおいて、図19Fに示される工程の後、積層体100’は、積層体100’の第1方向に対する加工が実行されることによって、図2の1層目のメモリセルアレイM1の上層(2層目)のメモリセルアレイM2のセルユニットCU2になる。
【0255】
積層体100’上に、メモリセルアレイがさらに設けられる場合、図19D乃至図19Fに示される工程と同様の工程が、メモリセルアレイの積層数が所定の数になるまで、繰り返し実行される。
【0256】
尚、アモルファスシリコンをポリシリコンへ結晶化させるための加熱処理は、各層(メモリセルアレイ)ごとに行わずに、所定の積層数のメモリセルアレイが形成されてから、1度の加熱処理によって、実行されてもよい。
【0257】
図19D乃至図19Fに示されるように、基板11上に、1層目のメモリセルアレイに対する加工と2層目のメモリセルアレイに対する加工が同時に行われる。
このように、上層のメモリセルアレイを形成するための加工と下層のメモリセルアレイを形成するため加工が共通化されることによって、図2に示されるクロスポイント型メモリセルアレイを有する抵抗変化メモリの製造工程は、各層(各配線レベル)のメモリセルアレイ毎に第1及び第2方向に対する加工を行う製造工程に比較して、簡便になり、且つ、その製造コストが低減する。
【0258】
以上の工程によって、図2及び図3に示されるクロスポイント型メモリセルアレイ及びセルユニットを含む本実施形態の抵抗変化メモリが作製される。
【0259】
本実施形態の製造方法によって、ユニポーラ動作又はバイポーラ動作のメモリ素子が用いられた抵抗変化メモリに要求される順バイアス特性/逆バイアス特性を満たす非オーミック素子(pimダイオード)を形成できる。
【0260】
本実施形態に係る抵抗変化メモリの製造方法において、形成される非オーミック素子は、メタル層、i型層及びp型層から構成されるpimダイオードである。本実施形態のpimダイオード30Aは、配線60上に、メタル層31と2つの半導体層とが積層された構造を有する。
【0261】
例えば、抵抗変化メモリのセルユニットにpinダイオードが用いられた場合、配線60上に、メタル層(導電層)と3つの半導体層とが積層された構造になる。
【0262】
そのため、pinダイオードに比較して、本実施形態のpimダイオード30Aは、第3の方向(層の積層方向)における非オーミック素子の寸法を、1つの半導体層の膜厚の分、削減できる。つまり、本実施形態の抵抗変化メモリのpimダイオードにおいて、セルユニットを構成する非オーミック素子の厚さ(高さ)を、小さくできる。
【0263】
それゆえ、例えば、図19Cに示された工程のように、セルユニットを形成するための加工の際に、隣接する積層体(セルユニット)間の溝のアスペクト比を低減でき、アスペクト比に起因する積層体の加工の制約を緩和できる。
【0264】
このようなアスペクト比の低減は、図19D乃至図19Fに示される工程のように、2つの積層体CU1,100’を同時に形成する製造方法によって、クロスポイント型メモリセルアレイを有する抵抗変化メモリが形成される場合、2つのメモリセルアレイの厚さに対する加工になるので、より有効になる。また、セルユニットのセルサイズが30nm以下になった場合にも有効である。
【0265】
これに伴って、本実施形態の抵抗変化メモリにおいて、非オーミック素子の厚さに起因してそのアスペクト比が大きくなるのを抑制するために、基板表面に対して水平方向(第1又は第2方向)の寸法を大きくせずともよくなる。それゆえ、本実施形態の抵抗変化メモリは、あるチップの面積に対する1つのセルユニットの占有面積を小さくでき、クロスポイント型メモリセルアレイの記憶密度を向上できる。
【0266】
また、本実施形態の抵抗変化メモリのように、pimダイオード30A及びそれを含むセルユニットの厚さを低減できることによって、図19D及び図19Fに示される工程のように、隣接する積層体間の溝に対する層間絶縁膜69の埋め込み性も改善される。
【0267】
溝(積層体)のアスペクト比が大きい場合、下側の層の基板表面に対して水平方向(第1又は第2方向)の寸法が、上側の層の第1又は第2方向の寸法が大きくなる傾向がある。このため、図19D乃至図19Fに示される工程のように、2つの積層体(セルユニット)CU1,100’を同時に形成する製造方法の場合、大きいアスペクト比に起因して、下側のセルユニットと上側のセルユニットとで第1又は第2方向の大きさが異なり、セルユニットを構成する素子の電気的特性がばらつく可能性がある。
【0268】
しかし、本実施形態の抵抗変化メモリによれば、セルユニット及びセルユニット間のアスペクト比を小さくできるため、形成される非オーミック素子及びメモリ素子の電気的特性が、大きなアスペクト比に起因して、ばらつくのを抑制できる。
【0269】
以上のように、本発明の第1の実施形態に係る抵抗変化メモリの製造方法によれば、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さを薄くできる抵抗変化メモリを提供できる。
【0270】
(5) 効果
本発明の第1の実施形態の抵抗変化メモリにおいて、図8及び図9に示されるように、クロスポイント型メモリセルアレイ内のセルユニットに含まれる非オーミック素子30Aは、p型半導体(p型層)、真性半導体層(i型層)及びメタル層から構成されるpimダイオードである。
【0271】
pimダイオード30Aを抵抗変化メモリの非オーミック素子(整流素子)として利用することによって、図11A及び図11Bに示されるように整流性を維持しつつ、その厚さを小さくできる。
【0272】
例えば、pinダイオードと本実施形態のpimダイオード30Aとを、比較した場合、図10A乃至図11Bを用いて説明したように、本実施形態のpimダイオード30Aは、n型半導体層が無くとも、pinダイオードと実質的に同じ動作を実現できる。また、pimダイオード30Aは、ユニポーラ動作のメモリ素子だけでなく、バイポーラ動作のメモリ素子にも適用することができる。
【0273】
図11Aに示される例では、本実施形態のpimダイオードのフォワード電流の上限値は、pinダイオードのフォワード電流の上限値とほぼ同程度のレベルとなっている。逆バイアス印加時のオフ状態における本実施形態のpimダイオードのリバース電流は、pinダイオードのリバース電流より2桁程度、低減される。また、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aは、逆バイアス印加時におけるpimダイオード30Aのオン状態において、バイポーラ動作のメモリ素子の抵抗状態を変化させる電流を出力できる。逆バイアス印加時におけるpimダイオード30Aのオン電流の出力特性は、1×1018cm−3以上、1×1020cm−3以下の不純物濃度の偏在層がi型層32内に設けられることによって、さらに向上できる。
【0274】
したがって、本実施形態の抵抗変化メモリに用いられるpimダイオードによれば、抵抗変化メモリに要求される電気的特性を得られる。
【0275】
上述のように、比較例としてのpinダイオードは、p型半導体層とn型半導体層との間に、真性半導体層が挟まれた構造を有し、p型半導体層及びn型半導体層にそれぞれ接続された電極層を、別途に含んでいる。ユニポーラ動作のメモリ素子が用いられた場合において、セット/リセット動作を実現するために、セット/リセット動作時に逆バイアスが印加されるpinダイオードのリバース電流(オフ電流)が、抑制されることが好ましい。そのため、電極層を含むpinダイオードの第3方向の寸法(厚さ)は、100nm程度の範囲の値に設定される。このうち、pinダイオードのn型層の厚さは、5〜15nm程度である。さらに、比較例としてのpinダイオードは、バイポーラ動作のメモリ素子には適用しにくい。なぜなら、pinダイオードは、逆バイアスの印加時において大きなリバース電流(オン電流)が流れないためである。
【0276】
本実施形態のpimダイオード30Aは、i型層32とメタル層31との間にn型半導体層が設けられること無しに、メタル層31からi型層32に電子が供給される。そして、本実施形態のpimダイオード30Aは、メタル層31がダイオード30Aの電極層として用いられるため、別途に電極層を設ける必要がない。このため、本実施形態のpimダイオード30Aは、pinダイオードに比較して、厚さを薄くできる。
【0277】
また、半導体層の不純物拡散及び半導体層の空乏化を考慮する場合、本実施形態のpimダイオード30Aの2つの端子(カソード/アノード)のうち、一方の端子はメタル層であるため、pimダイオード30Aのp型層に対してのみ、不純物拡散領域及び空乏化を考慮すればよい。即ち、本実施形態のpimダイオード30Aのメタル層は、不純物拡散及び空乏化を考慮せずともよく、その膜厚を薄くできる。
【0278】
これによって、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aによれば、n型層が無くともpinダイオードと実質的に同じ特性を有するダイオードを、pinダイオードに比較して薄い厚さで実現できる。
【0279】
素子の微細化が進むにつれて、各半導体層が含む不純物の個数(不純物濃度)の揺らぎが、大きくなる。このため、n型層とp型層の2つの半導体層を含むダイオード(例えば、pinダイオード)は、不純物の個数の揺らぎに起因して、素子毎の素子特性のばらつきが大きくなる。
これに対して、本実施形態のpimダイオード30Aにおいて、ドーパントとしての不純物を含む半導体層は、主として、p型層のみである。このため、本実施形態のpimダイオード30Aは、半導体層が含む不純物の個数に起因して、非オーミック素子(pimダイオード)の電気的特性がばらつくのを、抑制できる。それゆえ、抵抗変化メモリに要求される非オーミック素子の特性を改善できる。
【0280】
抵抗変化メモリのプロセス的な観点において、ダイオードの厚さ(高さ)を薄くできることによって、メモリセルアレイ内において第1又は第2方向に隣接するセルユニット間の間隔(溝)のアスペクト比が大きくなるのを抑制でき、メモリセルアレイ及びセルユニットの加工が容易になる。
【0281】
また、pimダイオード30Aを用いることによって、アスペクト比を大きくせずに、セルユニット間の間隔を小さくできるため、本実施形態の抵抗変化メモリは、所定のチップ面積に対するセルユニットの個数を増大でき、メモリセルアレイの記憶密度を高くできる。
【0282】
以上のように、本発明の第1の実施形態によれば、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さを薄くすることができる。
【0283】
<2> 第2の実施形態
図20乃至図26を参照して、本発明の第2の実施形態に係る抵抗変化メモリについて、説明する。尚、本実施形態において、第1の実施形態で述べた構成部材と同じ部材に関しては、同じ符号を付し、詳細な説明は必要に応じて行う。
【0284】
(1) 基本例
図20及び図21を用いて、本発明の第2の実施形態の抵抗変化メモリの基本例について、説明する。
図20は、第2の実施形態の抵抗変化メモリに用いられるセルユニットの基本例の鳥瞰図であり、図21は、本基本例のセルユニットの断面構造図である。
【0285】
図20及び図21に示されるように、本実施形態の抵抗変化メモリに用いられる非オーミック素子40Aにおいて、n型半導体層43(以下、n型層とよぶ)が、pimダイオードのp型層の代わりに用いられている。
【0286】
本実施形態の非オーミック素子40Aにおいて、i型層42は、n型層43とメタル層41との間に設けられている。このように、i型層42がn型層43とメタル層41との間に挟まれた構造のダイオードのことを、以下では、nimダイオード40Aとよぶ。
【0287】
本実施形態のnimダイオード40Aにおいて、第1の実施形態で述べたpimダイオードとの相違点は、半導体からなるn型層43がカソード層として用いられ、導電体からなるメタル層41がアノード層として用いられる点である。
【0288】
このため、nimダイオード40Aに順バイアスが印加される場合、n型層43に負の電位が印加され、メタル層41に正の電位が印加される。これとは反対に、nimダイオード40Aに逆バイアスが印加される場合、n型層43に正の電位が印加され、メタル層41に負の電位が印加される。
【0289】
n型層は、例えば、1021/cm3程度のドナー不純物濃度を有している。n型層43の膜厚は、例えば、5nm〜15nm程度である。n型層43は、例えば、リン(P)又はヒ素(As)をドナー不純物として含んでいるシリコン層である。尚、n型層43上には、電極としての導電層49Aが設けられている。
【0290】
nimダイオードにおいてメタル層41は、半導体に対する正孔注入能力が高い導電体が好ましい。それゆえ、nimダイオード40Aに用いられるメタル層41に用いられる材料は、仕事関数の大きい導電体(金属、金属化合物又は合金など)であることが好ましい。
【0291】
また、nimダイオード40Aを構成するメタル層41に用いられる材料は、そのフェルミ準位が、i型層の価電子帯側に位置し、p型半導体(例えば、p型Si)のフェルミ準位以下であることが好ましい。このような導電体をnimダイオード40Aのメタル層41に用いることによって、メタル層41とi型層42との間に生じる正孔に対するショットキー障壁高さを、低減できる。
【0292】
これによって、メタル層41とi型層42との間の正孔の移動が、ショットキー障壁によって、阻害されるのを抑制できる。
【0293】
本実施形態のnimダイオード40Aの動作メカニズムは、nimダイオード40Aに対する電子の供給源がn型層43であり、nimダイオード40Aに対する正孔の供給源がメタル層41であることが、第1の実施形態のpimダイオード30Aと異なるのみで、実質的な動作メカニズムは、第1の実施形態と同じである。そのため、第2の実施形態において、nimダイオード40Aの具体的な動作の説明は、省略する。
【0294】
また、本実施形態の抵抗変化メモリにおいて、非オーミック素子としてのnimダイオード40Aを用いた抵抗変化メモリの製造方法は、非オーミック素子を構成する1つの半導体層が、p型層であるか又はn型層であるかが異なるのみで、第1の実施形態で述べた例と実質的に同じである。そのため、第2の実施形態において、第2の実施形態の抵抗変化メモリの製造方法についての説明は、省略する。
【0295】
以上のように、本発明の第2の実施形態に係る抵抗変化メモリによれば、第1の実施形態で述べた抵抗変化メモリと同様に、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さを薄くすることができる。
【0296】
(2) 実施例
図22乃至図27を用いて、本発明の第2の実施形態の抵抗変化メモリの実施例について、説明する。図22乃至図27は、本実施形形態の実施例の抵抗変化メモリに用いられるセルユニットの断面構造図を示している。
【0297】
図22に示すように、nimダイオード40Aを構成する部材(膜)の積層順序が、図20及び図21に示される積層順序と反対になっていてもよい。
図22に示されるように、導電層49A上に、n型層43が設けられる。n型層43上に、i型層42が設けられる。n型層42上に、メタル層41が設けられる。導電層49Aは、配線上に設けられる。
【0298】
図23に示されるように、不純物濃度が低いp型の半導体層45が、i型層の代わりに、用いられてもよい。このp型の半導体層45を、低濃度p型層とよぶ。n型層がSi層である場合、低濃度p型層45は、例えば、ボロン(B)が不純物(アクセプタ)として添加されたSi層である。低濃度p型層45内のアクセプタの不純物濃度は、例えば、1×1017/cm3〜1×1019/cm3程度である。
【0299】
尚、低濃度p型層45は、p型の半導体層であれば、SiGeなどのSiを主成分とする半導体層や、化合物半導体層であってもよい。但し、n型層43と低濃度p型層45は、同じ材料を主成分とする半導体層であることが好ましい。
【0300】
図24に示すように、不純物濃度がn型層43より低いn型の半導体層43bが、i型層又は低濃度p型層の代わりに用いられてもよい。ここでは、不純物濃度が低いn型の半導体層43bのことを、低濃度n型層45とよぶ。
【0301】
低濃度n型層43bは、n型層43とメタル層41との間に設けられる。低濃度n型層43b内のドナー不純物濃度は、例えば、1×1017/cm3〜1×1019/cm3程度である。
【0302】
尚、低濃度n型層43bは、n型の半導体層であれば、SiGeなどのSiを主成分とする半導体層や、化合物半導体層であってもよい。但し、n型層43と低濃度n型層43bは、同じ材料を主成分とすることが好ましい。
【0303】
図25に示すように、i型層(又は低濃度p型層)48は、その層が含む不純物が高濃度に偏析している偏在層48bを有していてもよい。偏在層48bは、メタル層41に接触する。
【0304】
例えば、偏在層48bは、i型層48aとメタル層41との界面近傍において、不純物(例えば、B、P又はAsなど)が、高濃度に偏析した層である。偏析する不純物は、i型層に対してドナーとなる不純物でもよいし、i型層に対してアクセプタとなる不純物でもよい。偏在層48bの膜厚は、例えば、1nm程度である。
【0305】
このように、メタル層41と半導体層(n型層又はi型層)48との界面に、偏在層48bが形成されることによって、メタル層41と半導体層48との間のショットキー障壁φBを低減できる。尚、偏在層48bが設けられることによって、メタル層41とi型層48との間のショットキー障壁高さが、0eVに実効的に近づくことが好ましい。
【0306】
これによって、nimダイオード40Aに順バイアスが印加された場合において、メタル層から半導体層(例えば、i型層)に注入される電子の移動が、ショットキー障壁φBによって阻害されることが低減される。
したがって、偏在層48bが低濃度p型層(又はi型層)48とメタル層41との界面に設けられることによって、順バイアス印加時におけるnimダイオード40Aのフォワード電流を増大できる。
【0307】
n型層43と導電層49Aとの間の半導体層には、ドナー不純物が偏析した偏在層を有する低濃度n型層が、用いられてもよい。
【0308】
尚、図26に示されるように、nimダイオード40Aは、下側(基板側)から順に、導電層49A、n型層43、低濃度p型層(又はi型層)48及びメタル層41の順序で、構成部材が積層されてもよい。偏在層48bが低濃度p型層48内に設けられる場合、偏在層48bは、低濃度領域48a上部に形成され、nimダイオード40Aの上側のメタル層41に接触する。
【0309】
また、図27に示されるように、n型層43と導電層49Aとの間に、シリサイド層46が設けられてもよい。この場合、例えば、導電層49Aには、TiNなどの金属化合物が用いられる。n型層43と金属化合物からなる導電層49Aとの間に、シリサイド層46が設けられることによって、n型層43と導電層49Aとの界面に生じる抵抗(界面抵抗)を低減できる。但し、図20乃至図26に示されるnimダイオード40Aにおいて、導電層49Aがシリサイド層であってもよいのは、もちろんである。
【0310】
図21乃至図27に示される各セルユニットCUにおいて、メモリ素子20とnimダイオード40Aとの積層順序が反対であってもよいのは、もちろんである。
【0311】
ここで、nimダイオード40Aを構成するメタル層41に用いられる材料について、上述の図18を用いて、説明する。
【0312】
本実施形態の抵抗変化メモリに用いられるnimダイオードにおいて、メタル層41は、アノード層として用いられ、真性又は不純物を含む半導体層に正孔を注入するための層である。
【0313】
そのため、nimダイオード40Aに用いられるメタル層41は、半導体層に対する正孔注入能力の高い導電体が好ましく、メタル層41の仕事関数が大きい材料が好ましい。つまり、メタル層41のフェルミ準位が、半導体層の価電子帯側の近くに位置し、p型半導体層(例えば、p型Si)のフェルミ準位以下であることが好ましい。
【0314】
例えば、n型Siがnimダイオード40Aのn型層に用いられる場合、4.6eV〜5.3eV程度の仕事関数を有する材料が、メタル層に用いられることが好ましい。nimダイオード40Aのメタル層41に用いられる材料例として、TiSix、PtSix、PdSix、WSix及びIrSixなどのシリサイドや、TiNx、TiCx、HfNx、LaBx、WBx、WNx、WCx及びRuOxなどの導電性化合物、W、Pd、Pt、Ir及びRuなどの純金属などの中から選択される材料が、挙げられる(但し、x>0)。
【0315】
尚、ここで例示された材料以外の導電体が、nimダイオードを構成するメタル層に用いられてもよいのは、もちろんである。
【0316】
これによって、半導体層(例えば、i型層42)とメタル層41との間に生じるショットキー障壁の高さを低くできる。この結果として、本実施形態の抵抗変化メモリに用いられるnimダイオード40Aに対して順バイアスが印加された場合に、メタル層41から半導体層42に注入される正孔の移動が、メタル層41と半導体層42とのショットキー障壁によって阻害されることが低減される。
【0317】
したがって、メタル層に用いられる材料に、仕事関数が大きい導電体が用いられることによって、順バイアス印加時におけるnimダイオード40Aの出力電流を増大できる。
【0318】
尚、本実施形態のnimダイオード40Aに用いられる各層の膜厚や半導体層の不純物濃度は、抵抗変化メモリの非オーミック素子に要求される特性に応じて、適宜変更可能である。また、本実施形態のnimダイオード40Aは、上述のpimダイオードと同様に、逆バイアス印加時において、0Vからオン電圧までの電圧値までにおいて出力されるリバース電流は小さく、オン電圧以上になると、トンネル現象により大きなリバース電流(オン電流)を出力する。それゆえ、本実施形態のnimダイオード40Aも、ユニポーラ動作及びバイポーラ動作のメモリ素子を用いた抵抗変化メモリに適用できる。
【0319】
<3> 材料例
以下、本実施形態の抵抗変化メモリのセルユニットに用いられる材料例を説明する。
【0320】
上述においては、非オーミック素子を構成する半導体層として、シリコンを主に例示して、本発明の実施形態の抵抗変化メモリについて説明した。但し、セルユニットの構成部材としての半導体層は、半導体材料であれば、シリコンを主成分とする材料以外でもよい。つまり、シリコン及びシリコンゲルマニウム以外に、C、GaAs、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択することもできる。
【0321】
p型半導体層は、p型Si、TiO2、ZrO2、InZnOx、ITO、Sbを含むSnO2、p型ZnO、Alを含むZnO、AgSbO3、InGaZnO4、ZnO−SnO2の中から選択される1つ又は複数の組み合わせからなる材料であることが好ましい。
【0322】
n型半導体層は、n型Si、NiOx、ZnO、Rh2O3、Nを含むZnO、Inを含むZnO、La2CuO4の中から選択される1つ又は複数の組み合わせからなる材料であることが好ましい。
【0323】
pim又はnimダイオードを含むセルユニット内に、絶縁体(絶縁層)が含まれる場合がある。セルユニット内に含まれる絶縁層は、例えば、以下の材料から選択される。
a) 酸化物
・ SiO2、Al2O3、Y2O3、La2O3、Gb2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO
・ AB2O4
但し、A及びBは、同じ又は異なる元素で、かつ、Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Geの中から選択される1つ又は複数の組み合わせである。
【0324】
例えば、Fe3O4、FeAl2O4、Mn1+xAl2−xO4+y、Co1+xAl2−xO4+y、MnOxなど
・ ABO3
但し、A及びBは、同じ又は異なる元素で、かつ、Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Snの中から選択される1つ又は複数の複数の組み合わせである。
【0325】
例えば、LaAlO3、SrHfO3、SrZrO3、SRTiO3など
b) 酸窒化物
・ SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON
・ 上述のa)の酸化物の酸素元素の一部を窒素元素で置換した材料
SiO2、SiN、SiONなどのSi系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ1×1018/cm3以上であるものを含む。
【0326】
ワード線/ビット線として機能する導電線は、W、WN、Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、WSix、TaSix、PdSix、ErSix、YSix、PtSix、HfSix、NiSix、CoSix、TiSix、VSix、XrSix、MnSix、FeSixなど(但し、x>0)から選択される1つ又は複数の組み合わせから構成される。尚、導電線が複数の材料を用いて形成される場合、導電線の構成部材は、複数の材料の混晶層から構成される場合がある。
【0327】
pim/nimダイオード又はメモリ素子の電極層及び導電層は、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられる。具体的には、Pt、Au、Ag、Ru、Ir、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Al、Rh、RuN、TiN、TaN、TiAlN、TaAlN、SrRuOx、LaNiOx、PtIrOx、PtRhOx、SiTiOx、WSix、TaSix、PdSix、PtSix、IrSix、ErSix、YSix、HfSix、NiSix、CoSix、TiSix、VSix、CrSix、MnSix、FeSixなど(但し、x>0)の中から選択された1つ又は複数の組み合わせからなる材料を用いて、電極層及び導電層は構成される。電極層及び導電層が複数の材料を用いて形成される場合、電極層及び導電層の構成部材は、複数の材料の混晶層から構成される場合がある。
【0328】
尚、p型シリコン層(p型層)に対するシリサイドとして、TiSix、VSix、CrSix、MnSix、FeSix、CoSix、NiSix、NdSix、MoSix、HfSix、TaSix、WSix、PdSix、IrSix、PtSix、RhSix、ReSix、OsSixなど(但し、x>0)の中から選択された1つ又は2つ以上の組み合わせからなる材料を用いることで、P型シリコン層とシリサイド層との界面抵抗を小さくできる。尚、2以上のシリサイドが、p型シリコン層(p型層)に対する電極層(導電層)を形成するために用いられた場合、その電極層は2以上のシリサイドの混晶層から構成される場合がある。
【0329】
また、n型シリコン層(n型層)に対するシリサイドとして、TiSix、VSix、CrSix、MnSix、FeSix、CoSix、NiSix、NdSix、MoSix、HfSix、TaSix、YSix、YbSix、ErSix、HoSix、DySix、GdSix、TbSixなど(但し、x>0)の中から選択された1つ又は2つ以上の組み合わせからなる材料を用いることで、n型シリコン層とシリサイド層との界面抵抗を小さくできる。尚、2以上のシリサイドが、n型シリコン層(n型層)に対する電極層(導電層)を形成するために用いられた場合、その電極層は2以上のシリサイドの混晶層から構成される場合がある。
【0330】
電極層(導電層)は、拡散防止層又は接着層としての機能を有していてもよい。
【0331】
pimダイオード(又はnimダイオード)を構成するメタル層は、図18に示される材料以外に、例えば、
a). 単一元素または複数の金属元素の混合物、
b). 酸化物、炭化物、ホウ化物、窒化物若しくはケイ化物としての化合物金属、
c). TiNx、TiCx、TiBx、TiSix、WCx、WBx、W、WSix、TaCx、TaBx、TaNx、TaSix、LaBx、LaNx、LsSix、HfSix、Hf、YSix、ErSix、NiSix、PtSix、PdSix、CoSix、MnSix、CrSix、FeSix (但し、x>0)
のうちの一つまたは複数の組み合わせから構成されるてもよい。
【0332】
<4> 適用例
本発明の抵抗変化メモリは、現在、製品化されている機器に使用されているメモリ、例えば、磁気メモリ、NANDフラッシュメモリ、ダイナミックランダムアクセスメモリなどにとって変わる次世代ユニバーサルメモリとして非常に有望である。
【0333】
このため、本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して適用可能である。
【0334】
<5> むすび
本発明によれば、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さも十分に薄くすることができる。
【0335】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【0336】
1:抵抗変化メモリ、2:クロスポイント型メモリセルアレイ、11:基板、20:メモリ素子、21:抵抗変化膜、25,26:電極層、30A,40A:非オーミック素子、31,41:メタル層、32,33,42,43:半導体層、38b,48b:偏在層。
【技術分野】
【0001】
本発明は、抵抗変化メモリに関する。
【背景技術】
【0002】
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするReRAM(Resistive RAM)や、相変化素子をメモリ素子とするPCRAM(Phase change RAM)などの抵抗変化メモリが注目を集めている。
【0003】
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、DRAM並みの高速動作が可能であるという点にある。
【0004】
このような抵抗変化メモリが実用化されると、例えば、ファイルメモリとしてのNANDフラッシュメモリとワークメモリとしてのDRAMとを、この抵抗変化メモリで置き換えることも可能である。
【0005】
例えば、クロスポイント型メモリセルアレイにおいて、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される(例えば、特許文献1を参照)。
【0006】
整流素子の構成部材の膜厚が厚くなると、整流素子を加工した後にできる溝のアスペクト比が大きくなり、メモリセルアレイの三次元化には不利となる。そのため、整流素子の膜厚を薄くすることが、望まれる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2007−281208号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
非オーミック素子の厚さを薄くすることができる技術について提案する。
【課題を解決するための手段】
【0009】
本発明の実施形態に係わる抵抗変化メモリは、第1方向に延びる第1の配線と、前記第1方向に交差する第2方向に延びる第2の配線と、前記第1の配線と前記第2の配線との交点に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子と非オーミック素子とが直列接続されたセルユニットと、を具備し、前記非オーミック素子は、メタル層と、第1の不純物を含む第1の半導体層と、前記第1の半導体層と前記メタル層との間に設けられ、前記第1のメタル層との界面に偏在層を有する第2の半導体層とを含む。
【図面の簡単な説明】
【0010】
【図1】抵抗変化メモリの構成例を示す図。
【図2】クロスポイント型メモリセルアレイを示す図。
【図3】セルユニットを示す図。
【図4】メモリ素子と整流素子との接続関係を示す図。
【図5A】第1及び第2制御回路のレイアウトを示す図。
【図5B】第1及び第2制御回路のレイアウトを示す図。
【図6】第1及び第2制御回路のレイアウトを示す図。
【図7A】抵抗変化メモリの動作を説明する図。
【図7B】抵抗変化メモリの動作を説明する図。
【図7C】抵抗変化メモリの動作を説明する図。
【図8】第1の実施形態に係る抵抗変化メモリのセルユニットの基本例を示す図。
【図9】第1の実施形態に係る抵抗変化メモリのセルユニットの基本例を示す図。
【図10A】非オーミック素子の動作原理を説明するための図。
【図10B】非オーミック素子の動作原理を説明するための図。
【図10C】非オーミック素子の動作原理を説明するための図。
【図10D】非オーミック素子の動作原理を説明するための図。
【図11A】非オーミック素子の電気的特性を説明するための図。
【図11B】非オーミック素子の電気的特性を説明するための図。
【図12】セルユニットの実施例を示す図。
【図13】セルユニットの実施例を示す図。
【図14】セルユニットの実施例を示す図。
【図15A】セルユニットの実施例を示す図。
【図15B】偏在層の不純物濃度の分布を説明するための図。
【図16】セルユニットの実施例を示す図。
【図17】セルユニットの実施例を示す図。
【図18】導電体の実効仕事関数を示す図。
【図19A】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図19B】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図19C】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図19D】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図19E】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図19F】実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図20】第2の実施形態に係る抵抗変化メモリのセルユニットの基本例を示す図。
【図21】第2の実施形態に係る抵抗変化メモリのセルユニットの基本例を示す図。
【図22】セルユニットの実施例を示す図。
【図23】セルユニットの実施例を示す図。
【図24】セルユニットの実施例を示す図。
【図25】セルユニットの実施例を示す図。
【図26】セルユニットの実施例を示す図。
【図27】セルユニットの実施例を示す図。
【発明を実施するための形態】
【0011】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【0012】
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。
【0013】
[実施形態]
<1> 第1の実施形態
(1) 抵抗変化メモリ
(a) 全体構成
図1乃至図10を用いて、本発明の第1の実施形態に係る抵抗変化メモリについて、説明する。
【0014】
図1は、抵抗変化メモリの主要部を示している。
【0015】
抵抗変化メモリ(例えば、チップ)1は、クロスポイント型メモリセルアレイ2を有する。
【0016】
例えば、クロスポイント型メモリセルアレイ2の第1方向の一端に、第1制御回路3が配置され、第1方向に交差する第2方向の一端に、第2制御回路4が配置される。
【0017】
第1制御回路3は、例えば、ロウアドレス信号に基づいて、クロスポイント型メモリセルアレイ2のロウを選択する。第2制御回路4は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ2のカラムを選択する。
【0018】
第1及び第2制御回路3,4は、メモリセルアレイ2内のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
【0019】
ここで、本実施形態の抵抗変化メモリ1において、例えば、書き込みをセット、消去をリセットとよぶ。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、リセット状態の抵抗値より高いか又は低いかは重要ではない。
【0020】
また、セット動作において、メモリ素子が取り得る複数の抵抗値のレベルうち、1つのレベルを選択的に書き込めるようにすることによって、1つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【0021】
コントローラ5は、制御信号及びデータを抵抗変化メモリ1に供給する。制御信号は、コマンド・インターフェイス回路6に入力され、データは、データ入出力バッファ7に入力される。コントローラ5はチップ1内に配置されていてもよいし、チップ1とは別のチップ(ホスト装置)内に配置されていてもよい。
【0022】
コマンド・インターフェイス回路6は、制御信号に基づいて、コントローラ5からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、コマンド・インターフェイス回路6は、そのデータをデータ入出力バッファ7からステートマシーン8に転送する。
【0023】
ステートマシーン8は、コマンドデータに基づいて、抵抗変化メモリ1の動作を管理する。例えば、ステートマシーン8は、コントローラ5からのコマンドデータに基づいて、セット/リセット動作及び読み出し動作を管理する。コントローラ5は、ステートマシーン8が管理するステータス情報を受け取り、抵抗変化メモリ1での動作結果を判断することも可能である。
【0024】
セット/リセット動作及び読み出し動作において、コントローラ5は、アドレス信号を抵抗変化メモリ1に供給する。アドレス信号は、アドレスバッファ9を経由して、第1及び第2制御回路3,4に入力される。
【0025】
電位供給回路10は、ステートマシーン8からの命令に基づき、例えば、セット/リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを、所定のタイミングで出力する。電位供給回路10は、例えば、パルスジェネレータ10Aを含み、コマンドデータ及び制御信号が示す動作に応じて、出力する電圧パルス/電流パルスの電圧値/電流値及びパルス幅を制御する。
【0026】
図2は、クロスポイント型メモリセルアレイの構造を示す鳥瞰図である。
【0027】
クロスポイント型メモリセルアレイ2は、基板11上に配置される。基板11は、半導体基板(例えば、シリコン基板)、又は、半導体基板上の層間絶縁膜である。尚、基板11が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ2下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、抵抗変化メモリの周辺回路として形成されていてもよい。
【0028】
クロスポイント型メモリセルアレイ2は、例えば、複数のメモリセルアレイ(メモリセルレイヤーともよばれる)のスタック構造から構成される。
【0029】
図2は、一例として、クロスポイント型メモリセルアレイ2が、第3方向(基板11の主平面に対して垂直な方向)にスタックされた4つのメモリセルアレイM1,M2,M3,M4から構成される場合を示している。スタックされるメモリセルアレイの数は、2つ以上であればよい。尚、クロスポイント型メモリセルアレイ2は、1つのメモリセルアレイから構成されてもよい。また、スタックされた2つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、2つのメモリセルアレイが、電気的に分離されていてもよい。
【0030】
図2のように、複数のメモリセルアレイM1,M2,M3,M4がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。第1及び第2制御回路3,4は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの1つを選択する。第1及び第2の制御回路3,4は、スタックされた複数のメモリセルアレイのうちの1つに対してデータの書き込み/消去/読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの2つ以上又は全てに対して同時にデータの書き込み/消去/読み出しを行うこともできる。
【0031】
メモリセルアレイM1は、第1及び第2方向にアレイ状に配置された複数のセルユニットCU1から構成される。これと同様に、メモリセルアレイM2は、アレイ状に配置された複数のセルユニットCU2から構成され、メモリセルアレイM3は、アレイ状に配置された複数のセルユニットCU3から構成され、メモリセルアレイM4は、アレイ状に配置された複数のセルユニットCU4から構成される。
【0032】
また、基板11上には、基板11側から順に、配線L1(j−1),L1(j),L1(j+1)、配線L2(i−1),L2(i),L2(i+1)、配線L3(j−1),L3(j),L3(j+1)、配線L4(i−1),L4(i),L4(i+1)、配線L5(j−1),L5(j),L5(j+1)が、配置される。
【0033】
基板11側から奇数番目の配線、即ち、配線L1(j−1),L1(j),L1(j+1)、配線L3(j−1),L3(j),L3(j+1)及び配線L5(j−1),L5(j),L5(j+1)は、第2方向に延びる。
【0034】
基板11側から偶数番目の配線、即ち、配線L2(i−1),L2(i),L2(i+1)及び配線L4(i−1),L4(i),L4(i+1)は、第2方向に交差する第1方向に延びる。
【0035】
これらの配線は、ワード線又はビット線として用いられる。
【0036】
最下層の第1番目のメモリセルアレイM1は、第1番目の配線L1(j−1),L1(j),L1(j+1)と第2番目の配線L2(i−1),L2(i),L2(i+1)との間に配置される。メモリセルアレイM1に対するセット/リセット動作及び読み出し動作において、配線L1(j−1),L1(j),L1(j+1)及び配線L2(i−1),L2(i),L2(i+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0037】
メモリセルアレイM2は、第2番目の配線L2(i−1),L2(i),L2(i+1)と第3番目の配線L3(j−1),L3(j),L3(j+1)との間に配置される。メモリセルアレイM2に対するセット/リセット動作及び読み出し動作において、配線L2(i−1),L2(i),L2(i+1)及び配線L3(j−1),L3(j),L3(j+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0038】
メモリセルアレイM3は、第3番目の配線L3(j−1),L3(j),L3(j+1)と第4番目の配線L4(i−1),L4(i),L4(i+1)との間に配置される。メモリセルアレイM3に対するセット/リセット動作及び読み出し動作において、配線L3(j−1),L3(j),L3(j+1)及び配線L4(i−1),L4(i),L4(i+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0039】
メモリセルアレイM4は、第4番目の配線L4(i−1),L4(i),L4(i+1)と第5番目の配線L5(j−1),L5(j),L5(j+1)との間に配置される。メモリセルアレイM4に対するセット/リセット動作及び読み出し動作において、配線L4(i−1),L4(i),L4(i+1)及び配線L5(j−1),L5(j),L5(j+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0040】
ここで、配線L1(j−1),L1(j),L1(j+1)と配線L2(i−1),L2(i),L2(i+1)とが交差する箇所に、セルユニットCU1が配置される。これと同様に、配線L2(i−1),L2(i),L2(i+1)と配線L3(j−1),L3(j),L3(j+1)とが交差する箇所、配線L3(j−1),L3(j),L3(j+1)と配線L4(i−1),L4(i),L4(i+1)とが交差する箇所、配線L4(i−1),L4(i),L4(i+1)と配線L5(j−1),L5(j),L5(j+1)とが交差する箇所に、セルユニットCU2,CU3,CU4がそれぞれ配置される。つまり、クロスポイント型メモリセルアレイ2は、第3方向に連続して積層される複数の配線の交差する箇所に、セルユニットが配置されている。
【0041】
尚、スタックされるメモリセルアレイが、絶縁膜によって、各層毎に分離される場合、第1及び第2方向に延在する配線はスタックされる2つのメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線及びビット線としての配線が、それぞれ設けられる。
【0042】
図3は、クロスポイント型メモリセルアレイにおける、配線及びセルユニットの構造の一例を示している。
図3において、図2における2つのメモリセルアレイM1,M2内のセルユニットCU1,CU2が示されている。この場合、図2における2つのメモリセルアレイM3,M4内のセルユニットの構成は、図2における2つのメモリセルアレイM1、M2内のセルユニットの構成と同じになる。
【0043】
積層されたセルユニットCU1,CU2は、1つの配線L2(i)を共有する。
【0044】
セルユニットCU1の電流経路の一端が、配線L1(j)に接続され、セルユニットCU1の電流経路の他端が、配線L2(i)に接続される。セルユニットCU2の電流経路の一端が配線L2(i)に接続され、セルユニットCU2の電流経路の他端が配線L3(j)に接続される。
【0045】
セルユニットCU1,CU2のそれぞれは、メモリ素子と非オーミック素子とから構成される。メモリ素子と非オーミック素子は直列に接続されている。非オーミック素子には、例えば、整流素子が用いられている。
【0046】
メモリ素子及び非オーミック素子としての整流素子の接続関係は、様々なパターンが存在する。但し、1つのメモリセルアレイ内の全てのセルユニットは、メモリ素子と整流素子との接続関係が同じであることが必要である。
【0047】
図4は、メモリ素子と整流素子との接続関係を示している。
1つのセルユニットにおいて、メモリ素子と整流素子との接続関係は、メモリ素子と整流素子の位置関係が2通り、整流素子の向きが2通りで、合計4通り存在する。したがって、2つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、16通り(4通り×4通り)存在する。図4のa〜pは、この16通りの接続関係を表している。本発明の実施形態は、これら16通りの接続関係の全てに対して適用可能である。
【0048】
図5A及び図5Bは、第1及び第2制御回路のレイアウトの第1例を示している。
【0049】
図5AのメモリセルアレイMsは、図2で示したメモリセルアレイM1,M2,M3,M4のいずれか1層に相当する。図5Aに示すように、メモリセルアレイMsは、アレイ状に配置される複数のセルユニットCUsから構成される。セルユニットCUsの一端は、配線Ls(j−1),Ls(j),Ls(j+1)に接続され、セルユニットCUsの他端は、配線Ls+1(i−1),Ls+1(i),Ls+1(i+1)に接続される。
【0050】
図5Bに示すように、メモリセルアレイMs+1は、アレイ状に配置される複数のセルユニットCUs+1から構成される。セルユニットCUs+1の一端は、配線Ls+1(i−1),Ls+1(i),Ls+1(i+1)に接続され、その他端は、配線Ls+2(j−1),Ls+2(j),Ls+2(j+1)に接続される。
【0051】
但し、図5A及び図5Bにおいて、sは、1,3,5,7,…とする。
【0052】
配線Ls+1(i−1),Ls+1(i),Ls+1(i+1)の第1方向の一端に、スイッチ素子SW1を介して、第1制御回路3が接続される。スイッチ素子SW1は、例えば、制御信号Zs+1(i−1),Zs+1(i),Zs+1(i+1)により制御される。スイッチ素子SW1は、例えば、Nチャネル型電界効果トランジスタ(FET : Field Effect Transistor)から構成される。
【0053】
配線Ls(j−1),Ls(j),Ls(j+1)の第2方向の一端に、スイッチ素子SW2を介して、第2制御回路4が接続される。スイッチ素子SW2は、例えば、制御信号Zs(j−1),Zs(j),Zs(j+1)により制御される。スイッチ素子SW2は、例えば、Nチャネル型FETから構成される。
【0054】
配線Ls+2(j−1),Ls+2(j),Ls+2(j+1)の第2方向の一端に、スイッチ素子SW2’を介して、第2制御回路4が接続される。スイッチ素子SW2’は、例えば、制御信号Zs+2(j−1),Zs+2(j),Zs+2(j+1)により制御される。スイッチ素子SW2’は、例えば、Nチャネル型FETから構成される。
【0055】
図6は、第1及び第2制御回路のレイアウトの第2例を示している。尚、図6において、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の内部構成は、図5A又は図5Bに示されるメモリセルアレイと実質的に同じであるため、図6において、メモリセルアレイの内部構成の図示は省略する。
【0056】
第2例のレイアウトが第1例のレイアウトと異なる点は、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の第1方向の両端に、それぞれ第1制御回路3が配置され、かつ、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の第2方向の両端に、それぞれ第2制御回路4が配置されることにある。但し、図6のsは、1,5,9,13,…とする。
【0057】
配線Ls+1(i−1),Ls+1(i),Ls+1(i+1)の第1方向の両端に、スイッチ素子SW1を介して、第1制御回路3がそれぞれ接続される。スイッチ素子SW1は、例えば、制御信号Zs+1(i−1),Zs+1(i),Zs+1(i+1),Zs+3(i−1),Zs+3(i),Zs+3(i+1)により制御される。スイッチ素子SW1は、例えば、Nチャネル型FETから構成される。
【0058】
配線Ls(j−1),Ls(j),Ls(j+1)の第2方向の両端に、スイッチ素子SW2を介して、第2制御回路4がそれぞれ接続される。スイッチ素子SW2は、例えば、制御信号Zs(j−1),Zs(j),Zs(j+1),Zs+2(j−1),Zs+2(j),Zs+2(j+1)により制御される。スイッチ素子SW2は、例えば、Nチャネル型FETから構成される。
【0059】
(b) 動作
図7A乃至図7Cを参照して、本実施形態の抵抗変化メモリの動作について、説明する。
【0060】
図7A及び図7Bを用いて、ユニポーラ動作又はバイポーラ動作のメモリ素子を用いた場合における、クロスポイント型メモリセルアレイを含む抵抗変化メモリの基本動作について、説明する。
【0061】
抵抗変化メモリに用いられるメモリ素子の一例として、ユニポーラ動作又はバイポーラ動作とよばれる動作モードで駆動するメモリ素子が存在する。ユニポーラ動作のメモリ素子は、メモリ素子に供給される電圧(又は電流)の大きさに依存して、その抵抗状態が変化する。バイポーラ動作のメモリ素子は、メモリ素子に供給される電圧(又は電流)の極性に依存して、その抵抗値が変化する。
【0062】
図7Aは、ユニポーラ動作のメモリ素子が用いられた抵抗変化メモリにおける各配線の設定電位の一例を示している。
【0063】
図7Aに示されるように、ユニポーラ動作のメモリ素子を用いた抵抗変化メモリにおいて、動作対象のセルユニット(以下では、選択セルユニットとよぶ)90(sel)に対して、選択セルユニット90の非オーミック素子(例えば、ダイオード)に順バイアスが印加されるように、選択された配線L1(j),L2(i)の電位が設定される。例えば、選択セルユニット90が接続された一方の配線L(j)には、選択電位Vsが印加され、選択セルユニット90が接続された他方の配線L2(i)には、選択電位として0Vが印加される。この選択電位の電位差は、メモリ素子の抵抗状態を変化させるために必要な電圧である。
【0064】
ユニポーラ動作のメモリ素子の抵抗値を変化させる場合には、高抵抗状態(リセット)又は低抵抗状態(セット)のどちらに変化させるかに応じて、配線L1(j),L2(i)間の電位差又は電位の印加期間の少なくとも一方が、変化される。これによって、選択セルユニット90に対して、ユニポーラ動作のメモリ素子の抵抗状態を変化させる電流/電圧が、供給される。
【0065】
また、非選択の配線L1(j−1),L1(j+1),L2(i−1),L2(i+1)間に接続されたセルユニット(以下では、非選択セルユニットとよぶ)99(unsel)に対して、ダイオードに逆バイアスが印加されるように、非選択の配線の電位が制御される。つまり、非選択の一方の配線L1(j−1),L1(j+1)には、電位V1A(例えば、0V)が印加され、非選択の他方の配線L2(i−1),L2(i+1)には、電位V1B(例えば、Vs)が印加される。
【0066】
ここで、1つのメモリセルアレイ内において、選択された配線L1(j),L2(i)と選択されない配線L1(j−1),L1(j+1),L2(i−1),L2(i+1)との間に接続されたセルユニット(以下では、半選択セルユニットとよぶ)95(hsel)が、存在する。半選択セルユニット95に対して、半選択セルユニット95の端子間の電位差が、メモリ素子の抵抗値を変化させない大きさの電圧、例えば、実質的に0Vになるように、非選択の配線に印加される電位V1A,V1Bの大きさ(ここでは、電位Vs又は0V)が適宜設定される。
【0067】
これによって、選択セルユニット以外のセルユニットにおいて、それらのメモリ素子の抵抗値が変化することが抑制される。
【0068】
図7Bは、バイポーラ動作のメモリ素子が用いられた抵抗変化メモリにおける各配線の設定電位の一例を示している。
【0069】
図7Bに示されるように、バイポーラ動作のメモリ素子を用いた抵抗変化メモリにおいて、選択セルユニットに対して、ユニポーラ動作のメモリ素子と同様に、選択された配線L1(j),L2(i)間に、選択セルユニット90のメモリ素子の抵抗状態を変化させる電圧/電流を生成するために、選択電位Vs,0Vがそれぞれ印加される。
【0070】
バイポーラ動作のメモリ素子の抵抗状態を変化させる場合には、高抵抗状態又は低抵抗状態のどちらに変化させるかに応じて、配線L1(j)及び配線L2(i)のいずれか一方が高電位(例えば、電位Vs)に設定され、他方が低電位(例えば、0V)に設定される。つまり、バイポーラ動作のメモリ素子は、変化させる抵抗状態に応じて、メモリ素子の一端から他端へ、あるいは、メモリ素子の他端から一端へ、双方向に電流が流される。これによって、選択セルユニット90に対して、バイポーラ動作のメモリ素子の抵抗状態を変化させる電圧/電流が、供給される。
【0071】
バイポーラ動作のメモリ素子がクロスポイント型メモリセルアレイに用いられた場合、ユニポーラ動作のメモリ素子と同様に同じ大きさの逆バイアスが印加されるように非選択の配線L1(j−1),L1(j+1),L2(i−1),L2(i+1)の電位が設定されると、バイポーラ動作のメモリ素子の抵抗状態が変化してしまう。そのため、非選択セルユニット99に対して、その端子間の電位差は、実質的に0Vになるように、非選択の配線L1(j−1),L1(j+1),L2(i−1),L2(i+1)の電位(ここでは、Vs/2)が、それぞれ設定される。
【0072】
また、半選択セルユニット95に対して、メモリ素子の抵抗値を変化させない大きさになるように、非選択の配線L1(j−1),L1(j+1),L2(i−1),L2(i+1)の電位が設定される。それゆえ、図7Bに示されるように、非選択の配線L1(j−1),L1(j+1),L2(i−1),L2(i+1)の電位は、例えば、Vs/2に設定される。
【0073】
これによって、非選択セルユニットの端子間の電位差は、実質的に0Vになり、半選択セルユニットの端子間の電位差は、Vs/2になる。ここで、電位差Vs/2及びこの電位差によって生じる電流は、バイポーラ動作のメモリ素子の抵抗値をほとんど変化させない大きさであることが必要である。
【0074】
図7A及び図7Bのように、配線の電位を適宜設定することによって、選択セルユニット90にメモリ素子の抵抗状態を変化させる電圧/電流を与えることができ、選択セルユニット90以外のセルユニット95,99において、それらのメモリ素子の抵抗値が変化するのを抑制できる。
【0075】
図7Cを用いて、複数のメモリセルアレイを含むクロスポイント型メモリセルアレイに対する動作について、説明する。
【0076】
図7Cは、2つのメモリセルアレイを示している。
メモリセルアレイM1は、図2のメモリセルアレイM1に相当し、メモリセルアレイM2は、図2のメモリセルアレイM2に相当する。セルユニットCU1,CU2内のメモリ素子及び非オーミック素子(例えば、整流素子)の接続関係は、図4のaに相当する。
【0077】
ここでは、ユニポーラ動作のメモリ素子が用いられた場合を例示して、2つのメモリセルアレイに対する動作について、説明する。
【0078】
A. セット動作
メモリセルアレイM1内の選択セルユニットCU1-selに対して書き込み(セット)動作が実行される場合について説明する。
【0079】
選択セルユニットCU1-selの初期状態は、例えば、消去(リセット)状態である。
また、例えば、リセット状態を高抵抗状態(100kΩ〜1MΩ)とし、セット状態を低抵抗状態(1kΩ〜10kΩ)とする。
【0080】
選択された配線L2(i)は高電位側の電源電位Vddに接続され、選択された配線L1(j)が低電位側の電源電位Vss(例えば、グランド電位)に接続される。
【0081】
また、基板側から1番目の配線のうち、選択された配線L1(j)以外の残りの非選択の配線L1(j−1),L1(j+1)は電源電位Vddに接続される。基板側から2番目の配線のうち、選択された配線L2(i)以外の非選択の配線L2(i+1)は電源電位Vssに接続される。
【0082】
さらに、基板側から3番目の非選択の配線L3(j−1),L3(j),L3(j+1)は電源電位Vssに接続される。
【0083】
この時、選択セルユニットCU1-sel内の整流素子(例えば、ダイオード)には、順バイアスが印加される。そのため、定電流源12からのセット電流I-setは選択セルユニットCU1-selに流れ、選択セルユニットCU1-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
【0084】
ここで、セット動作時において、選択セルユニットCU1-sel内のメモリ素子に、例えば、3V〜6Vの電圧が10ns〜100ns程度の期間(パルス幅)、印加される。そのメモリ素子(高抵抗状態)に流すセット電流I-setの電流値は、例えば、1μA程度で、その電流密度は、1×103〜1×106A/cm2の範囲内の値にされる。
【0085】
一方、メモリセルアレイM1内の非選択セルユニットCU1-unselのうち、非選択の配線L1(j−1),L1(j+1)と非選択の配線L2(i+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。これと同様に、メモリセルアレイM2内の非選択セルユニットCU2-unselのうち、選択された配線L2(i)と非選択の配線L3(j−1),L3(j),L3(j+1)との間に接続されるセルユニット内の整流素子(ダイオード)には、逆バイアスが印加される。
【0086】
尚、選択された配線L2(i)と非選択の配線L3(j−1),L3(j+1)との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ(Vdd−Vdd)にされる。これと同様に、選択された配線L3(i)と非選択の配線L2(i+1)との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ(Vss−Vss)にされる。
【0087】
B. リセット動作
次に、メモリセルアレイM1内の選択セルユニットCU1-selに対して消去(リセット)動作を行う場合について説明する。
【0088】
選択された配線L2(i)は高電位側の電源電位Vddに接続され、選択された配線L1(j)は低電位側の電源電位Vssに接続される。
【0089】
また、基板側から1番目の配線のうち、選択された配線L1(j)以外の残りの非選択の配線L1(j−1),L1(j+1)は電源電位Vddに接続される。基板側から2番目の配線のうち、選択された配線L2(i)を除いた非選択の配線L2(i+1)は電源電位Vssに接続される。
【0090】
さらに、基板側から3番目の非選択の配線L3(j−1),L3(j),L3(j+1)は電源電位Vssに接続される。
【0091】
この時、選択セルユニットCU1-sel内の整流素子には、順バイアスが印加されるため、定電流源12からのリセット電流I-resetが選択セルユニットCU1-selに流れ、選択セルユニットCU1-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
【0092】
ここで、リセット動作時において、選択セルユニットCU1-sel内のメモリ素子には、0.5V〜3Vの電圧が200ns〜1μs程度の期間(パルス幅)、印加される。そのメモリ素子(低抵抗状態)に流すリセット電流I-resetの電流は、1μA〜100μA程度であり、電流密度としては、1×104〜1×107A/cm2の範囲内の値にされる。
【0093】
一方、メモリセルアレイM1内の非選択セルユニットCU1-unselのうち、非選択の配線L1(j−1),L1(j+1)と非選択の配線L2(i+1)との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。これと同様に、メモリセルアレイM2内の非選択セルユニットCU2-unselのうち、選択された配線L2(i)と非選択の配線L3(j−1),L3(j),L3(j+1)との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。
【0094】
尚、選択された配線L2(i)と非選択の配線L3(j−1),L3(j+1)との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ(Vdd−Vdd)にされる。これと同様に、選択された配線L3(i)と非選択の配線L2(i+1)との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ(Vss−Vss)にされる。
【0095】
尚、セット電流I-setの電流値とリセット電流I-resetの電流値とは互いに異なる。また、メモリ素子のセット/リセット動作が、電流/電圧のパルス幅に依存する場合、セット電流のパルス幅とリセット電流のパルス幅は、互いに異なる。選択セルユニットCU1-sel内のメモリ素子に印加される電圧値、電流値又は期間(パルス幅)は、メモリ素子を構成する材料に依存する。
【0096】
セット/リセット動作において、図4のa〜pに示されるスタックされたセルユニットの構成のうち、選択セルユニットに所定の電位差を印加でき、非選択セルユニットに逆バイアス又は0Vの電位差を印加できる接続関係を有していれば、非選択セルユニットに接続された非選択の配線に低電位側の電源電位Vssより大きい電位を印加して、その配線を次の動作のためにあらかじめ充電してもよい。これによって、次の動作サイクルにおける配線を充電するための時間が削減され、メモリの動作を高速化できる。
【0097】
C. 読み出し動作
次に、メモリセルアレイM1内の選択セルユニットCU1-selに対して読み出し動作を行う場合について説明する。
【0098】
選択された配線L2(i)は高電位側の電源電位Vddに接続され、選択された配線L1(j)は低電位側の電源電位Vssに接続される。
【0099】
また、基板側から1番目の配線のうち、選択された配線L1(j)以外の残りの非選択の配線L1(j−1),L1(j+1)は電源電位Vddに接続される。基板側から2番目の配線のうち、選択された配線L2(i)以外の残りの非選択の配線L2(i+1)は電源電位Vssに接続される。
【0100】
さらに、基板側から3番目の非選択の配線L3(j−1),L3(j),L3(j+1)は電源電位Vssに接続される。
【0101】
この時、選択セルユニットCU1-sel内の整流素子(例えば、ダイオード)には、順バイアスが印加される。そのため、定電流源12からの読み出し電流I-readが選択セルユニットCU1-sel内のメモリ素子(高抵抗状態又は低抵抗状態)に流れる。
【0102】
したがって、例えば、メモリ素子に読み出し電流I-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ(抵抗値)を読み出すことができる。
【0103】
ここで、読み出し電流I-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流I-setの値及びリセット電流I-resetの値よりも十分に小さいことが必要である。また、メモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合には、読み出し電流のパルス幅が、メモリ素子の抵抗値の変化が生じないパルス幅に設定されることが必要である。
【0104】
読み出し時にも、セット/リセット時と同様に、メモリセルアレイM1内の非選択セルユニットCU1-unselのうち、非選択の配線L1(j−1),L1(j+1)と非選択の配線L2(i+1)との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。また、メモリセルアレイM2内の非選択セルユニットCU2-unselのうち、非選択の配線L2(i)と非選択の配線L3(j−1),L3(j),L3(j+1)との間に接続されるセルユニット内の整流素子にも、逆バイアスが印加される。
【0105】
以上のように、抵抗変化メモリのセット/リセット動作、及び読み出し動作が実行される。
【0106】
尚、抵抗変化メモリは、メモリ素子の特性に応じて、ユニポーラ動作の動作とバイポーラ動作の動作とを組み合わせてメモリセルアレイを駆動させることもできる。例えば、リセット動作時にメモリ素子及びメモリセルアレイがユニポーラ動作の動作モードで駆動され、セット動作時にメモリ素子及びメモリセルアレイがバイポーラ動作の動作モードで駆動される。
【0107】
本実施形態の抵抗変化メモリに用いられるpimダイオード30Aは、順バイアスが印加された時の電流(フォワード電流)が大きく、かつ、絶縁耐圧が十分大きい、という特性を実現できる。また、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aは、逆バイアスが印加された時、ある逆バイアス電圧(絶対値)未満の動作領域における電流(リバース電流またはオフ電流)を十分小さくでき、ある逆バイアス電圧以上の動作領域における電流(オン電流)を大きくできる。これによって、本実施形態のpimダイオード30Aは、ユニポーラ動作及びバイポーラ動作のメモリ素子に対して、セルユニットの非オーミック素子として適用できる、
(2) 基本例
図8乃至図11Bを用いて、第1の実施形態の抵抗変化メモリの基本例について、説明する。
【0108】
(a) 構造
図8は、本実施形態の抵抗変化メモリに用いられるセルユニットの基本例の鳥瞰図を示している。図9は、本実施形態の抵抗変化メモリに用いられるセルユニットの断面構造を示している。図8及び図9において、図4のaに示されるセルユニットCU1の接続関係が示されているが、本発明の実施形態は、図4のaの例に限定されない。
【0109】
図8及び図9に示されるセルユニットCUにおいて、メモリ素子20は、非オーミック素子30A上に直列接続されている。メモリ素子20と非オーミック素子30Aとから構成される積層体が、1つのセルユニットCUとして、2つの配線L1(j),L2(i)に挟まれている。尚、図8及び図9に示されるセルユニットCUの構造は一例であって、図4に示されるセルユニットの接続関係に応じて、非オーミック素子30Aが、メモリ素子20上に積層されてもよい。
【0110】
メモリ素子20は、可変抵抗素子又は相変化素子である。ここで、可変抵抗素子とは、電圧、電流、熱などのエネルギーが与えられることにより抵抗値が変化する材料からなる素子のことである。また、相変化素子とは、与えられたエネルギーによって、結晶層の相変化が生じ、その相変化により抵抗値やキャパシタンスなどの物性(インピーダンス)が変化する材料からなる素子のことである。
【0111】
相変化(相転移)とは以下のものを含む。
【0112】
・ 金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・ 量子状態の相変化(金属-超伝導体転移など)
・ 常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・ 常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・ 以上の転移の組み合わせからなる転移
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含む。
【0113】
本実施形態において、メモリ素子20は、主として、金属酸化物(例えば、2元系又は3元系金属酸化物など)、金属化合物、カルコゲナイド材(例えば、Ge−Sb−Te、In−Sb−Teなど)、有機物、カーボン、カーボンナノチューブなどから構成される。
【0114】
尚、MRAM(Magnetoresistive RAM)に用いられる磁気抵抗効果素子も、その素子を構成する2つの磁性層の磁化の相対的な向きが変化することによって、素子の抵抗値が変化する。本実施形態において、例えば、MTJ(Magnetic Tunnel Junction)素子のような、磁気抵抗効果素子も可変抵抗素子に含まれる。
【0115】
メモリ素子20の抵抗値を変化させる方法として、バイポーラ動作とよばれる動作と、ユニポーラ動作とよばれる動作が存在する。
【0116】
バイポーラ動作は、メモリ素子20に印加される電圧の極性を変えることにより、メモリ素子20の抵抗値を少なくとも第1値(第1レベル)と第2値(第2レベル)との間で可逆的に変化させる。バイポーラ動作は、例えば、スピン注入型MRAMなどのように、書き込み時に、メモリ素子に対して双方向に所定の大きさの電流が流れることが必要である。
【0117】
ユニポーラ動作は、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさや電圧の印加時間(パルス幅)又はその両方を制御することにより、メモリ素子の抵抗値を少なくとも第1値と第2値との間で可逆的に変化させる。
【0118】
メモリ素子20は、第3方向(積層方向)の一端及び他端に、電極層25,26を有する。メモリ素子20の底部には、電極層25が設けられ、メモリ素子20の上部には、電極層26が設けられる。電極層25,26は、例えば、メモリ素子の電極として用いられる。電極層25,26には、例えば、金属膜、金属化合物膜、導電性を有する半導体膜、又は、これらの積層膜が用いられる。
【0119】
本実施形態において、2つの電極層25,26に挟まれた部分を、抵抗変化膜21とよぶ。抵抗変化膜21は、電圧、電流、熱などのエネルギーにより抵抗値又は結晶相が変化する材料から形成される膜である。抵抗変化膜21は、与えられたエネルギーによって、その膜の抵抗値が変化する性質、又は、その膜の結晶相が変化する性質を有する材料からなる。これに対して、抵抗変化膜21は、与えられたエネルギーによって、抵抗変化膜21と電極層25,26との界面特性の変化が引き起こされて、メモリ素子の抵抗値(又は結晶相)が変化する性質を有する材料からなる場合もある。この場合、メモリ素子20の抵抗値が変化する性質は、抵抗変化膜21に用いられる材料と電極層25,26に用いられる材料との組み合わせによって決まる。
【0120】
また、抵抗変化膜21は、欠陥準位を形成する不純物原子を含む材料、又は、半導体/メタルドット(量子ドット)を含む材料から構成される場合もある。
【0121】
例えば、抵抗変化膜21の抵抗状態は、抵抗変化膜21を形成するイオンの移動、抵抗変化膜21内に形成される微細な電流経路(フィラメントとよばれる)の生成又は消失、抵抗変化膜21内のトラップの生成又は消失、或いは、上述の相転移(相変化)に起因する抵抗変化膜の特性変化によって、変化する。
【0122】
電極層25,26は、拡散防止層としての機能を有していてもよい。拡散防止層は、下方の素子30Aや配線L2(i)に起因する不純物がメモリ素子20に拡散するのを防止する、又は、メモリ素子20に起因する不純物が下層の素子30Aや配線L2(i)に拡散するのを防止する。また、電極層25,26は、メモリ素子20が下方の素子30Aや配線L2(i)から剥離するのを防止する接着層としての機能を有していてもよい。
【0123】
非オーミック素子30Aは、その入出力特性(電圧−電流特性)に線形性を有さない、つまり、その入出力特性に非オーミック特性を有する素子である。
【0124】
本実施形態の非オーミック素子30Aは、1つの導電層31と2つの半導体層32,33とから構成される積層構造を有し、この積層構造が非オーミック特性を得るための主要な構成要素となる。
【0125】
非オーミック素子30Aは、その第3方向(積層方向)の一端及び他端に、導電層31,39Aを有する。非オーミック素子30Aの底部には、導電層31が設けられている。導電層31は、例えば、配線L1(j)上に設けられている。
【0126】
導電層31は、金属又は金属化合物から構成される。以下では、非オーミック素子30Aの構成要素としての導電層31のことを、メタル層31とよぶ。一例として、メタル層31は、例えば、窒化チタン(TiN)から構成される。メタル層31の膜厚は、例えば、10nm程度である。
【0127】
メタル層31は、非オーミック素子30Aの電極としても用いられる。メタル層31は、非オーミック素子30Aと配線とを電気的に接続する。メタル層31は、例えば、配線L1(j)に直接接触する。
【0128】
メタル層31上に、半導体層32が設けられる。半導体層32は、例えば、真性(intrinsic)の半導体層である。真性半導体層とは、不純物が添加されない半導体層又は真性キャリア密度に対して無視できる程度の微量の不純物を含む半導体層のことである。以下では、非オーミック素子30Aの構成要素としての真性の半導体層32のことを、i型層32とよぶ。
【0129】
i型層32は、例えば、シリコン(Si)、シリコンゲルマニウム(SiGe)、シリコン錫(SiSn)等、から構成される。但し、i型層32は、Siを主成分とする半導体層に限定されず、ガリウムヒ素(GaAs)、酸化物や窒化物などの化合物半導体から構成されてもよい。
i型層32の膜厚は、例えば、60nm〜120nm程度である。
【0130】
i型層32上には、半導体層33が設けられる。半導体層33は、例えば、p型の半導体層である。以下では、非オーミック素子30Aの構成要素としてのp型の半導体層33のことを、p型層33とよぶ。
【0131】
p型層33は、例えば、ボロン(B)が不純物(アクセプタ)として添加されたSi層である。但し、半導体層33は、p型の半導体層であれば、SiGeなどのSiを主成分とする半導体層や、化合物半導体層であってもよい。
【0132】
例えば、p型層33のアクセプタの不純物濃度は、例えば、1019/cm3〜1022/cm3程度である。p型層33の膜厚は、例えば、3nm〜15nm程度である。
【0133】
導電層39Aは、p型層33上に、設けられている。非オーミック素子30Aは、例えば、導電層39Aを介して、メモリ素子20の電極層25に電気的に接続される。これによって、非オーミック素子30Aとメモリ素子20とが、直列に接続される。導電層39Aは、シリサイド、金属、金属化合物、導電性の半導体、これらの積層体の中から選択される1つから構成される。
【0134】
図8及び図9に示される非オーミック素子30Aにおいて、p型層33が、非オーミック素子のアノード(陽極層)として用いられ、メタル層31が非オーミック素子のカソード(陰極層)として用いられる。
【0135】
以下では、p型層−i型層−メタル層から構成される非オーミック素子30Aのことを、pimダイオード30Aとよぶ。
【0136】
本実施形態で述べるpimダイオード30Aにおいて、メタル層31のフェルミ準位が、i型層32の伝導帯側に位置することが好ましい。これに加えて、メタル層31の仕事関数は、i型層32の仕事関数以下であることが好ましい。例えば、i型層が真性Siから構成される場合、仕事関数が3.5eV〜4.7eV程度の材料(導電体)が、メタル層31に用いられる。
【0137】
尚、ダイオード30Aの整流性が損なわれない位置であれば、抵抗変化膜21の形成位置は限定されない。
【0138】
本実施形態の抵抗変化メモリに用いられるpimダイオード30Aは、後述の動作メカニズムにより、順バイアスが印加された時の電流(フォワード電流)が大きく、かつ、絶縁耐圧が十分大きい、という特性を実現できる。また、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aは、逆バイアスが印加された時、ある逆バイアス電圧(絶対値)未満でのダイオードの動作領域における出力電流(リバース電流またはオフ電流)を十分小さくでき、ある逆バイアス電圧以上でのダイオードの動作領域における出力電流(オン電流)を大きくできる。これによって、本実施形態のpimダイオード30Aは、ユニポーラ動作及びバイポーラ動作のメモリ素子に対して、セルユニットの非オーミック素子として適用できる、
(b) 動作メカニズム
図10A乃至図10Dを用いて、本実施形態の抵抗変化メモリに用いられる非オーミック素子(pimダイオード)30Aの動作メカニズムについて説明する。
【0139】
図10Aは、本実施形態のpimダイオード30Aにバイアスが印加されていない場合における、pimダイオードのバンド構造を示している。図10Aにおいて、pimダイオード30Aのメタル層31の仕事関数の大きさは、“φM”で示されている。図10Aにおいて、pimダイオード30Aのi型層32のフェルミ準位は、“Efi”で示され、pimダイオード30Aのp型層33のフェルミ準位は、“Efp”で示されている。また、メタル層31とi型層32との間に生じるショットキー障壁は、“φB”で示されている。
【0140】
pimダイオード30Aのように、p型半導体層(p型層)、真性半導体層(i型層)及びメタル層が接合された構造において、ダイオード30Aに電圧が印加される前、つまり、そのバンドが変調する前のバンド構造は、図10Aに示す構造になる。pimダイオード30Aにバイアスが印加されない場合において、i型層32は空乏状態になっている。
【0141】
図10Bは、本実施形態のpimダイオード30Aに順バイアスが印加された場合における、pimダイオード30Aのバンド構造を示している。本実施形態のpimダイオード30Aにおいて、p型層33に高電位が印加され、メタル層31に低電位が印加された状態を、順バイアスとする。
【0142】
ダイオード30Aに順バイアスが印加されている時、p型層33とi型層32との間の障壁の高さが、メタル層31側に向かって小さくなる。アノード(陽極層)としてのp型層33に、正孔が供給され、カソード層(陰極層)としてのメタル層31に、電子が供給される。そして、正孔がp型層33からi型層32の価電子帯に注入され、電子がメタル層31からi型層32の伝導帯に注入される。i型層32内に注入された正孔及び電子は、i型層32内で再結合する。ダイオード30Aに印加される順バイアスが大きくなると、拡散電流(または、高注入電流)が支配的になり、より大きな電流がp型層31からメタル層33に向かって流れる。
【0143】
これによって、本実施形態のpimダイオード30Aに順バイアスが印加されている時、電流(フォワード電流)がpimダイオード30Aから出力される。
【0144】
図10Cは、本実施形態のpimダイオード30Aに逆バイアスが印加された場合における、pimダイオードのバンド構造を示している。本実施形態のpimダイオード30Aにおいて、p型層33に低電位が印加され、メタル層31に高電位が印加された状態を、逆バイアスとする。
【0145】
図10Cに示されるように、pimダイオード30Aに逆バイアスが印加された場合、p型層33とi型層32との間の障壁の高さが、p型層33側に向かって大きくなり、i型層32内に、空乏層が形成される。空乏層の大きさは、印加された逆バイアス電圧の大きさに応じて、変調する。そのため、空乏層は、p型層33内まで拡大する場合もある。
【0146】
pimダイオード30Aにおいて、p型層33とメタル層31との間に、i型層32が設けられていることによって、端子間の電界が緩和され、バンド間の曲がりが抑制される。そのため、ある電圧値より低い逆バイアスが印加されている場合、キャリア(電子)のトンネリングは抑制され、電流はほとんど流れない。
【0147】
それゆえ、本実施形態のpimダイオード30Aに、低電圧の逆バイアスが印加されている時、pimダイオード30Aの出力電流(リバース電流)は、低減される。
【0148】
尚、本実施形態のpimダイオード30Aの動作の安定化のため、逆バイアス印加時の空乏層が、pimダイオード30Aのp型層33の全体に形成されないように、i型層32及びp型層33の膜厚やp型層33の不純物濃度が、適宜設定されることが、好ましい。
【0149】
図10Dは、図10Cより大きい逆バイアスがpimダイオード30Aに印加された場合における、pimダイオードのバンド構造を示している。
【0150】
図10Dに示されるように、逆バイアスの電圧値(絶対値)を大きくしていき、ある電圧値を超えると、トンネル現象が生じる。例えば、i型層32又はp型層の価電子帯中の電子が、直接トンネリングやバンド間トンネリングによって、メタル層31へ移動する。これによって、キャリアが、i型層32をトンネリングして、p型層33とメタル層31との間で移動する。その結果として、pimダイオード30Aは、大きいリバース電流(トンネル電流)を出力する。
【0151】
このように、逆バイアス印加時において、所定の電圧以上の逆バイアスが印加されると、pimダイオード30Aは、急激に大きいリバース電流を出力する。
【0152】
図10C及び図10Dに示されるように、本実施形態のpimダイオードは、逆バイアス印加時において、リバース電流がほとんど出力されない動作領域と、しきい値以上の逆バイアスの印加によって大きなリバース電流が出力される動作領域とを有する。以下では、リバース電流がほとんど出力されない動作領域(又は動作状態)を、オフ領域(オフ状態)とよび、大きなリバース電流が出力される動作領域(又は動作状態)を、オン領域(オン状態)とよぶ。pimダイオードに対する逆バイアス印加時において、オフ領域におけるリバース電流をオフ電流とよび、オン領域におけるリバース電流をオン電流とよぶ。pimダイオードに対する逆バイアス印加時において、ダイオードがオン状態となるしきい値のことを、オン電圧ともよぶ。
【0153】
図11A及び図11Bは、本実施形態の抵抗変化メモリに用いられるpimダイオードの電気的特性のシミュレーション結果を示している。図11A及び図11Bは、pimダイオードのV−I特性が示されている。図11A及び図11Bにおいて、グラフの横軸は電圧(図11A及び図11B中において、“A”で表記)に対応し、グラフの縦軸は、電流(図11A及び図11B中において、“B”で表記)に対応している。
【0154】
図11Aに示される複数のV−I特性は、pimダイオードのi型層とメタル層との接合に生じるショットキー障壁高さφBの大きさを変化させて行われたシミュレーション結果をそれぞれ示している。また、図11Aにおいて、素子の動作環境の温度が、25℃の場合のV−I特性と85℃の場合のV−I特性とが、それぞれ示されている。尚、図11Aにおいて、逆バイアス側の出力特性のシミュレーション結果の個数が順バイアス側の出力特性のシミュレーション結果の個数より少なくなっているように示されているが、これは、各条件における逆バイアス側の出力特性のシミュレーション結果がほとんど同じ電流値になっており、各シミュレーション結果が重複しているためである。
【0155】
図11Aに示されるシミュレーションに用いられたpimダイオードにおいて、p型層の膜厚は5nm、i型層の膜厚は55nmに設定されている。
【0156】
図11Aには、本実施形態のpimダイオードのV−I特性に対する比較例として、pinダイオードのV−I特性f−Dpin,r−Dpinが、示されている。pinダイオードとは、p型半導体層とn型半導体層(以下、n型層とよぶ)との間に、i型半導体層が挟まれたダイオードのことである。図11Aに示されるシミュレーションに用いられたpinダイオードにおいて、p型層の膜厚は5nm、i型層の膜厚は50nm、n型層の膜厚は5nmに設定されている。尚、pinダイオードの一端(p型層表面)及び他端(n型層表面)には、ダイオードの電極層として、導電体が設けられる。そのため、本実施形態のpimダイオードは、pinダイオードのn型層が省略された構造に相当する。
【0157】
図11Aに示されるように、本実施形態のpimダイオードに対して順バイアスが印加された場合、pimダイオードのV−I特性は、ショットキー障壁高さφBが小さくなるにつれて、印加電圧(フォワード電圧)に対する出力電流(フォワード電流)が、増大する。この傾向は、pimダイオードの動作温度が変化しても、同様である。
【0158】
ショットキー障壁高さφBが小さくなるにつれて、本実施形態のpimダイオードのフォワード電流の電流値は、比較例のpinダイオードのフォワード電流f−Dpinの電流値と同程度のレベルになる。換言すると、オーミック接触がi型層とメタル層との間に形成されることによって、順バイアス印加時におけるpimダイオードのフォワード電流が、増大される。
【0159】
このように、本実施形態で述べられたpimダイオードを用いることによって、抵抗変化メモリの動作を向上させるために好ましい整流素子の順バイアス特性が得られる。
【0160】
図11Aに示されるように、pimダイオードに対して逆バイアスが印加された場合、ショットキー障壁高さφBが小さくなるにつれて、リバース電圧に対する出力電流(リバース電流)は、低減する。
【0161】
本実施形態のpimダイオードのオフ状態におけるリバース電流は、比較例のpinダイオードのリバース電流r−Dpinよりも2桁程度小さい。
【0162】
このように、本実施形態で述べられたpimダイオードを用いることによって、抵抗変化メモリの動作を向上させるために好ましい整流素子の逆バイアス特性が得られる。
【0163】
また、pimダイオードの構成要素としてのi型層とメタル層との間のショットキー障壁の高さが小さいとき、素子の整流特性が向上する。このことから、本実施形態のpimダイオードの整流特性がi型層とメタル層とのショットキー接合に起因するものではないことが、示される。
【0164】
図11Bは、本実施形態の抵抗変化メモリに用いられるpimダイオードに対する逆バイアス印加時の電気的特性の測定結果を示している。図11Bにおいて、本実施形態のpimダイオードのV−I特性f−Dpim,r−Dpimに対する比較例として、pinダイオードのV−I特性f−Dpin,r−Dpinが、示されている。なお、図11Bは、図11Aよりも印加される逆バイアスを大きくした領域で測定している。
【0165】
図11Bの本実施形態のpimダイオードの逆バイアス特性r−Dpimに示されるように、逆バイアスが印加されている場合、ある電圧値(オン電圧)Vonまでのオフ領域において、リバース電流は小さい。そして、pimダイオードに印加される逆バイアスの大きさがオン電圧Von以上になると、リバース電流の電流値が急激に増加する。pimダイオードの逆バイアス印加時において、オン電圧Von以上のオン領域内で出力されるリバース電流の大きさは、メモリ素子の抵抗状態が変化するメモリ素子の動作領域(図11B内の斜線で示される領域)に達する。
【0166】
一方、pinダイオードの逆バイアス特性r−Dpinは、図11Bに示されるように、電圧Von以上の電圧値(絶対値)が印加されても、メモリ素子の動作領域に達するリバース電流は出力されない。
【0167】
このように、本実施形態のpimダイオード30Aは、その逆バイアス特性において、リバース電流(オフ電流)が十分小さいオフ領域が得られるとともに、pinダイオードより小さなオン電圧で、バイポーラ動作のメモリ素子の抵抗状態を変化させるリバース電流(オン電流)を出力できる。
【0168】
以上のように、本実施形態の抵抗変化メモリにおいて、メモリの構成素子としてのpimダイオードは、順バイアスが印加された時の電流(フォワード電流)が大きく、絶縁耐圧が十分大きい、という特性を実現できる。本実施形態の抵抗変化メモリに用いられるpimダイオード30Aは、逆バイアスが印加された時、オン電圧(絶対値)より小さい動作領域におけるリバース電流(オフ電流)が十分小さく、オン電圧以上の動作領域におけるリバース電流(オン電流)を大きくできる。
【0169】
また、本実施形態のpimダイオードは、pinダイオードのn型層が省略された構造(但し、偏在層は含まれてもよい)に相当するため、pimダイオード30Aの厚さ(高さ)を、pinダイオードの厚さよりも薄くできる。その結果、整流素子を加工した後に形成される溝のアスペクト比が小さくなり、メモリセルアレイの3次元化に有利になる。
【0170】
また、例えば、pimダイオードの厚さをpinダイオードの厚さと同じにしても、真性半導体層(i型層)の膜厚を厚くできるため、電子の湧き(発生・供給)が抑制される。このため、pimダイオードのオフ特性(リーク電流の抑制)及び逆バイアス特性(リバース電流の抑制)が改善され、非オーミック素子の特性を向上できる。
【0171】
また、pinダイオードのp型層ではなく、n型層をメタル層に置き換えることによって、n型層が有する電子数と同等、又は、それ以上の電子数を有するメタル層からi型層へ電子を供給することができる。それゆえ、非オーミック素子のフォワード電流を増大できる。
【0172】
さらに、本実施形態におけるpimダイオード30Aは、あるしきい値以上の逆バイアスが印加された場合、大きいリバース電流(トンネル電流)を出力する。これによって、本実施形態のpimダイオード30Aは、バイポーラ動作のメモリ素子の抵抗状態を変化させるために、双方向に流れる電流をメモリ素子に供給できる。すなわち、バイポーラ動作のメモリ素子に対する動作に対しても、pimダイオード30Aは動作特性を向上できる。
【0173】
バイポーラ動作のメモリ素子において、セルユニットCUを形成するダイオードは、順バイアス時及び逆バイアス時の両方において出力電流(オフ電流)が低減されるオフ領域が存在し、順バイアス時及び逆バイアス時の両方において動作領域に達する電流(オン電流)が出力されることが好ましい。即ち、バイポーラ動作のメモリ素子に対するダイオードは、順バイアス時及び逆バイアス時の両方において、オン電流とオフ電流との比(オン/オフ比)が大きくなることが好ましい。本実施形態において、オン/オフ比は、(オン電流の電流値)÷(オフ電流の電流値)で、定義される。
【0174】
pinダイオードは、大きいフォワード電流を出力でき、逆バイアス時のオフ状態におけるリバース電流を抑えることは可能であるが、逆バイアス時のオン状態において、大きいオン電流(メモリ素子の動作に必要な電流)をメモリ素子に供給することは難しい。また、pinダイオードは、i型層、p型層及びn型層の各条件を変えても、オフ電流を抑えながらメモリ素子をバイポーラ動作させる電流を出力することが難しい。pinダイオードにおいて、逆バイアス時のオン電流を増加させる条件では、オン/オフ比が劣化する。その結果として、pinダイオードがバイポーラ動作のメモリ素子を含むセルユニットに用いられた場合、デバイスの消費電力の増加、読み書き時の誤動作が生じてしまう。
【0175】
本実施形態のpimダイオード30Aは、pinダイオードと動作原理が異なるため、図11Bに示されるように、逆バイアス時にオフ領域が存在し、且つ、順バイアス時及び逆バイアス時の両方において動作領域に達する電流を出力できる。それゆえ、本実施形態のpimダイオード30Aは、ユニポーラ動作のメモリ素子に加え、バイポーラ動作のメモリ素子とセルユニットを形成するのに適している。
【0176】
上述したように、pimダイオード30Aは、n型層が存在しないため、i型層の幅(膜厚)を大きくすることも可能である。i型層32の幅を大きくすることによって、オフ領域の電流の抑制できる。そして、pimダイオード30Aは、逆バイアス印加時において、しきい値電圧(オン電圧)より小さい電圧ではオフ状態になり、しきい値電圧以上でオン状態になり、大きいリバース電流が流れる。それゆえ、本実施形態のpimダイオード30Aは、駆動時に流れる電流のオン/オフ比を向上できる。
【0177】
(3) 実施例
図12乃至図18を参照して、本発明の第1の実施形態に係る抵抗変化メモリの実施例について説明する。
【0178】
図12乃至図17は、本実施形態の抵抗変化メモリに用いられるセルユニットの実施例の断面構造を示している。pimダイオード30Aは、非オーミック特性(整流性)を示していれば、抵抗変化メモリの構成及び動作に応じて、pimダイオード30Aの構成は様々な変更が可能である。
【0179】
図12に示すように、pimダイオード30Aを構成する部材(膜)の積層順序が、図8及び図9に示される積層順序と反対になっていてもよい。
つまり、図12に示されるように、導電層39A上に、p型層33が設けられる。p型層33上に、i型層32が設けられる。i型層32上に、メタル層31が設けられる。導電層39Aは、配線上に設けられている。
【0180】
図13に示されるように、不純物濃度が低いn型の半導体層35が、i型層の代わりに、用いられてもよい。以下では、不純物濃度が低いn型の半導体層35のことを、低濃度n型層35とよぶ。低濃度n型層35のドナーの不純物濃度は、例えば、1×1017/cm3〜1×1019/cm3程度である。
【0181】
低濃度n型層35は、例えば、リン(P)又はヒ素(As)が不純物(ドナー)として添加されたSi層である。尚、低濃度n型層35は、n型の半導体層であれば、SiGeなどのSiを主成分とする半導体層や、化合物半導体層であってもよい。但し、p型層33と低濃度n型層35は、同じ材料を主成分とすることが好ましい。
【0182】
図14に示すように、不純物濃度が低いp型の半導体層33bが、i型層又はn型層の代わりに用いられてもよい。ここでは、不純物濃度が低いp型の半導体層33bのことを、低濃度p型層33bとよぶ。低濃度p型層33bは、p型層33aとメタル層31bとの間に設けられる。低濃度p型層33bのアクセプタの不純物濃度は、例えば、1×1017/cm3〜1×1019/cm3程度である。
【0183】
尚、低濃度p型層33bは、p型の半導体層であれば、SiGeなどのSiを主成分とする半導体層や、化合物半導体層であってもよい。但し、p型層33と低濃度p型層33bは、製造工程の簡略化、材料間の整合性の観点から、同じ材料を主成分とすることが好ましい。
【0184】
図15Aに示されるように、メタル層31と接合を形成する半導体層38が、偏在層38bを有していてもよい。
【0185】
偏在層38bは、i型層又は低濃度n型層など、不純物濃度が低い領域(以下、低濃度領域とよぶ)とメタル層41との間に形成されている。
【0186】
例えば、偏在層38bは、i型層38aとメタル層31との界面近傍において、例えば、0.5nm〜10nmほどの微小な領域で、不純物(例えば、As又はP)がi型層又は低濃度の不純物濃度よりも高濃度(例えば、1×1018cm−3以上、1×1020cm−3以下)を有して、偏在(偏析)した層である。ここで、偏在層38bは、i型層38aとメタル層31との界面近傍に不純物が偏在していないpinダイオードのn型層とは異なるものである。
【0187】
ここで、図15Bを用いて、pinダイオードのn型層とpimダイオード30Aの偏在層の違いについて説明する。図15Bは、pinダイオードのn型層とpimダイオードの偏在層の不純物濃度を、SIMS(Secondary Ion Mass Spectroscopy)を用いて測定した結果である。図15Bにおいて、グラフの横軸は素子の表面からの深さを示し、グラフの縦軸は不純物濃度を示している。なお、図15Bにおいて、便宜上、不純物濃度のピーク位置が一致するように、横軸を調整してある。
【0188】
図15Bの分布“A”が、pinダイオードのn型層の不純物濃度分布に対応し、分布“B”がpimダイオードの偏在層の不純物濃度分布に対応している。
【0189】
図15Bの分布“A”及び分布“B”の比較からわかるように、n型層と偏在層との不純物濃度の最大値が異なっている。
【0190】
分布“A”(n型層)の不純物濃度の最大値は1×1020cm−3以上であるが、分布“B”(偏在層)の不純物濃度の最大値は1×1018cm−3以下である。すなわち、分布“B”の不純物濃度の最大値は1×1018cm−3以上、1×1020cm−3以下の範囲内に存在する。
【0191】
また、分布“B”の不純物濃度の分布幅は、分布“A”の不純物濃度の分布幅より狭い。すなわち、pimダイオード30Aの偏在層の幅(深さ方向の寸法)は、pinダイオードのn型層の幅よりも狭いと言える。
【0192】
この分布の違いから、偏在層38bは、電子の供給源であるメタル層41からの電子が半導体層38内に供給され易くする機能を有する。すなわち、偏在層38bは、電子を供給する機能が主となるのではなく、メタル層41の界面抵抗を実効的に低減する機能を主とした機能として、有している。また、偏在層38bは、偏在できる不純物元素、例えば、As又はPにより構成され、メタル層41の界面に、それらの不純物が溜められることによって、形成されている。
【0193】
一方、pinダイオードのN型層は、電子の供給を行うものであり、電極との界面抵抗を実効的に低減するものではない。
【0194】
偏在層38bは、メタル層41の界面に偏在(界面がエネルギー的に安定しやすく、結晶中のシリコンより不純物が高活性化、高濃度化して溜まること)する。一方、pinダイオードのN型層は、メタル層41の界面近傍に不純物が偏在せず、そのN型層がメタル層41の界面抵抗を低減する効果は、偏在層が設けられた場合に比較して、小さい。
【0195】
図15Aに示されるように、本実施形態のpimダイオードが偏在層38bを有することによって、順バイアス印加時におけるダイオードの出力電流(フォワード電流)が大きくなる。
【0196】
偏在層38bはメタル層41の界面に不純物が偏析することによって形成されるため、これとは反対に、i型層38aに不純物が拡散しにくく、i型層38aの高さ(厚さ)を大きくできる。
【0197】
また、本実施形態のpimダイオードにおいて、ダイオード内部に供給される電子は、メタル層41から供給されるので、偏在層38bは電子を供給する機能を有していなくてもよい。すなわち、偏在層38bが、メタル層41の界面抵抗を低減する機能を有していれば、ダイオードのフォワード電流を大きくできる。
【0198】
さらに、1×1018cm−3以上、1×1020cm−3以下の不純物濃度の偏在層38bが、メタル層31に隣接するようにi型層32内に設けられることによって、逆バイアス印加時において、pimダイオード30Aのオン電流を大きくできる。それゆえ、本実施形態のpimダイオード30Aは、バイポーラ動作のメモリ素子に適した出力特性を得られる。なお、本実施形態のpimダイオード30Aは、偏在層38bが存在しなくても、しきい値以上の逆バイアスの印加によって、大きなリバース電流(オン電流)を出力することができる。
【0199】
偏析する不純物は、i型層に対してドナーとなる不純物でもよいし、i型層に対してアクセプタとなる不純物でもよい。
【0200】
このように、メタル層31と半導体層(n型層又はi型層)38との界面に、偏在層38bが形成されることによって、図10Aに示されるメタル層と半導体層との間のショットキー障壁φBを低減できる。尚、偏在層38bが設けられることによって、メタル層31とi型層38との間のショットキー障壁高さが、実効的に0eVに近づくことが好ましい。
【0201】
pimダイオード30Aがp型層33を有する場合、メタル層31と偏在層38bを有する半導体層38の接合は、ショットキー接合からオーミック接合に近づく。これは、半導体層38の界面付近のフェルミ準位が偏在層38bのフェルミ準位及び不純物濃度の影響を受けるため、界面付近のフェルミ準位がi型層32のフェルミ準位“Efi”より高くなり、界面付近の電子の濃度が増加し、メタル層−半導体層間の接合の障壁が実効的に下がるためである。
【0202】
さらに、オン電流とオフ電流との比率(on/off比)の観点においても、偏在層38bを設けることによって、2つの半導体層33,38間を伝導するキャリア数を増大できるため、偏在層を有する半導体層38及びp型層33(または、後述のn型層43)を含むpimダイオードは、その構成要素としての半導体層33と反対の伝導型の偏在層を有することが好ましい。
【0203】
これによって、pimダイオード30Aに順バイアスが印加された場合において、メタル層から半導体層(例えば、i型層)に注入される電子の移動が、ショットキー障壁φBによって阻害されることが低減される。
したがって、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aに順バイアスが印加された場合において、pimダイオード30Aのフォワード電流を増大できる。また、逆バイアス印加時のオン状態において、pinダイオード30Aのリバース電流を増大できる。
【0204】
尚、p型層33と導電層39Aとの間の半導体層には、アクセプタ不純物が偏析した偏在層を有する低濃度p型層が、用いられてもよい。
【0205】
図16に示されるように、pimダイオードを構成する層が、図15Aに示されるpimダイオードの構成と反対の順序で、積層されてもよい。
【0206】
図16に示されるpimダイオード30Aにおいて、下側(基板側)から順に、導電層39A、p型層33、偏在層38bを有するi型層(又は、n型層)38及びメタル層31の順序で、構成部材が積層される。この場合、偏在層38bは、低濃度領域38a上部に位置し、pimダイオード30Aの上側のメタル層31に接触する。
【0207】
図16に示されたpimダイオード30Aにおいても、図15Aに示されたダイオードと同様に、メタル層31とi型層38とのショットキー障壁φBを低減でき、pimダイオード30Aのフォワード電流を増大できる。
【0208】
図17に示すように、導電層39Aとp型層33との間に、シリサイド層36が設けられてもよい。この場合、例えば、導電層39Aには、TiNなどの金属化合物が用いられる。p型層33と金属化合物からなる導電層39Aとの間に、シリサイド層36が設けられることによって、p型層33と導電層39Aとの界面に生じる抵抗(界面抵抗)を低減できる。但し、図8及び図9、図12乃至図16に示される構成において、導電層39Aがシリサイド層であってもよいのは、もちろんである。
【0209】
尚、図8及び図9、図12乃至図17に示される各セルユニットCUにおいて、メモリ素子20とpimダイオード30Aとの積層順序が反対であってもよい。
【0210】
ここで、図18を用いて、非オーミック素子としてのpimダイオード30Aを構成するメタル層31に用いられる材料について、説明する。
【0211】
図18は、非オーミック素子を構成するメタル層31に用いられる材料の実効的な仕事関数を示している。実効仕事関数とフェルミ準位とに関して、フェルミ準位が高いと、実効仕事関数が小さくなり、フェルミ準位が低いと、実効仕事関数が大きくなる。
【0212】
本実施形態の抵抗変化メモリに用いられるpimダイオード30Aにおいて、その構成要素であるメタル層31はカソード層として用いられるため、メタル層31は仕事関数が小さい材料からなることが好ましい。つまり、メタル層31のフェルミ準位が、i型層の伝導帯近傍に位置し、メタル層31のフェルミ準位が、n型半導体層(例えば、n型Si)のフェルミ準位以上であることが好ましい。
【0213】
例えば、シリコン(Si)がp型層33及びi型層32に用いられる場合、3.5eV〜4.7eV程度の仕事関数を有する材料が、メタル層31を構成するための材料に用いられる。
この場合、図18に示される例では、pimダイオード30Aのメタル層31に用いられる材料例として、TiSix、TaSix、CoSix、NiSix、YSix、ErSix及びHfSixなどのシリサイドや、TiCx、TiBx、TiNx、TaBx、TaCx、TaNx、TaNx、La、LaBx、LaNx、HfSiNx及びZrCなどの導電性化合物、Hfなどの金属の中から選択される材料が、挙げられる(但し、x>0)。
【0214】
但し、ここで例示された材料以外の導電体が、pimダイオードを構成するメタル層に用いられてもよいのは、もちろんである。
【0215】
これによって、半導体層(i型層又は低濃度n型層)とメタル層との間に生じるショットキー障壁の高さφBを低くできる。この結果として、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aに順バイアスが印加された場合、メタル層からi型層に注入される電子の移動が、ショットキー障壁によって阻害されることが低減される。
【0216】
したがって、メタル層に用いられる材料に、仕事関数が小さい導電体が用いられることによって、pimダイオード30Aのフォワード電流を増大できる。
【0217】
図12乃至図18を用いて説明した例のように、pimダイオード30Aに偏在層38bを設けたり、メタル層31に用いられる材料の仕事関数を調整したりすることによって、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aの電気的特性を、向上できる。
【0218】
(4) 製造方法
図19A乃至図19Fを用いて、本発明の実施形態の抵抗変化メモリの製造方法について説明する。尚、本製造方法において、形成されるセルユニットの構造は、メモリ素子が非オーミック素子上に積層された場合を例示する。しかし、本製造方法は、非オーミック素子がメモリ素子上に積層された構造にも適用できるのは、もちろんである。
【0219】
図19Aは、本実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第1方向に沿う断面構造を示している。
【0220】
図19Aに示されるように、配線となる導電層60Xが、例えば、CVD(Chemical Vapor Deposition)法やスパッタ法が用いられて、基板(例えば、層間絶縁膜)11上に堆積される。
【0221】
導電層60X上に、セルユニットの非オーミック素子を形成するための複数の層が、例えば、CVD(Chemical Vapor Deposition)法やスパッタ法を用いて、順次堆積される。本実施形態の製造方法において、形成される非オーミック素子は、p型半導体層とメタル層との間に真性半導体層が設けられたpimダイオードである。
【0222】
導電層60X上には、メタル層31Xが、堆積される。メタル層31Xは、金属、2種類以上の金属元素からなる合金、導電性の金属化合物、それらの積層膜から選択されるいずれか1つから構成される。
【0223】
メタル層31X上には、半導体層32Xが、堆積される。半導体層32Xは、例えば、真性(intrinsic-type)のシリコンなどからなる、i型層である。i型層32Xの膜厚は、例えば、60nm〜120nm程度である。i型層32Xは、不純物を含まない半導体層でもよいし、p型層など不純物を含む半導体層に比較して、十分に低濃度のアクセプタ又はドナーとなる不純物(dopant)を含む半導体層であってもよい。尚、i型層32Xの代わりに、不純物濃度が低いn型層(低濃度n型層)が、メタル層31X上に形成されてもよい。
【0224】
i型層(又は、低濃度n型層)32Xとメタル層31Xとの界面に偏在層38Xが形成される場合、偏在層38Xは、例えば、イオン注入や加熱による不純物の偏析効果によって、i型層32Xと導電層31Xとの界面近傍に形成される。
【0225】
i型層32X上には、半導体層33Xが、堆積される。半導体層33Xは、p型半導体層(p型層)である。例えば、p型層33Xは、ボロン(B)がドーピングされたシリコン層であり、その膜厚は、3nm〜15nm程度である。不純物(アクセプタ)は、p型層33Xの堆積時にin−situで層内にドーピングされてもよいし、層の堆積後に、イオン注入法によって、層内にドーピングされてもよい。
【0226】
p型層33X上には、導電層39Xが、例えば、CVD法やスパッタ法などを用いて、堆積される。導電層39Xは、例えば、金属、合金、金属化合物、シリサイド層、及びこれらの積層構造の中から選択されたいずれか1つから構成される。半導体層33Xが、シリコン層である場合、主に、導電層39Xは、シリサイド層の単層構造、又は、シリサイド層と金属化合物の積層構造からなる。
【0227】
導電層39Xが含むシリサイド層は、以下の工程で形成される。金属膜(例えば、ニッケル(Ni)又はチタン(Ti))が、p型層33Xとしてのシリコン層上に堆積される。そして、金属膜とシリコン層とに対して加熱処理が施され、金属とシリコンとの加熱による化学反応(ここでは、シリサイド反応とよぶ)によって、p型層33X上に、シリサイド層39Xが形成される。
【0228】
尚、上記の工程に加えて、半導体層の結晶化のため、例えば、500℃から800℃程度の加熱処理が実行されてもよい。この結晶化のための加熱処理には、RTA(Rapid Thermal Annealing)法が、用いられる。
【0229】
抵抗変化メモリの非オーミック素子が、pimダイオードである場合、メタル層を形成するための材料は、その材料のフェルミ準位がi型層の導電体近傍に位置している材料であることが好ましい。i型層32X及びp型層33Xがシリコンからなる場合、メタル層31Xを形成するための材料は、3.5eV〜4.7eV程度の仕事関数を有していることが好ましい。
【0230】
図19Bは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第1方向に沿う断面構造を示している。
【0231】
図19Bに示されるように、メモリ素子の構成部材として、第1の電極層25X、抵抗変化膜21X及び第2の電極層26Xが、導電層39X上に順次堆積される。
【0232】
電極層25X,26Xは、例えば、CVD法又はスパッタ法を用いて、形成される。抵抗変化膜21Xは、例えば、スパッタ法、CVD法、ALD(Atomic Layer Deposition)法、MOCVD(Metal-Organic CVD)法などが用いられて、形成される。
【0233】
抵抗変化膜21Xは、上述したように、金属酸化物、金属化合物、又は、有機物などが用いられる。
【0234】
抵抗変化膜21X自体が、外部から与えられたエネルギー(例えば、電圧又は熱)によって、抵抗値が可逆的に変化し、且つ、抵抗値が変化した状態を不揮発に維持する材料であれば、電極層25X,26Xの材料は限定されない。但し、抵抗変化膜21Xの抵抗値の可逆的且つ不揮発な変化が、抵抗変化膜21Xと電極層の組み合わせによって得られる場合には、電極層25X,26X及び抵抗変化膜21Xの材料は、その特性が得られる組み合わせで、適宜選択される。
【0235】
電極層25Xと導電層39Xとの間に、拡散防止層や接着層が別途に設けられてもよい。電極層25X及び導電層39Xが、拡散防止層及び接着層としての機能を有していてもよい。
【0236】
尚、図19A及び図19Bに示す工程において、シリコン層とシリサイド反応しなかった金属膜を除去せずに、その金属膜が、メモリ素子の底部側の電極層として用いられてもよい。例えば、p型のシリコン層33Xと金属膜とのシリサイド反応により、p型層33Xと金属膜との間に、シリサイド層39Xが形成される。この後、シリサイド反応しなかった金属膜を除去せずに、その金属膜上に、メモリ素子の構成部材として、抵抗変化膜21X及び第2の電極層26Xが、順次堆積される。この結果として、シリサイド反応しなかった金属膜をメモリ素子の下部電極層として用いることができ、抵抗変化メモリの製造工程を簡略化できる。
【0237】
図19Cは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第1方向に沿う断面構造を示している。
【0238】
図19Cに示される工程において、電極層26Y上に、所定の形状を有するマスク(図示せず)が形成される。マスクは、例えば、タングステン(W)を用いて形成される。そして、フォトリソグラフィ法及びRIE(Reactive Ion Etching)法を用いたエッチングによって、マスクの下方の各層が、順次加工される。
【0239】
マスクの形状に応じて、電極層25Y,26Y、抵抗変化膜21Y、シリサイド層39Y、p型層33Y、i型層32Y及び金属層31Yが、形成される。これによって、基板11上に、複数の積層体100が形成される。複数の積層体100は、所定の間隔を有して、セルユニット毎に第1方向に互いに分割され、第1方向に隣接する2つの積層体100間に、溝が形成される。形成された積層体100は、第2方向に延在する。
【0240】
積層体100が加工及び形成されるのと同時に、基板11上の導電層が加工され、基板11上に、第2方向に延在する配線60が形成される。この後、層間絶縁膜69が、例えば、CVD法や塗布法によって、第1方向に隣接する積層体100間の溝に埋め込まれる。
【0241】
尚、マスクが金属からなる場合、そのマスクを剥離せずに、電極層26Y上に残存させてもよい。
【0242】
この工程において、さらに積層体100を第2方向に分割して、セルユニットを形成し、そのセルユニット上に第1方向に延在する配線を形成して、図2に示される第1のメモリセルアレイM1を形成してもよい。但し、クロスポイント型メモリセルアレイにおいて、図19Cに示される工程の直後に、積層体100を第2方向に分割して、セルユニット(メモリセルアレイ)を形成する工程を行わずに、以下の図19D乃至図19Fに示される工程を用いて、複数のセルユニット及び複数のメモリセルアレイを形成することが、製造工程の簡略化の観点から好ましい。
【0243】
図19Dは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第1方向に沿う断面構造を示している。図19Eは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第2方向に沿う断面構造を示している。
【0244】
図19D及び図19Eに示されるように、第2方向に延在する積層体100及び層間絶縁膜69上に、第2の配線となる導電層65Xが、堆積される。そして、第2のメモリセルアレイのセルユニットを構成するための各層が、導電層65X上に、順次堆積される。
【0245】
導電層65X上に堆積される層の積層順序は、1つの配線(導電層65X)を挟んでスタックされた2つのセルユニットが、図4のa〜pに示される接続関係のうち、いずれの接続関係を有するかによって、異なる。
【0246】
ここでは、説明の簡単化のため、図4のaに示される接続関係を有する場合について、述べる。つまり、図19D及び図19Eに示される例では、導電層65X上に積層される各層35X’、31X’,32X’,33X’,36X’,25X’,21X’,26X’の積層順序は、積層体100を構成する各層の積層順序と同じである。導電層65X上に積層される各層は、積層体100を構成する各層と同じ製造工程によって、形成される。
【0247】
図19Fは、本発明の実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第2方向に沿う断面構造を示している。
【0248】
配線60に対するエッチング選択比を確保し、フォトリソグラフィ技術及びRIE法によって、図19D及び図19Eに示される各層26X’,21X’,25X’,36X’、33X’,32X’,31X’,35X’,65X及びその下方に位置する積層体100が加工される。
この工程において、各層26X’,21X’,25X’,36X’、33X’,32X’,31X’,35X’,65X及び第2方向に延在する積層体が、第2方向に分割される加工が実行される。
【0249】
それゆえ、図19Fに示されるように、第1方向に延在する配線65(L2i)が形成され、その配線65(L2i)と第2方向に延在する配線60(L1j)との間に、セルユニットCU1が形成される。第1及び第2の配線60,65は、一方がビット線として用いられ、他方がワード線として用いられる。
【0250】
セルユニットCU1において、非オーミック素子としてのpimダイオード30Aが配線60上に形成される。上述のように、pimダイオード30Aは、メタル層31、i型層32及びp型層33の積層構造を有する。pimダイオード30Aの導電層39A上に、メモリ素子20が形成される。
【0251】
また、エッチングは上層から順次実行されるため、積層体100’が配線65を挟んで、セルユニットCU1上に形成される。複数の積層体100’は、第2方向に互いに分割されている。
【0252】
図19Fに示される工程において、セルユニットCU1の第1方向に沿う断面構造は、図19Dに示される断面構造と同じになっており、積層体100’は、第1方向に延在している。
【0253】
そして、第2方向に隣接するセルユニットCU1間の溝、第2方向に隣接する積層体100’間の溝に、層間絶縁膜が埋め込まれる。
【0254】
クロスポイント型メモリセルアレイにおいて、図19Fに示される工程の後、積層体100’は、積層体100’の第1方向に対する加工が実行されることによって、図2の1層目のメモリセルアレイM1の上層(2層目)のメモリセルアレイM2のセルユニットCU2になる。
【0255】
積層体100’上に、メモリセルアレイがさらに設けられる場合、図19D乃至図19Fに示される工程と同様の工程が、メモリセルアレイの積層数が所定の数になるまで、繰り返し実行される。
【0256】
尚、アモルファスシリコンをポリシリコンへ結晶化させるための加熱処理は、各層(メモリセルアレイ)ごとに行わずに、所定の積層数のメモリセルアレイが形成されてから、1度の加熱処理によって、実行されてもよい。
【0257】
図19D乃至図19Fに示されるように、基板11上に、1層目のメモリセルアレイに対する加工と2層目のメモリセルアレイに対する加工が同時に行われる。
このように、上層のメモリセルアレイを形成するための加工と下層のメモリセルアレイを形成するため加工が共通化されることによって、図2に示されるクロスポイント型メモリセルアレイを有する抵抗変化メモリの製造工程は、各層(各配線レベル)のメモリセルアレイ毎に第1及び第2方向に対する加工を行う製造工程に比較して、簡便になり、且つ、その製造コストが低減する。
【0258】
以上の工程によって、図2及び図3に示されるクロスポイント型メモリセルアレイ及びセルユニットを含む本実施形態の抵抗変化メモリが作製される。
【0259】
本実施形態の製造方法によって、ユニポーラ動作又はバイポーラ動作のメモリ素子が用いられた抵抗変化メモリに要求される順バイアス特性/逆バイアス特性を満たす非オーミック素子(pimダイオード)を形成できる。
【0260】
本実施形態に係る抵抗変化メモリの製造方法において、形成される非オーミック素子は、メタル層、i型層及びp型層から構成されるpimダイオードである。本実施形態のpimダイオード30Aは、配線60上に、メタル層31と2つの半導体層とが積層された構造を有する。
【0261】
例えば、抵抗変化メモリのセルユニットにpinダイオードが用いられた場合、配線60上に、メタル層(導電層)と3つの半導体層とが積層された構造になる。
【0262】
そのため、pinダイオードに比較して、本実施形態のpimダイオード30Aは、第3の方向(層の積層方向)における非オーミック素子の寸法を、1つの半導体層の膜厚の分、削減できる。つまり、本実施形態の抵抗変化メモリのpimダイオードにおいて、セルユニットを構成する非オーミック素子の厚さ(高さ)を、小さくできる。
【0263】
それゆえ、例えば、図19Cに示された工程のように、セルユニットを形成するための加工の際に、隣接する積層体(セルユニット)間の溝のアスペクト比を低減でき、アスペクト比に起因する積層体の加工の制約を緩和できる。
【0264】
このようなアスペクト比の低減は、図19D乃至図19Fに示される工程のように、2つの積層体CU1,100’を同時に形成する製造方法によって、クロスポイント型メモリセルアレイを有する抵抗変化メモリが形成される場合、2つのメモリセルアレイの厚さに対する加工になるので、より有効になる。また、セルユニットのセルサイズが30nm以下になった場合にも有効である。
【0265】
これに伴って、本実施形態の抵抗変化メモリにおいて、非オーミック素子の厚さに起因してそのアスペクト比が大きくなるのを抑制するために、基板表面に対して水平方向(第1又は第2方向)の寸法を大きくせずともよくなる。それゆえ、本実施形態の抵抗変化メモリは、あるチップの面積に対する1つのセルユニットの占有面積を小さくでき、クロスポイント型メモリセルアレイの記憶密度を向上できる。
【0266】
また、本実施形態の抵抗変化メモリのように、pimダイオード30A及びそれを含むセルユニットの厚さを低減できることによって、図19D及び図19Fに示される工程のように、隣接する積層体間の溝に対する層間絶縁膜69の埋め込み性も改善される。
【0267】
溝(積層体)のアスペクト比が大きい場合、下側の層の基板表面に対して水平方向(第1又は第2方向)の寸法が、上側の層の第1又は第2方向の寸法が大きくなる傾向がある。このため、図19D乃至図19Fに示される工程のように、2つの積層体(セルユニット)CU1,100’を同時に形成する製造方法の場合、大きいアスペクト比に起因して、下側のセルユニットと上側のセルユニットとで第1又は第2方向の大きさが異なり、セルユニットを構成する素子の電気的特性がばらつく可能性がある。
【0268】
しかし、本実施形態の抵抗変化メモリによれば、セルユニット及びセルユニット間のアスペクト比を小さくできるため、形成される非オーミック素子及びメモリ素子の電気的特性が、大きなアスペクト比に起因して、ばらつくのを抑制できる。
【0269】
以上のように、本発明の第1の実施形態に係る抵抗変化メモリの製造方法によれば、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さを薄くできる抵抗変化メモリを提供できる。
【0270】
(5) 効果
本発明の第1の実施形態の抵抗変化メモリにおいて、図8及び図9に示されるように、クロスポイント型メモリセルアレイ内のセルユニットに含まれる非オーミック素子30Aは、p型半導体(p型層)、真性半導体層(i型層)及びメタル層から構成されるpimダイオードである。
【0271】
pimダイオード30Aを抵抗変化メモリの非オーミック素子(整流素子)として利用することによって、図11A及び図11Bに示されるように整流性を維持しつつ、その厚さを小さくできる。
【0272】
例えば、pinダイオードと本実施形態のpimダイオード30Aとを、比較した場合、図10A乃至図11Bを用いて説明したように、本実施形態のpimダイオード30Aは、n型半導体層が無くとも、pinダイオードと実質的に同じ動作を実現できる。また、pimダイオード30Aは、ユニポーラ動作のメモリ素子だけでなく、バイポーラ動作のメモリ素子にも適用することができる。
【0273】
図11Aに示される例では、本実施形態のpimダイオードのフォワード電流の上限値は、pinダイオードのフォワード電流の上限値とほぼ同程度のレベルとなっている。逆バイアス印加時のオフ状態における本実施形態のpimダイオードのリバース電流は、pinダイオードのリバース電流より2桁程度、低減される。また、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aは、逆バイアス印加時におけるpimダイオード30Aのオン状態において、バイポーラ動作のメモリ素子の抵抗状態を変化させる電流を出力できる。逆バイアス印加時におけるpimダイオード30Aのオン電流の出力特性は、1×1018cm−3以上、1×1020cm−3以下の不純物濃度の偏在層がi型層32内に設けられることによって、さらに向上できる。
【0274】
したがって、本実施形態の抵抗変化メモリに用いられるpimダイオードによれば、抵抗変化メモリに要求される電気的特性を得られる。
【0275】
上述のように、比較例としてのpinダイオードは、p型半導体層とn型半導体層との間に、真性半導体層が挟まれた構造を有し、p型半導体層及びn型半導体層にそれぞれ接続された電極層を、別途に含んでいる。ユニポーラ動作のメモリ素子が用いられた場合において、セット/リセット動作を実現するために、セット/リセット動作時に逆バイアスが印加されるpinダイオードのリバース電流(オフ電流)が、抑制されることが好ましい。そのため、電極層を含むpinダイオードの第3方向の寸法(厚さ)は、100nm程度の範囲の値に設定される。このうち、pinダイオードのn型層の厚さは、5〜15nm程度である。さらに、比較例としてのpinダイオードは、バイポーラ動作のメモリ素子には適用しにくい。なぜなら、pinダイオードは、逆バイアスの印加時において大きなリバース電流(オン電流)が流れないためである。
【0276】
本実施形態のpimダイオード30Aは、i型層32とメタル層31との間にn型半導体層が設けられること無しに、メタル層31からi型層32に電子が供給される。そして、本実施形態のpimダイオード30Aは、メタル層31がダイオード30Aの電極層として用いられるため、別途に電極層を設ける必要がない。このため、本実施形態のpimダイオード30Aは、pinダイオードに比較して、厚さを薄くできる。
【0277】
また、半導体層の不純物拡散及び半導体層の空乏化を考慮する場合、本実施形態のpimダイオード30Aの2つの端子(カソード/アノード)のうち、一方の端子はメタル層であるため、pimダイオード30Aのp型層に対してのみ、不純物拡散領域及び空乏化を考慮すればよい。即ち、本実施形態のpimダイオード30Aのメタル層は、不純物拡散及び空乏化を考慮せずともよく、その膜厚を薄くできる。
【0278】
これによって、本実施形態の抵抗変化メモリに用いられるpimダイオード30Aによれば、n型層が無くともpinダイオードと実質的に同じ特性を有するダイオードを、pinダイオードに比較して薄い厚さで実現できる。
【0279】
素子の微細化が進むにつれて、各半導体層が含む不純物の個数(不純物濃度)の揺らぎが、大きくなる。このため、n型層とp型層の2つの半導体層を含むダイオード(例えば、pinダイオード)は、不純物の個数の揺らぎに起因して、素子毎の素子特性のばらつきが大きくなる。
これに対して、本実施形態のpimダイオード30Aにおいて、ドーパントとしての不純物を含む半導体層は、主として、p型層のみである。このため、本実施形態のpimダイオード30Aは、半導体層が含む不純物の個数に起因して、非オーミック素子(pimダイオード)の電気的特性がばらつくのを、抑制できる。それゆえ、抵抗変化メモリに要求される非オーミック素子の特性を改善できる。
【0280】
抵抗変化メモリのプロセス的な観点において、ダイオードの厚さ(高さ)を薄くできることによって、メモリセルアレイ内において第1又は第2方向に隣接するセルユニット間の間隔(溝)のアスペクト比が大きくなるのを抑制でき、メモリセルアレイ及びセルユニットの加工が容易になる。
【0281】
また、pimダイオード30Aを用いることによって、アスペクト比を大きくせずに、セルユニット間の間隔を小さくできるため、本実施形態の抵抗変化メモリは、所定のチップ面積に対するセルユニットの個数を増大でき、メモリセルアレイの記憶密度を高くできる。
【0282】
以上のように、本発明の第1の実施形態によれば、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さを薄くすることができる。
【0283】
<2> 第2の実施形態
図20乃至図26を参照して、本発明の第2の実施形態に係る抵抗変化メモリについて、説明する。尚、本実施形態において、第1の実施形態で述べた構成部材と同じ部材に関しては、同じ符号を付し、詳細な説明は必要に応じて行う。
【0284】
(1) 基本例
図20及び図21を用いて、本発明の第2の実施形態の抵抗変化メモリの基本例について、説明する。
図20は、第2の実施形態の抵抗変化メモリに用いられるセルユニットの基本例の鳥瞰図であり、図21は、本基本例のセルユニットの断面構造図である。
【0285】
図20及び図21に示されるように、本実施形態の抵抗変化メモリに用いられる非オーミック素子40Aにおいて、n型半導体層43(以下、n型層とよぶ)が、pimダイオードのp型層の代わりに用いられている。
【0286】
本実施形態の非オーミック素子40Aにおいて、i型層42は、n型層43とメタル層41との間に設けられている。このように、i型層42がn型層43とメタル層41との間に挟まれた構造のダイオードのことを、以下では、nimダイオード40Aとよぶ。
【0287】
本実施形態のnimダイオード40Aにおいて、第1の実施形態で述べたpimダイオードとの相違点は、半導体からなるn型層43がカソード層として用いられ、導電体からなるメタル層41がアノード層として用いられる点である。
【0288】
このため、nimダイオード40Aに順バイアスが印加される場合、n型層43に負の電位が印加され、メタル層41に正の電位が印加される。これとは反対に、nimダイオード40Aに逆バイアスが印加される場合、n型層43に正の電位が印加され、メタル層41に負の電位が印加される。
【0289】
n型層は、例えば、1021/cm3程度のドナー不純物濃度を有している。n型層43の膜厚は、例えば、5nm〜15nm程度である。n型層43は、例えば、リン(P)又はヒ素(As)をドナー不純物として含んでいるシリコン層である。尚、n型層43上には、電極としての導電層49Aが設けられている。
【0290】
nimダイオードにおいてメタル層41は、半導体に対する正孔注入能力が高い導電体が好ましい。それゆえ、nimダイオード40Aに用いられるメタル層41に用いられる材料は、仕事関数の大きい導電体(金属、金属化合物又は合金など)であることが好ましい。
【0291】
また、nimダイオード40Aを構成するメタル層41に用いられる材料は、そのフェルミ準位が、i型層の価電子帯側に位置し、p型半導体(例えば、p型Si)のフェルミ準位以下であることが好ましい。このような導電体をnimダイオード40Aのメタル層41に用いることによって、メタル層41とi型層42との間に生じる正孔に対するショットキー障壁高さを、低減できる。
【0292】
これによって、メタル層41とi型層42との間の正孔の移動が、ショットキー障壁によって、阻害されるのを抑制できる。
【0293】
本実施形態のnimダイオード40Aの動作メカニズムは、nimダイオード40Aに対する電子の供給源がn型層43であり、nimダイオード40Aに対する正孔の供給源がメタル層41であることが、第1の実施形態のpimダイオード30Aと異なるのみで、実質的な動作メカニズムは、第1の実施形態と同じである。そのため、第2の実施形態において、nimダイオード40Aの具体的な動作の説明は、省略する。
【0294】
また、本実施形態の抵抗変化メモリにおいて、非オーミック素子としてのnimダイオード40Aを用いた抵抗変化メモリの製造方法は、非オーミック素子を構成する1つの半導体層が、p型層であるか又はn型層であるかが異なるのみで、第1の実施形態で述べた例と実質的に同じである。そのため、第2の実施形態において、第2の実施形態の抵抗変化メモリの製造方法についての説明は、省略する。
【0295】
以上のように、本発明の第2の実施形態に係る抵抗変化メモリによれば、第1の実施形態で述べた抵抗変化メモリと同様に、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さを薄くすることができる。
【0296】
(2) 実施例
図22乃至図27を用いて、本発明の第2の実施形態の抵抗変化メモリの実施例について、説明する。図22乃至図27は、本実施形形態の実施例の抵抗変化メモリに用いられるセルユニットの断面構造図を示している。
【0297】
図22に示すように、nimダイオード40Aを構成する部材(膜)の積層順序が、図20及び図21に示される積層順序と反対になっていてもよい。
図22に示されるように、導電層49A上に、n型層43が設けられる。n型層43上に、i型層42が設けられる。n型層42上に、メタル層41が設けられる。導電層49Aは、配線上に設けられる。
【0298】
図23に示されるように、不純物濃度が低いp型の半導体層45が、i型層の代わりに、用いられてもよい。このp型の半導体層45を、低濃度p型層とよぶ。n型層がSi層である場合、低濃度p型層45は、例えば、ボロン(B)が不純物(アクセプタ)として添加されたSi層である。低濃度p型層45内のアクセプタの不純物濃度は、例えば、1×1017/cm3〜1×1019/cm3程度である。
【0299】
尚、低濃度p型層45は、p型の半導体層であれば、SiGeなどのSiを主成分とする半導体層や、化合物半導体層であってもよい。但し、n型層43と低濃度p型層45は、同じ材料を主成分とする半導体層であることが好ましい。
【0300】
図24に示すように、不純物濃度がn型層43より低いn型の半導体層43bが、i型層又は低濃度p型層の代わりに用いられてもよい。ここでは、不純物濃度が低いn型の半導体層43bのことを、低濃度n型層45とよぶ。
【0301】
低濃度n型層43bは、n型層43とメタル層41との間に設けられる。低濃度n型層43b内のドナー不純物濃度は、例えば、1×1017/cm3〜1×1019/cm3程度である。
【0302】
尚、低濃度n型層43bは、n型の半導体層であれば、SiGeなどのSiを主成分とする半導体層や、化合物半導体層であってもよい。但し、n型層43と低濃度n型層43bは、同じ材料を主成分とすることが好ましい。
【0303】
図25に示すように、i型層(又は低濃度p型層)48は、その層が含む不純物が高濃度に偏析している偏在層48bを有していてもよい。偏在層48bは、メタル層41に接触する。
【0304】
例えば、偏在層48bは、i型層48aとメタル層41との界面近傍において、不純物(例えば、B、P又はAsなど)が、高濃度に偏析した層である。偏析する不純物は、i型層に対してドナーとなる不純物でもよいし、i型層に対してアクセプタとなる不純物でもよい。偏在層48bの膜厚は、例えば、1nm程度である。
【0305】
このように、メタル層41と半導体層(n型層又はi型層)48との界面に、偏在層48bが形成されることによって、メタル層41と半導体層48との間のショットキー障壁φBを低減できる。尚、偏在層48bが設けられることによって、メタル層41とi型層48との間のショットキー障壁高さが、0eVに実効的に近づくことが好ましい。
【0306】
これによって、nimダイオード40Aに順バイアスが印加された場合において、メタル層から半導体層(例えば、i型層)に注入される電子の移動が、ショットキー障壁φBによって阻害されることが低減される。
したがって、偏在層48bが低濃度p型層(又はi型層)48とメタル層41との界面に設けられることによって、順バイアス印加時におけるnimダイオード40Aのフォワード電流を増大できる。
【0307】
n型層43と導電層49Aとの間の半導体層には、ドナー不純物が偏析した偏在層を有する低濃度n型層が、用いられてもよい。
【0308】
尚、図26に示されるように、nimダイオード40Aは、下側(基板側)から順に、導電層49A、n型層43、低濃度p型層(又はi型層)48及びメタル層41の順序で、構成部材が積層されてもよい。偏在層48bが低濃度p型層48内に設けられる場合、偏在層48bは、低濃度領域48a上部に形成され、nimダイオード40Aの上側のメタル層41に接触する。
【0309】
また、図27に示されるように、n型層43と導電層49Aとの間に、シリサイド層46が設けられてもよい。この場合、例えば、導電層49Aには、TiNなどの金属化合物が用いられる。n型層43と金属化合物からなる導電層49Aとの間に、シリサイド層46が設けられることによって、n型層43と導電層49Aとの界面に生じる抵抗(界面抵抗)を低減できる。但し、図20乃至図26に示されるnimダイオード40Aにおいて、導電層49Aがシリサイド層であってもよいのは、もちろんである。
【0310】
図21乃至図27に示される各セルユニットCUにおいて、メモリ素子20とnimダイオード40Aとの積層順序が反対であってもよいのは、もちろんである。
【0311】
ここで、nimダイオード40Aを構成するメタル層41に用いられる材料について、上述の図18を用いて、説明する。
【0312】
本実施形態の抵抗変化メモリに用いられるnimダイオードにおいて、メタル層41は、アノード層として用いられ、真性又は不純物を含む半導体層に正孔を注入するための層である。
【0313】
そのため、nimダイオード40Aに用いられるメタル層41は、半導体層に対する正孔注入能力の高い導電体が好ましく、メタル層41の仕事関数が大きい材料が好ましい。つまり、メタル層41のフェルミ準位が、半導体層の価電子帯側の近くに位置し、p型半導体層(例えば、p型Si)のフェルミ準位以下であることが好ましい。
【0314】
例えば、n型Siがnimダイオード40Aのn型層に用いられる場合、4.6eV〜5.3eV程度の仕事関数を有する材料が、メタル層に用いられることが好ましい。nimダイオード40Aのメタル層41に用いられる材料例として、TiSix、PtSix、PdSix、WSix及びIrSixなどのシリサイドや、TiNx、TiCx、HfNx、LaBx、WBx、WNx、WCx及びRuOxなどの導電性化合物、W、Pd、Pt、Ir及びRuなどの純金属などの中から選択される材料が、挙げられる(但し、x>0)。
【0315】
尚、ここで例示された材料以外の導電体が、nimダイオードを構成するメタル層に用いられてもよいのは、もちろんである。
【0316】
これによって、半導体層(例えば、i型層42)とメタル層41との間に生じるショットキー障壁の高さを低くできる。この結果として、本実施形態の抵抗変化メモリに用いられるnimダイオード40Aに対して順バイアスが印加された場合に、メタル層41から半導体層42に注入される正孔の移動が、メタル層41と半導体層42とのショットキー障壁によって阻害されることが低減される。
【0317】
したがって、メタル層に用いられる材料に、仕事関数が大きい導電体が用いられることによって、順バイアス印加時におけるnimダイオード40Aの出力電流を増大できる。
【0318】
尚、本実施形態のnimダイオード40Aに用いられる各層の膜厚や半導体層の不純物濃度は、抵抗変化メモリの非オーミック素子に要求される特性に応じて、適宜変更可能である。また、本実施形態のnimダイオード40Aは、上述のpimダイオードと同様に、逆バイアス印加時において、0Vからオン電圧までの電圧値までにおいて出力されるリバース電流は小さく、オン電圧以上になると、トンネル現象により大きなリバース電流(オン電流)を出力する。それゆえ、本実施形態のnimダイオード40Aも、ユニポーラ動作及びバイポーラ動作のメモリ素子を用いた抵抗変化メモリに適用できる。
【0319】
<3> 材料例
以下、本実施形態の抵抗変化メモリのセルユニットに用いられる材料例を説明する。
【0320】
上述においては、非オーミック素子を構成する半導体層として、シリコンを主に例示して、本発明の実施形態の抵抗変化メモリについて説明した。但し、セルユニットの構成部材としての半導体層は、半導体材料であれば、シリコンを主成分とする材料以外でもよい。つまり、シリコン及びシリコンゲルマニウム以外に、C、GaAs、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択することもできる。
【0321】
p型半導体層は、p型Si、TiO2、ZrO2、InZnOx、ITO、Sbを含むSnO2、p型ZnO、Alを含むZnO、AgSbO3、InGaZnO4、ZnO−SnO2の中から選択される1つ又は複数の組み合わせからなる材料であることが好ましい。
【0322】
n型半導体層は、n型Si、NiOx、ZnO、Rh2O3、Nを含むZnO、Inを含むZnO、La2CuO4の中から選択される1つ又は複数の組み合わせからなる材料であることが好ましい。
【0323】
pim又はnimダイオードを含むセルユニット内に、絶縁体(絶縁層)が含まれる場合がある。セルユニット内に含まれる絶縁層は、例えば、以下の材料から選択される。
a) 酸化物
・ SiO2、Al2O3、Y2O3、La2O3、Gb2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO
・ AB2O4
但し、A及びBは、同じ又は異なる元素で、かつ、Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Geの中から選択される1つ又は複数の組み合わせである。
【0324】
例えば、Fe3O4、FeAl2O4、Mn1+xAl2−xO4+y、Co1+xAl2−xO4+y、MnOxなど
・ ABO3
但し、A及びBは、同じ又は異なる元素で、かつ、Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Snの中から選択される1つ又は複数の複数の組み合わせである。
【0325】
例えば、LaAlO3、SrHfO3、SrZrO3、SRTiO3など
b) 酸窒化物
・ SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON
・ 上述のa)の酸化物の酸素元素の一部を窒素元素で置換した材料
SiO2、SiN、SiONなどのSi系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ1×1018/cm3以上であるものを含む。
【0326】
ワード線/ビット線として機能する導電線は、W、WN、Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、WSix、TaSix、PdSix、ErSix、YSix、PtSix、HfSix、NiSix、CoSix、TiSix、VSix、XrSix、MnSix、FeSixなど(但し、x>0)から選択される1つ又は複数の組み合わせから構成される。尚、導電線が複数の材料を用いて形成される場合、導電線の構成部材は、複数の材料の混晶層から構成される場合がある。
【0327】
pim/nimダイオード又はメモリ素子の電極層及び導電層は、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられる。具体的には、Pt、Au、Ag、Ru、Ir、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Al、Rh、RuN、TiN、TaN、TiAlN、TaAlN、SrRuOx、LaNiOx、PtIrOx、PtRhOx、SiTiOx、WSix、TaSix、PdSix、PtSix、IrSix、ErSix、YSix、HfSix、NiSix、CoSix、TiSix、VSix、CrSix、MnSix、FeSixなど(但し、x>0)の中から選択された1つ又は複数の組み合わせからなる材料を用いて、電極層及び導電層は構成される。電極層及び導電層が複数の材料を用いて形成される場合、電極層及び導電層の構成部材は、複数の材料の混晶層から構成される場合がある。
【0328】
尚、p型シリコン層(p型層)に対するシリサイドとして、TiSix、VSix、CrSix、MnSix、FeSix、CoSix、NiSix、NdSix、MoSix、HfSix、TaSix、WSix、PdSix、IrSix、PtSix、RhSix、ReSix、OsSixなど(但し、x>0)の中から選択された1つ又は2つ以上の組み合わせからなる材料を用いることで、P型シリコン層とシリサイド層との界面抵抗を小さくできる。尚、2以上のシリサイドが、p型シリコン層(p型層)に対する電極層(導電層)を形成するために用いられた場合、その電極層は2以上のシリサイドの混晶層から構成される場合がある。
【0329】
また、n型シリコン層(n型層)に対するシリサイドとして、TiSix、VSix、CrSix、MnSix、FeSix、CoSix、NiSix、NdSix、MoSix、HfSix、TaSix、YSix、YbSix、ErSix、HoSix、DySix、GdSix、TbSixなど(但し、x>0)の中から選択された1つ又は2つ以上の組み合わせからなる材料を用いることで、n型シリコン層とシリサイド層との界面抵抗を小さくできる。尚、2以上のシリサイドが、n型シリコン層(n型層)に対する電極層(導電層)を形成するために用いられた場合、その電極層は2以上のシリサイドの混晶層から構成される場合がある。
【0330】
電極層(導電層)は、拡散防止層又は接着層としての機能を有していてもよい。
【0331】
pimダイオード(又はnimダイオード)を構成するメタル層は、図18に示される材料以外に、例えば、
a). 単一元素または複数の金属元素の混合物、
b). 酸化物、炭化物、ホウ化物、窒化物若しくはケイ化物としての化合物金属、
c). TiNx、TiCx、TiBx、TiSix、WCx、WBx、W、WSix、TaCx、TaBx、TaNx、TaSix、LaBx、LaNx、LsSix、HfSix、Hf、YSix、ErSix、NiSix、PtSix、PdSix、CoSix、MnSix、CrSix、FeSix (但し、x>0)
のうちの一つまたは複数の組み合わせから構成されるてもよい。
【0332】
<4> 適用例
本発明の抵抗変化メモリは、現在、製品化されている機器に使用されているメモリ、例えば、磁気メモリ、NANDフラッシュメモリ、ダイナミックランダムアクセスメモリなどにとって変わる次世代ユニバーサルメモリとして非常に有望である。
【0333】
このため、本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して適用可能である。
【0334】
<5> むすび
本発明によれば、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さも十分に薄くすることができる。
【0335】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【0336】
1:抵抗変化メモリ、2:クロスポイント型メモリセルアレイ、11:基板、20:メモリ素子、21:抵抗変化膜、25,26:電極層、30A,40A:非オーミック素子、31,41:メタル層、32,33,42,43:半導体層、38b,48b:偏在層。
【特許請求の範囲】
【請求項1】
第1方向に延びる第1の配線と、
前記第1方向に交差する第2方向に延びる第2の配線と、
前記第1の配線と前記第2の配線との交点に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子と非オーミック素子とが直列接続されたセルユニットと、を具備し、
前記非オーミック素子は、
メタル層と、
第1の不純物を含む第1の半導体層と、
前記第1の半導体層と前記メタル層との間に設けられ、前記第1のメタル層との界面に偏在層を有する第2の半導体層と、
を含むことを特徴とする抵抗変化メモリ。
【請求項2】
前記偏在層は、前記第1の不純物と反対の伝導型の第2の不純物を含むことを特徴とする請求項1に記載の抵抗変化メモリ。
【請求項3】
前記第1の半導体層は、p型半導体層であることを特徴とする請求項1又は2に記載の抵抗変化メモリ。
【請求項4】
前記偏在層の不純物濃度は、1×1018cm−3以上、1×1020cm−3以下であることを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化メモリ。
【請求項5】
前記第1のメタル層は、TiCx、TiBx、TiNx、TiSix、TaCx、TaBx、TaNx、TaNx、WSix、TaSix、La、LaBx、LaN、HfSix、Hf、YSix、ErSix、ZrCの中から選択される1種類から構成される(但し、x>0)ことを特徴とする請求項1乃至4のいずれか1項に記載の抵抗変化メモリ。
【請求項6】
前記非オーミック素子は、前記第1の半導体の前記第2の半導体層に接触する側に対向する側に設けられる導電層と、
前記第1の半導体層と前記導電層との間に設けられたシリサイド層と、をさらに含むことを特徴とする請求項1乃至5のいずれか1項に記載の抵抗変化メモリ。
【請求項7】
前記非オーミック素子は、前記メモリ素子の抵抗状態を変化させる電流を、前記メモリ素子に対して双方向に供給することを特徴とする請求項1乃至6のいずれか1項に記載の抵抗変化メモリ。
【請求項1】
第1方向に延びる第1の配線と、
前記第1方向に交差する第2方向に延びる第2の配線と、
前記第1の配線と前記第2の配線との交点に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子と非オーミック素子とが直列接続されたセルユニットと、を具備し、
前記非オーミック素子は、
メタル層と、
第1の不純物を含む第1の半導体層と、
前記第1の半導体層と前記メタル層との間に設けられ、前記第1のメタル層との界面に偏在層を有する第2の半導体層と、
を含むことを特徴とする抵抗変化メモリ。
【請求項2】
前記偏在層は、前記第1の不純物と反対の伝導型の第2の不純物を含むことを特徴とする請求項1に記載の抵抗変化メモリ。
【請求項3】
前記第1の半導体層は、p型半導体層であることを特徴とする請求項1又は2に記載の抵抗変化メモリ。
【請求項4】
前記偏在層の不純物濃度は、1×1018cm−3以上、1×1020cm−3以下であることを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化メモリ。
【請求項5】
前記第1のメタル層は、TiCx、TiBx、TiNx、TiSix、TaCx、TaBx、TaNx、TaNx、WSix、TaSix、La、LaBx、LaN、HfSix、Hf、YSix、ErSix、ZrCの中から選択される1種類から構成される(但し、x>0)ことを特徴とする請求項1乃至4のいずれか1項に記載の抵抗変化メモリ。
【請求項6】
前記非オーミック素子は、前記第1の半導体の前記第2の半導体層に接触する側に対向する側に設けられる導電層と、
前記第1の半導体層と前記導電層との間に設けられたシリサイド層と、をさらに含むことを特徴とする請求項1乃至5のいずれか1項に記載の抵抗変化メモリ。
【請求項7】
前記非オーミック素子は、前記メモリ素子の抵抗状態を変化させる電流を、前記メモリ素子に対して双方向に供給することを特徴とする請求項1乃至6のいずれか1項に記載の抵抗変化メモリ。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19A】
【図19B】
【図19C】
【図19D】
【図19E】
【図19F】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19A】
【図19B】
【図19C】
【図19D】
【図19E】
【図19F】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【公開番号】特開2011−222952(P2011−222952A)
【公開日】平成23年11月4日(2011.11.4)
【国際特許分類】
【出願番号】特願2010−260240(P2010−260240)
【出願日】平成22年11月22日(2010.11.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年11月4日(2011.11.4)
【国際特許分類】
【出願日】平成22年11月22日(2010.11.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
[ Back to top ]