【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 （もっと読む）

【課題】低消費電力且つ省スペースな半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、異なる抵抗状態によってデータを記憶する複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、第１配線及び第２配線を介して前記メモリセルにアクセスするアクセス回路とを備え、メモリセルは、第１極性の所定の電圧が印加されると抵抗状態が第１抵抗状態から第２抵抗状態に遷移し、第２極性の所定の電圧が印加されると抵抗状態が第２抵抗状態から第１抵抗状態に遷移し、アクセス回路は、選択したメモリセルに接続された第１配線及び第２配線に前記メモリセルのアクセスに必要な電圧を印加する共に、非選択の前記メモリセルに接続された第１配線及び第２配線の少なくとも一方をフローティング状態にして、選択したメモリセルにアクセスすることを特徴とする。 （もっと読む）

【課題】露光パターンのピッチの１／４のピッチのパターンを形成する方法でありながら、形成されたパターンの本数を４の倍数以外の数にする。
【解決手段】第２のパターンおよび第２のマスクパターンを覆うと共に第１の膜の上に第３の膜を形成する工程と、第３の膜をエッチバック処理することにより、第２のパターンおよび第２のマスクパターンの側壁に第１の側壁ラインパターンおよび第１の側壁マスクパターンをそれぞれ形成する工程と、第２のマスクパターンおよび第１の側壁マスクパターンを覆うように第３のマスクパターンを形成する工程と、第３のマスクパターンをマスクとし、第２のパターンを第１の側壁ラインパターンに対して選択的にエッチングして除去した後、第３のマスクパターンを除去する工程とを備えた。 （もっと読む）

【課題】ビット線が直線状であり、かつセルトランジスタの長手方向がビット線方向に平行であり、さらにビット線がセルトランジスタと平面視で重複する位置に配線された半導体装置を提供する。
【解決手段】第１及び第２のコンタクトプラグ６ａ，６ｂの上面に第１の絶縁層１０ａを介して設けられ、かつ第１の不純物拡散層４ａと第２の不純物拡散層４ｂとを結ぶ方向に延伸するビット線ＢＬと、第１の絶縁層１０ａを貫通して設けられ、ビット線ＢＬと第１のコンタクトプラグ６ａとを電気的に接続するビット線コンタクトプラグと、ビット線ＢＬの一方側面側の側方に第１の下部電極７ａを有する第１のセルキャパシタと、ビット線ＢＬと第１の下部電極７ａとを絶縁する第１の絶縁膜８ａと、第１の下部電極７ａの下端と第２のコンタクトプラグ６ｂの側面とを電気的に接続する第１のコンタクト導体９ａとを備える。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】新たな構造の半導体装置を提供し、書き込み後の当該半導体装置のメモリセルのしきい値電圧のばらつきを小さくし、動作電圧を低減する、または記憶容量を増大する。
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、複数のメモリセルへのデータの書き換えが終了したか否かを検知する書き込み終了検知回路と、を有し、駆動回路は、データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。 （もっと読む）

【課題】メモリセルのセルサイズを縮小することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセル（１２）と、複数の第１および第２の制御線（１１２，１１１）と、複数のワード線（１０４，１０５）とを備え、複数のメモリセルは、２つのメモリセルからなるメモリセルペア（１０）を備え、各メモリセルペアは、第１および第２の拡散領域（１０１，１０２）を有し、ワード線（１０４）がゲートとなるＭＯＳトランジスタ（１５）と、記憶素子（１０９Ａ，１０９Ｂ）と、第２および第３の拡散領域（１０２，１０３）を有し、ワード線（１０５）がゲートとなるＭＯＳトランジスタ（１８）とを備えており、第１の拡散領域（１０１）から第２の拡散領域（１０２）へ向かう方向と、第３の拡散領域（１０３）から第２の拡散領域（１０２）へ向かう方向とがそれぞれ、第１の制御線（１１２）に対して傾いている。 （もっと読む）

【課題】メモリストリングと選択トランジスタとの間にダミーメモリトランジスタを接続された不揮発性半導体記憶装置における適正な動作を担保する。
【解決手段】素子分離絶縁膜は、第１領域においては第１の高さを有する一方、第２領域においては第１の高さよりも高い第２の高さを有する。ダミーメモリトランジスタのメモリストリング側の第１の端部に隣接する素子分離絶縁膜は前述の第１の領域に形成され、ダミーメモリトランジスタの選択トランジスタ側の第２の端部に隣接する素子分離絶縁膜は前述の第２の領域に形成されている。 （もっと読む）

【課題】１つの実施形態は、例えば、信号線の波形を観測するための検査用電極を容易に設けることができる半導体記憶装置を提供することを目的とする。
【解決手段】１つの実施形態によれば、メモリセルアレイと、複数の信号線と、複数の信号線引き出し部とを備えた半導体記憶装置が提供される。メモリセルアレイでは、複数のメモリセルが配列されている。複数の信号線は、複数のメモリセルに接続されている。複数の信号線引き出し部は、メモリセルアレイの周辺に配され、複数の信号線に接続されている。複数の信号線引き出し部のそれぞれは、プラグを電極として有する。プラグは、上面及び側面が保護膜で覆われている。 （もっと読む）

【課題】電圧制御されたプログラム可能な抵抗層を有する抵抗メモリ素子とプログラミング方法を提供する。
【解決手段】参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影を有する上部電極素子１２と、参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影を有する下部電極素子１４と、上部電極素子１２と下部電極素子１４との間に挿入された可変性の抵抗率を有する活性層１６を含む抵抗メモリ素子１０において、上部電極投影と下部電極投影との間にオーバーラップ領域Ｌ３があり、オーバーラップ領域Ｌ３は少なくとも上部電極投影のコーナーおよび／または少なくとも下部電極投影のコーナーを含み、オーバーラップ領域Ｌ３の面積は、参照面上の、上部電極素子１２と下部電極素子１４の全投影面積の１０％以下を構成する。 （もっと読む）

【課題】選択ゲート電極および当該選択ゲート電極に隣接する他のゲート電極間の間隔を所望の距離に調整できるようにした不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】複数本のラインパターンのうち選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてマスクした条件にて複数本のラインパターンの側壁面をスリミングし、選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてパターン間膜を埋込むと共にスリミングされたラインパターンの側壁面に沿ってパターン間膜を形成し、選択ゲート電極の形成領域のラインパターンをマスクした条件にて当該ラインパターン以外のラインパターンを除去しマスクされたラインパターンを残留させ、パターン間膜および残留したラインパターンをマスクとして第１膜を異方性エッチングし、第１膜をマスクとして導電膜をエッチングする不揮発性半導体記憶装置の製造方法を提供する。 （もっと読む）

【課題】低電圧および低電流動作時における繰り返し特性が向上した記憶素子および記憶装置を提供する。
【解決手段】下部電極１０、記憶層２０および上部電極３０をこの順に積層した記憶素子１において、記憶層２０は、２．８ｍΩｃｍ以上１Ωｃｍ未満の抵抗率を有するイオン源層２１と、抵抗変化層２２とを有する。これにより、低電圧または低電流パルスを印加した際の記録状態から消去状態への抵抗変化層の抵抗値の回復が改善され、繰り返し特性が向上する。 （もっと読む）

【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）

【課題】ＧＩＤＬによるホールの発生効率を向上させることが可能な半導体記憶装置を提供する。
【解決手段】フィン３の両側にゲート絶縁膜５を介して設けられ、フィン３にチャネル領域を形成するゲート電極Ｇと、チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する不純物拡散層６と、チャネル領域を挟み込むようにしてフィン３に形成されたソース層Ｓ／ドレイン層Ｄとを備え、データ‘１’が書き込まれる際にゲート電圧が負電位かつ基板バイアス電圧およびドレイン電圧が正電位に設定される。 （もっと読む）

【課題】フォーミング処理の時間を低減できる不揮発性半導体記憶装置を提供する。
【解決手段】複数の不揮発性メモリセルは、可変抵抗素子及び整流素子が直列接続されている。制御部は、第１のタイミングにおいて、Ｎを１以上の整数とするとき複数のワードラインからＮ本おきに第１のラインを多重選択して選択電位に設定するとともに、少なくとも多重選択されたワードラインに隣接する非選択のワードラインの電位を固定する。制御部は、第２のタイミングにおいて、上記の多重選択されたワードラインを浮遊状態にする。第２のタイミングは、第１のタイミングより後のタイミングである。制御部は、第３のタイミングにおいて、複数のビットラインから１本の第２のラインを選択してフォーミング電位に設定する。第３のタイミングは、第２のタイミングより後のタイミングである。 （もっと読む）

【課題】垂直型トランジスタを形成する過程において、ゲートと接触する活性領域の面積を増加させてゲートの接触抵抗特性を改善し、チャネル幅を増加させる半導体メモリ素子及びその製造方法を提供する。
【解決手段】第１の方向に延長するように形成された下部ピラーと、下部ピラー上に第１の方向と垂直な第２の方向に突出するように形成された上部ピラー２９０と、下部ピラーの一側壁に配置された埋め込みビットライン接合領域２６５と、トレンチを一部埋め込む埋め込みビットライン２８０と、エッチング停止膜２８５ａ上に形成された少なくとも上部ピラーの外周側面の一部を露出するようにリセスされた第１の層間絶縁膜２９０と、第１の層間絶縁膜上に形成された第２の層間絶縁膜２９５と、側面の一部が露出した上部ピラーの外周側面を覆いつつ、埋め込みビットラインと相互交差するゲート３２０ａとを備えるように形成される。 （もっと読む）

【課題】セル面積増大を抑制しつつゲート形成時のパターンずれによる特性低化を有効に防止し、さらに電源電圧供給線を低抵抗化する。
【解決手段】第１の電源電圧供給線ＶＤＤと第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。第１の電源電圧供給線ＶＳＳと第２の電源電圧供給線ＶＳＳの少なくとも一方が、層間絶縁層の貫通溝内を導電材料で埋め込んだ溝配線からなる。 （もっと読む）

【課題】コンタクトとアクティブエリアとの間のショートマージンを確保できる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備える。そして、各前記アクティブエリアの上面のうち、前記第１方向における一部の領域には、前記第１方向に対して直交する第２方向において前記アクティブエリアの全体にわたって凹部が形成されている。前記第１方向において、隣り合う前記アクティブエリアにそれぞれ接続された２本の前記コンタクトの位置は相互に異なる。前記コンタクトは前記凹部の側面に接し、底面には接していない。 （もっと読む）

【課題】擬似的に記憶容量を増加させる。
【解決手段】ダミービット線領域において半導体基板に対して垂直方向に延びる一対の柱状部およびその連結部に沿って形成されるメモリストリングを構成する第１シリコンピラーと、シャント領域において半導体基板に対して垂直方向に延びる一対の柱状部およびその連結部に沿って形成されるメモリストリングを構成する第２シリコンピラーと、第１シリコンピラーおよび第２シリコンピラーの一対の柱状部の一方に接続され、メモリストリングの上方に形成されたソース線と、第１シリコンピラーの一対の柱状部の他方に接続され、ソース線と同レベルに形成された第１配線、および第２シリコンピラーの一対の柱状部の他方に接続され、ソース線と同レベルに形成された第２配線と、を具備し、第１配線はダミービット線に接続され、第１配線および第２配線は同レベルで接続されている。 （もっと読む）

【課題】 電源遮断機能付きで記憶容量の増減変更を伴う設計が容易なＳＲＡＭマクロを有する半導体装置を提供する。
【解決手段】 本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイおよび第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。 （もっと読む）