記憶素子および記憶装置
【課題】低電圧および低電流動作時における繰り返し特性が向上した記憶素子および記憶装置を提供する。
【解決手段】下部電極１０、記憶層２０および上部電極３０をこの順に積層した記憶素子１において、記憶層２０は、２．８ｍΩｃｍ以上１Ωｃｍ未満の抵抗率を有するイオン源層２１と、抵抗変化層２２とを有する。これにより、低電圧または低電流パルスを印加した際の記録状態から消去状態への抵抗変化層の抵抗値の回復が改善され、繰り返し特性が向上する。
【解決手段】下部電極１０、記憶層２０および上部電極３０をこの順に積層した記憶素子１において、記憶層２０は、２．８ｍΩｃｍ以上１Ωｃｍ未満の抵抗率を有するイオン源層２１と、抵抗変化層２２とを有する。これにより、低電圧または低電流パルスを印加した際の記録状態から消去状態への抵抗変化層の抵抗値の回復が改善され、繰り返し特性が向上する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオン源層および抵抗変化層を含む記憶層の電気的特性の変化により情報を記憶する記憶素子および記憶装置に関する。
【背景技術】
【０００２】
データストレージ用の半導体不揮発性メモリとしてＮＯＲ型あるいはＮＡＮＤ型のフラッシュメモリが一般的に用いられている。しかし、これら半導体不揮発性メモリでは、書き込みおよび消去に大電圧が必要なこと、フローティングゲートに注入する電子の数が限られることから微細化の限界が指摘されている。
【０００３】
現在、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）などの抵抗変化型メモリが、微細化の限界を超えることが可能な次世代不揮発性メモリとして提案されている（例えば、特許文献１，非特許文献１参照）。これらのメモリは、２つの電極間に抵抗変化層を備えた単純な構造を有している。また、特許文献１のメモリでは抵抗変化層の代わりに、第１電極と第２電極との間にイオン源層および酸化膜（記憶用薄膜）を備えている。これら抵抗変化型メモリでは、原子またはイオンが熱や電界によって移動し伝導パスが形成されることにより抵抗値が変化すると考えられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１９６５３７号公報
【特許文献２】特開２００９−４３７５７号公報
【非特許文献】
【０００５】
【非特許文献１】Ｗａｓｅｒ他，Advanced Material，21，ｐ２９３２（２００９）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この抵抗変化型の不揮発性メモリを先端の半導体プロセスによって大容量化するためには、低電圧化および低電流化が望まれる。駆動トランジスタを微細化するほどに、その駆動電流および電圧が低下していくためである。即ち、微細化された抵抗変化型の不揮発性メモリを実現するためには、メモリは微細化されたトランジスタで駆動できるような性能を有しなければならない。また、低電流動作のためには、低電流且つ高速（ナノ秒オーダーの短パルス）で書き換えた抵抗状態（データ）の保持および低電圧または低電流パルスによる抵抗値の回復が必要である。
【０００７】
しかしながら、従来用いられている抵抗変化型メモリの素子を微細化した場合には、低電圧または低電流パルスの印加による抵抗変化層の抵抗値の回復は不十分となり、繰り返し特性が低下するという問題があった。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、低電圧および低電流動作時における繰り返し特性の向上した記憶素子および記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、第１電極側に設けられた抵抗変化層と、第２電極側に設けられると共に、２．８ｍΩｃｍ以上１Ωｃｍ未満の抵抗率を有するイオン源層とを備えたものである。
【００１０】
本発明の記憶装置は、第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、記憶素子として本発明の記憶素子を用いたものである。
【００１１】
本発明の記憶素子（記憶装置）では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素がイオン化して抵抗変化層中に拡散し、第１電極で電子と結合して析出し、あるいは抵抗変化層中に留まり不純物準位を形成する。これにより記憶層内に金属元素を含む低抵抗部（伝導パス）が形成され、抵抗変化層の抵抗が低くなる（記録状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電流パルスが印加されると、第１電極に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。
【００１２】
ここでは、イオン源層の抵抗率を２．８ｍΩｃｍ以上１Ωｃｍ未満とすることにより、低電圧または低電流パルスの印加による伝導パスを構成する金属元素のイオン化が改善され、抵抗変化層の抵抗値が回復する。
【発明の効果】
【００１３】
本発明の記憶素子または記憶装置によれば、イオン源層の抵抗率を２．８ｍΩｃｍ以上１Ωｃｍ未満とするようにしたので、低電圧または低電流パルスを印加した際の記録状態から消去状態への抵抗変化層の抵抗値の回復が改善される。即ち、繰り返し特性が向上する。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態に係る記憶素子の構成を表す断面図である。
【図２】図１に示した記憶素子の抵抗変化を説明する模式図である。
【図３】図１の記憶素子を用いたメモリセルアレイの構成を表す断面図である。
【図４】同じくメモリセルアレイの平面図である。
【図５】本発明の第２の実施の形態に係る記憶素子の構成を表す断面図である。
【図６】実施例１に係る繰り返し特性を表す図である。
【図７】同じく実施例１に係る繰り返し特性を表す図である。
【図８】実施例２に係るデータ保持特性を表す図である。
【図９】同じく実施例２に係る繰り返し特性を表す図である。
【図１０】実施例３に係る繰り返し特性およびデータ保持特性を表す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、以下の順に図面を参照しつつ説明する。
［第１の実施の形態］
（１）記憶素子（イオン源層と抵抗変化層とからなる記憶層を有する記憶素子）
（２）記憶装置
［第２の実施の形態］
（イオン源層、中間層および抵抗変化層の３層からなる記憶層を有する記憶素子）
［実施例］
【００１６】
［第１の実施の形態］
（記憶素子）
図１は、本発明の第１の実施の形態に係る記憶素子１の断面構成図である。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）をこの順に有するものである。
【００１７】
下部電極１０は、例えば、後述（図２）のようにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成されたシリコン基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。下部電極１０がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１０の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。また、後述のイオン源層２１にＡｌが含まれている場合には、Ａｌよりもイオン化しにくい材料、例えばクロム（Ｃｒ），Ｗ，コバルト（Ｃｏ），Ｓｉ，金（Ａｕ），パラジウム（Ｐｄ），Ｍｏ，イリジウム（Ｉｒ），チタン（Ｔｉ）等の少なくとも１種を含んだ金属膜や、これらの酸化膜または窒化膜を用いることが好ましい。
【００１８】
記憶層２０はイオン源層２１および抵抗変化層２２により構成されている。イオン源層２１は、抵抗変化層２２に拡散する可動イオン（陽イオンおよび陰イオン）となる元素を含む。陽イオン化可能な元素としては、例えばＣｕ，Ａｌ，ゲルマニウム（Ｇｅ）および亜鉛（Ｚｎ）などの金属元素を１種あるいは２種以上を含む。また、陰イオン化するイオン導電材料としては、酸素（Ｏ）またはテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）等のカルコゲン元素を少なくとも１種以上含む。イオン源層２１は上部電極３０側にあり、ここでは上部電極３０に接して設けられている。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。
【００１９】
陽イオン化可能な金属元素は、書き込み動作時にカソード電極上で還元されて金属状態の伝導パス（フィラメント）を形成するため、上記カルコゲン元素が含まれるイオン源層２１中において金属状態で存在することが可能な化学的に安定な元素が好ましい。このような金属元素としては、上記金属元素のほかに、例えば周期律表上の第３族〜第１１族の遷移金属が挙げられる。これら元素のうちの１種あるいは２種以上を用いることができる。この他に、銀（Ａｇ）およびＳｉなどをイオン源層２１の添加元素として用いるようにしてもよい。また、上述した伝導パス（フィラメント）の安定化およびイオン源層２１の抵抗率の調整のために上記遷移金属の中でも特に、ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），Ｍｏ，Ｗ，ニオブ（Ｎｂ），Ｔａ，白金（Ｐｔ），Ｃｒ，マンガン（Ｍｎ）および鉄（Ｆｅ）を２種以上用いることが好ましい。
【００２０】
本実施の形態におけるイオン源層２１の抵抗率は、２．８ｍΩｃｍ以上１Ωｃｍ未満であることが望ましい。上述したように、記憶素子１では、書き込み時に形成されたフィラメントを溶解することによって、低抵抗化した抵抗変化層２２の抵抗値を回復してデータの消去を行う。このとき、イオン源層２１の抵抗率が小さいと消去電圧の印加時に適切な電圧印加が行われず、フィラメントの溶解が行われない虞がある。即ち、データの消去が行われなくなる。一方、イオン源層２１の抵抗値が高すぎると、書き込みができなくなる。以上のことからイオン源層２１の抵抗率は適切な範囲内、即ち、上記範囲内であることが望ましい。より低電流、例えば７５μＡ程度での安定した書き込みおよび消去を行うためには、好ましくは２．８ｍΩｃｍ以上１２７ｍΩｃｍ以下、より好ましくは２．８ｍΩｃｍ以上４４ｍΩｃｍ以下とする。これにより、データの消去を確実に行うことができる。
【００２１】
なお、イオン源層２１に後述する抵抗変化層２２に含まれるＴｅと反応しやすい金属元素（Ｍ）を用いてＴｅ／イオン源層（金属元素Ｍを含む）という積層構造にしておくと、成膜後の加熱処理により、ＭＴｅ／イオン源層２１という構造に安定化する。Ｔｅと反応しやすい元素としては、例えばＡｌやマグネシウム（Ｍｇ）等が挙げられる。
【００２２】
このようなイオン源層２１の具体的な材料としては、例えば、ＺｒＴｅＡｌ，ＴｉＴｅＡｌ，ＣｒＴｅＡｌ，ＷＴｅＡｌおよびＴａＴｅＡｌが挙げられる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ，さらにＧｅを添加したＣｕＺｒＴｅＡｌＧｅ，更に、添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅとしてもよい。あるいは、Ａｌの他にＭｇを用いたＺｒＴｅＭｇとしてもよい。イオン化する金属元素としては、Ｚｒの代わりに、Ｍｏ，Ｍｎ，Ｈｆなどの他の遷移金属元素を選択した場合でも同様な添加元素を用いることは可能であり、例えばＣｕＭｏＴｅＡｌ，ＣｕＭｎＴｅＡｌなどとすることも可能である。更に、イオン導電材料としては、Ｔｅ以外に硫黄（Ｓ）やセレン（Ｓｅ）、あるいはヨウ素（Ｉ）を用いてもよく、具体的にはＺｒＳＡｌ，ＺｒＳｅＡｌ，ＺｅＩＡｌ，ＣｕＧｅＴｅＡｌ等を用いてもよい。更に、ＴａあるいはＷ等を添加してもよい。
【００２３】
なお、イオン源層２１には、記憶層２０における高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、イオン源層２１にＺｒと共に添加することが好ましい。但し、Ｓｉ添加量が少な過ぎると膜剥がれ防止効果を期待できなくなるのに対し、多過ぎると良好なメモリ動作特性が得られない。このため、イオン源層２１中のＳｉの含有量は１０〜４５原子％程度の範囲内であることが好ましい。
【００２４】
抵抗変化層２２は下部電極１０側にあり、ここでは下部電極１０に接して設けられている。この抵抗変化層２２は電気伝導上のバリアとしての機能を有し、下部電極１０と上部電極３０との間に所定の電圧を印加した場合にその抵抗値は変化する。本実施の形態では、この抵抗変化層２２は、イオン源層２１と接していても安定である絶縁体あるいは半導体であればいずれの物質でも用いることができる。具体的には、Ｇｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ，ＧｅおよびＳｉなどの典型元素、Ｔａ，Ｈｆ，Ｚｒ，Ｎｂ，Ｃｒ，ＴｉおよびＣｕなどの遷移元素のうちの少なくとも１種を含む酸化物もしくは窒化物が挙げられる。また、抵抗変化層２２の初期抵抗値は１ＭΩ以上であることが好ましく、低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。微細化した抵抗変化型メモリの抵抗状態を高速に読み出すためには、できる限り低抵抗状態の抵抗値を低くすることが好ましい。しかし２０〜５０μＡ，２Ｖの条件で書き込んだ場合の抵抗値は４０〜１００ｋΩであるので、メモリの初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記抵抗値が適当と考えられる。但し、さらなる低電流記録を行う場合には、低抵抗状態の好ましい値は上昇する。
【００２５】
上部電極３０は、下部電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層２１と反応しない安定な材料が好ましい。
【００２６】
本実施の形態の記憶素子１では、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極３０を介して電圧パルスあるいは電流パルスを印加すると、記憶層２０の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００２７】
まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これによりイオン源層２１に含まれる金属元素がイオン化して抵抗変化層２２に拡散し、下部電極１０側で電子と結合して析出する。その結果，下部電極１０と記憶層２０の界面に金属状態に還元された低抵抗の金属元素のフィラメントが形成される。若しくは、イオン化した金属元素は、抵抗変化層２２中に留まり不純物準位を形成する。これにより抵抗変化層２２中に伝導パスが形成されて記憶層２０の抵抗値が低くなり、初期状態の抵抗値（高抵抗状態）よりも低い抵抗値（低抵抗状態）へ変化する。
【００２８】
その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要であるが、消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように記憶素子１に対して負電圧を印加する。これにより、記憶層２０内に形成されていたフィラメントの金属元素がイオン化し、イオン源層２１に溶解、若しくはＴｅ等と結合してＣｕ2Ｔｅ、ＣｕＴｅ等の化合物を形成する。これにより、金属元素によるフィラメントが消滅、または減少して抵抗値が高くなる。
【００２９】
その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００３０】
例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。なお、ここでは記憶素子を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。
【００３１】
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、抵抗変化層２２の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。抵抗変化層２２の抵抗値は、例えば、抵抗変化層２２の厚みや含まれる陰イオンの量などにより制御することが可能である。
【００３２】
本実施の形態では、抵抗変化層２２がＴｅを主成分とする化合物により形成されているため、その低抵抗化時にイオン源層２１から拡散した金属元素が抵抗変化層２２中で安定化して低抵抗状態を保持しやすくなる。また、Ｔｅは、電気陰性度の高い酸化物や共有結合であるシリコン化合物に比べて金属元素との結合力が弱く、抵抗変化層２２中に拡散した金属元素が消去電圧の印加によってイオン源層２１へ移動しやすいために消去特性が向上する。なお、電気陰性度はカルコゲナイド化合物では、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなるため、抵抗変化層２２中に酸素が少ないほど、かつ、電気陰性度の低いカルコゲナイドを用いるほど改善効果が高いと言える。
【００３３】
また、本実施の形態では、上述したように、イオン源層２１がＺｒ，Ａｌ，Ｇｅなどを含有することが好ましい。以下、その理由について説明する。
【００３４】
イオン源層２１中にＺｒが含まれている場合には、上述した銅（Ｃｕ）などの金属元素と共に、Ｚｒがイオン化元素として働き、ＺｒとＣｕなどの上述した金属元素との混在した伝導パスが形成される。Ｚｒは、書き込み動作時にカソード電極上で還元されると共に、書き込み後の低抵抗状態では金属状態のフィラメントを形成すると考えられる。Ｚｒが還元された金属フィラメントは、Ｓ，ＳｅおよびＴｅのカルコゲン元素を含むイオン源層２１中において比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、Ｃｕなどの上述した金属元素単独の伝導パスの場合よりも低抵抗状態を保持しやすい。例えばＣｕは書き込み動作によって金属フィラメントとして形成される。但し、金属状態のＣｕはカルコゲン元素を含むイオン源層２１中において溶解しやすく、書き込み電圧パルスが印加されていない状態（データ保持状態）では、再びイオン化し高抵抗状態へと遷移してしまう。そのため十分なデータ保持性能が得られない。一方、Ｚｒと適量のＣｕを組み合わせることは、非晶質化を促進すると共に、イオン源層２１の微細構造を均一に保つため、抵抗値の保持性能の向上に寄与する。
【００３５】
また、消去時の高抵抗状態の保持に関しても、Ｚｒを含んでいる場合、例えばＺｒの伝導パスが形成され、再びイオン源層２１中にイオンとして溶解している場合には、Ｚｒは少なくともＣｕよりもイオン移動度が低いので温度が上昇しても、あるいは長期間の放置でも動きづらい。そのためカソード極上で金属状態での析出が起こりにくく、室温よりも高温状態で保持した場合や長時間にわたり保持した場合でも高抵抗状態を維持する。
【００３６】
更に、イオン源層２１にＡｌが含まれている場合には、消去動作により上部電極が負の電位にバイアスされた場合、固体電解質的に振舞うイオン源層２１とアノード極の界面において安定な酸化膜を形成することにより高抵抗状態（消去状態）を安定化する。加えて、抵抗変化層の自己再生の観点から繰り返し回数の増加にも寄与する。なお、Ａｌの他に同様の働きを示すＧｅなどを含んでもよい。
【００３７】
このように、イオン源層２１にＺｒ，Ａｌ，Ｇｅなどが含まれている場合には、従来の記憶素子に比して広範囲の抵抗値保持性能、書き込み・消去の高速動作性能が向上すると共に繰り返し回数が増加する。更に、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。なお、高抵抗から低抵抗へと変化させる際の書き込み電流を変更して析出する原子の量を調整することによっても中間的な状態を作り出すことが可能である。
【００３８】
ところで、このような電圧を印加する書き込み・消去動作特性と、抵抗値の保持特性と、繰り返し動作回数といったメモリ動作上の重要な諸特性は、Ｚｒ，ＣｕおよびＡｌ、更にはＧｅの添加量によって異なる。
【００３９】
例えば、Ｚｒはその含有量が多過ぎると、イオン源層２１の抵抗値が下がり過ぎてイオン源層２１に有効な電圧が印加できない、若しくはカルコゲナイド層中にＺｒを溶解することが困難となる。そのため、特に消去がしづらくなり、Ｚｒ添加量に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、Ｚｒ添加量が少な過ぎると、前述のような広範囲の抵抗値の保持特性を向上させる効果が少なくなる。従って、イオン源層２１中のＺｒの含有量は７．５以上であることが好ましく、更に好ましくは２６原子％以下である。
【００４０】
また、Ｃｕは適量をイオン源層２１に添加した場合、非晶質化を促進するものの、多過ぎると金属状態のＣｕはカルコゲン元素を含むイオン源層２１中での安定性が十分でないことから書き込み保持特性が悪化したり、書き込み動作の高速性に悪影響が見られる。その一方で、ＺｒとＣｕの組み合わせは、非晶質を形成しやすく、イオン源層２１の微細構造を均一に保つという効果を有する。これにより、繰り返し動作によるイオン源層２１中の材料成分の不均一化を防ぐため、繰り返し回数が増加すると共に保持特性も向上する。上述した範囲内で十分にＺｒ量を含有している場合は、Ｃｕの伝導パスがイオン源層２１中に再溶解したとしても、金属ジルコニウム（Ｚｒ）による伝導パスが残存していると考えられるため書き込み保持特性への影響はみられない。また、おそらくは乖離してイオン化した状態の陽イオンと陰イオンの電荷量の当量関係が守られていればよいため、Ｃｕの好ましい添加量は、イオンの電荷の当量比が、
｛（Ｚｒ最大イオン価数×モル数または原子％）＋（Ｃｕイオン価数×モル数または原子％）｝／（カルコゲン元素のイオン価数×モル数または原子％) ＝０．５〜１．５
の範囲内であればよいと考えられる。
【００４１】
但し、記憶素子１の特性は実質的にはＺｒとＴｅの組成比に依存している。そのため、ＺｒとＴｅの組成比は、
Ｚｒ組成比（原子％）／Ｔｅ組成比（原子％）＝０．２〜０．７４
の範囲にあることが望ましい。これについては必ずしも明らかではないが、Ｚｒに比べてＣｕの乖離度が低いこと、イオン源層２１の抵抗値がＺｒとＴｅの組成比によって決まることから、上記の範囲にある場合に限り好適な抵抗値が得られるため、記憶素子１に印加したバイアス電圧が抵抗変化層２２の部分に有効に印加されることによると考えられる。
【００４２】
上記の範囲からずれる場合、例えば、当量比が大き過ぎる場合は、陽イオンと陰イオンの釣り合いが取れずに、存在する金属元素のうち、イオン化しない元素の量が増大する。そのために消去動作の際に書き込み動作で生じた伝導パスが効率的に除去されにくいと考えられる。同様に、当量比が小さ過ぎて陰イオン元素が過剰に存在する場合には、書き込み動作で生じた金属状態の伝導パスが金属状態で存在しづらくなるために、書き込み状態の保持性能が低下すると考えられる。
【００４３】
また、Ａｌの含有量が多過ぎると、Ａｌイオンの移動が生じやすくなり、Ａｌイオンの還元によって書き込み状態が作られてしまう。Ａｌはカルコゲナイドの固体電解質中で金属状態の安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。一方、Ａｌ量が少な過ぎると、消去動作そのものや高抵抗領域の保持特性を向上させる効果が低くなり、繰り返し回数が減少する。従って、イオン源層２１中のＡｌの含有量は３０原子％以上であることが好ましく、更に好ましくは５０原子％以下である。
【００４４】
Ｇｅは必ずしも含まれていなくともよいが、Ｇｅ含有量が多過ぎる場合には書き込み保持特性が劣化することから、Ｇｅを添加する場合の含有量は１５原子％以下であることが好ましい。
【００４５】
また、Ｚｒの他に上述した遷移金属元素、特にＨｆ，Ｍｏ，Ｗ，Ｎｂ，Ｔａ，Ｐｔ，Ｃｒ，ＭｎおよびＦｅを用いることにより、イオン源層２１の微細構造を安定化し、フィラメントの保持、即ち抵抗変化層２２の低抵抗化を保持特性が改善する。
【００４６】
以下、本実施の形態の記憶素子１０の製造方法について説明する。
【００４７】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＴｉＮよりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。続いて、抵抗変化層２２、イオン源層２１および上電極３０までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は５０−３００ｎｍφである。合金膜は構成元素のターゲットを用いて同時成膜する。
【００４８】
上部電極３０まで成膜したのち、上部電極３０に接続する配線層（図示せず）を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜にポストアニール処理を施す。以上により図１に示した記憶素子１が完成する。
【００４９】
この記憶素子１では、上述のように上部電極３０および下部電極１０にそれぞれ正電位または負電位になるように電圧を印加することによって、下部電極１０と抵抗変化層２２の界面に伝導パスが形成される。これにより抵抗変化層２２の抵抗値が低くなり、書き込みが行われる。次に、上部電極３０および下部電極１０の各々に書き込み時とは逆極性の電圧を印加する。これにより抵抗変化層２２内に形成された伝導パスの金属元素が再びイオン化してイオン源層２１に溶解することによって抵抗変化層２２の抵抗値が上昇し、消去が行われる。
【００５０】
抵抗変化メモリの大容量化、即ち、記憶素子１を微細化するためには、動作電流値を抑えることが重要である。具体的には、駆動用トランジスタやダイオードの耐性から少なくとも１００μＡ以下とする必要がある。
【００５１】
抵抗変化メモリを低抵抗状態（書き込み状態）にスイッチさせる際の電流値は、トランジスタの駆動電流値を変更することによって制御することができる。即ち、トランジスタの駆動電流値を小さくすることによって抵抗変化メモリを低抵抗状態にする電流値が抑えられる。但し、書き込み時に形成される伝導パス（フィラメント）は、動作電流値を小さくするにつれて細くなる。細い金属フィラメントは大電流で書き込んだ際に形成される金属フィラメントと比較して不安定になる。
【００５２】
また、抵抗変化メモリを高抵抗状態（消去状態）にスイッチさせる際の電流値を抑える場合には、書き込み時と同様にトランジスタの駆動電流値を小さくすればよい。但し、トランジスタの駆動電圧が小さいと、抵抗変化メモリでは発熱が小さくなると共に、電圧がトランジスタや抵抗変化メモリの無駄な個所へ分圧される影響が顕在化し、動作マージンが急激に劣化する。
【００５３】
図２は、書き込み時における記憶素子１の記憶層２０内を模式的に表したものである。記憶層２０内には上述したようにフィラメントＦが形成されている。より詳細には、図９に示したようにフィラメントＦは、イオン源層２１と抵抗変化層２２との界面から抵抗変化層２２と下部電極１０との界面にかけて形成されていると考えられる。ナノ秒単位で印加された電圧パルスでは、イオン源層からの金属イオンの拡散によって抵抗変化層２２内に形成されるフィラメントＦは抵抗変化層２２を貫きはしても、フィラメント径および密度が安定化するまでには至らない。このため、ナノ秒単位の電圧で形成されたフィラメントＦの状態には電流値の大きさによる差はほとんどないと考えられる。フィラメントＦは合金が主成分であるため、イオン源層の抵抗率よりもその抵抗率は小さくなる。そのため、フィラメントＦの形成が進行すると、フィラメントＦそのものには電圧がかかりづらくなるため、主にフィラメントＦとイオン源層との界面付近で形成反応が進行すると考えられる。
【００５４】
一方、消去時にはフィラメントＦの形成反応が進行している場であるフィラメントＦとイオン源層２１との界面付近の反応領域Ｓに電圧を印加することにより、効率的にフィラメントが溶解される。これにより、抵抗変化層２２の抵抗値を回復することができると考えられる。しかし、フィラメントＦとイオン源層２１との抵抗率の差が小さい場合には、反応領域Ｓ以外の安定なフィラメントＦに電圧が印加、即ち分圧されてしまう。このため、消去特性が低下し、抵抗変化メモリの繰り返し特性が低下する。また、フィラメントＦの抵抗が高すぎる場合にも、イオン源層２１の抵抗値とフィラメントＦの抵抗値の比が重要となる。なお、これは２層以上の構造をもった抵抗変化型メモリについても同様である。
【００５５】
本実施の形態の記憶素子１では、イオン源層２１の抵抗率を、形成されるフィラメントの抵抗率よりも高く、具体的には２．８ｍΩｃｍ以上とした。また、上限としてイオン源層２１への分圧がかかりすぎない程度、具体的には１Ωｃｍ未満とした。これによりイオン源層２１と抵抗変化層２２との界面、即ち、フィラメントの形成反応が進行している領域（反応領域Ｓ）に効率よく電圧を印加し、フィラメントを溶解することが可能となる。
【００５６】
以上のように本実施の形態の記憶素子１では、イオン源層の抵抗率を２．８ｍΩｃｍ以上１Ωｃｍ以下としたので、イオン源層２１と下部電極との間、即ち抵抗変化層２１中に形成されたフィラメントのうち、形成反応が進行しているイオン源層２１と抵抗変化層２２との界面に効率よく電圧を印加することが可能となる。これにより、低電圧においてもフィラメントを効率よく溶解し、抵抗変化層２２の抵抗値を回復することが可能となる。即ち、繰り返し特性が向上する。
【００５７】
また、イオン源層２１に遷移金属、特にジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），Ｍｏ，Ｗ，ニオブ（Ｎｂ），Ｔａ，白金（Ｐｔ），Ｃｒ，マンガン（Ｍｎ）および鉄（Ｆｅ）を２種以上用いることによりイオン源層２１が安定化する。これにより、書き込み時に形成される金属フィラメントのイオン源層２１への拡散が抑制され、データの保持特性が向上する。また、上記遷移金属を組み合わせることにより、イオン源層２１の抵抗率を容易に調整することが可能となる。
【００５８】
［記憶装置］
上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
【００５９】
図３および図４は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ）の一例を表したものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。
【００６０】
各記憶素子１は、抵抗変化層２２、イオン源層２１および上部電極３０の各層を共有している。すなわち、抵抗変化層２２、イオン源層２１および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。
【００６１】
一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。
【００６２】
ＭＯＳトランジスタＴｒは、基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。
【００６３】
このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。
【００６４】
本実施の形態の記憶装置では、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ、電気的に消去が可能なＥＥＰＲＯＭ、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
【００６５】
［第２の実施の形態］
図５は本発明の第２の実施の形態に係る記憶素子２の断面構成図である。上記第１の実施の形態と同一構成部分については同一符号を付してその説明は省略する。記憶素子２は、下部電極１０（第１電極）、記憶層６０および上部電極３０（第２電極）をこの順に有し、記憶層６０が上部電極３０側からイオン源層６１，中間層６３，抵抗変化層６２の順に積層された３層構造を有する点が第１の実施の形態と異なる。
【００６６】
イオン源層６１は、上述したイオン源層２１と同様の構成、即ち、アルミニウム（Ａｌ）イオンおよびカルコゲン元素と共に、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ）およびタングステン（Ｗ）からなる遷移金属の群のうちの少なくとも１種を含んでいる。また、抵抗変化層６２も同様に、上述した抵抗変化層２２と同様の構成、即ち、Ｇｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物もしくは窒化物が挙げられる。
【００６７】
中間層６３は、上記第１の実施の形態の抵抗変化層２２と同様に、イオン源層６１と接していても安定である絶縁体あるいは半導体により構成され、抵抗率は抵抗変化層６２よりも低い。中間層６３の材料としては、例えば、アルミニウム（Ａｌ）と共に、陰イオン成分として挙動するＴｅを主成分とする化合物から構成されている。このような化合物としては、例えばＡｌＴｅ，ＭｇＴｅまたはＺｎＴｅなどが挙げられる。このＴｅを含有する化合物の組成は、例えばＡｌＴｅではＡｌの含有量は２０原子％以上６０原子％以下であることが好ましい。また、陰イオン成分としては、Ｔｅの他に硫黄（Ｓ）あるいはセレン（Ｓｅ）等のカルコゲン元素を含んでいてもよい。なお、ＡｌＴｅによって構成した際の中間層６３のバンドギャップは２．５ｅＶであり、例えばＡｌＯｘからなる抵抗変化層６２のバンドギャップは８ｅＶ〜９ｅＶである。また、本実施の形態の中間層６３は絶縁膜として機能するものであって、抵抗変化層６２と合わせて１つの抵抗変化層として考えることも可能である。
【００６８】
中間層６３におけるカルコゲン元素含有量に対するアルミニウム含有量の比（アルミニウム濃度）は、イオン供給層２１Ｂにおけるカルコゲン元素含有量に対するアルミニウム含有量の比（アルミニウム濃度）よりも小さいことが好ましい。中間層６３中のアルミニウム（Ａｌ）はイオン源層６１との濃度勾配による拡散によりもたらされると考えられるので、例えばＡｌ２Ｔｅ３の化学量論的組成よりも少なくなると考えられる。そのため、中間層６３中のアルミニウム（Ａｌ）のほとんどはイオン状態で存在していると考えられ、印加した電位が効果的にイオン駆動に用いられることにより、上述した保持特性の向上や低電流での不揮発メモリ動作に結びつくことが可能となる。
【００６９】
本実施の形態の記憶素子２における作用および効果は、第１の実施の形態の記憶素子１の作用および効果と同様であるが、中間層６３を設けることにより良好な繰り返し耐久性を保持したまま保持特性が向上する等の効果を奏する。また、低電流での安定した動作が可能となると考えられる。
【００７０】
［実施例］
以下、本発明の具体的な実施例について説明する。
【００７１】
（実施例１）
上記実施の形態と同様にして図１および図５に示した記憶素子１，２を作製した。まず、下地にトランジスタを組み込んだＴｉＮよりなる下部電極１０をアルゴンプラズマによるクリーニングおよびプラズマ酸化をしたのち、下部電極１０上にスパッタリング装置を用いて記録層２０，４０および上部電極３０を形成した。電極径は１５０ｎｍφとした。また、合金からなる層は、構成元素のターゲットを用いて同時に成膜した。続いて、上部電極３０の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与えるための外部回路接続用のコンタクト部分に接続されるように厚さ２００ｎｍの配線層（Ａｌ層）を形成した。そののち、ポストアニール処理として真空熱処理炉において、２時間、３２０℃の加熱処理を施した。このようにして、図３および図４に示したメモリセルアレイを作製して組成および膜厚の異なる実験例１−１〜１−９とした。これら実験例１−１〜１−９において、上部電極４に接続された上部配線をＶｄｄ／２の中間電位に接地し、選択するメモリセルのゲート電極即ちワード線ＷＬに電圧を印加してオン状態にし、トランジスタＴｒのソース／ドレイン１３のうち、記憶素子１０に接続されていない方に接続されている電極、即ちビット線ＢＬに、パルス幅、書き込み１０ｎｓ／消去１０ｎｓ、書き込み時印加電圧を３．０Ｖを印加する「書き込み動作」をメモリセルアレイ中の１０素子ｘ２列で合計２０素子に対して行い、その後に抵抗値を読み出した。次いで、ゲート電極（書き込み時３〜３．５Ｖ、消去時１．６〜２Ｖ）を印加してオン状態にして上部電極と下部電極に電圧を「書き込み」とは逆の電圧を印加し、「消去動作」を行い、消去状態の抵抗値を読み出した。この書き込みおよび消去動作をメモリセルアレイに対して繰り返して行い、繰り返し動作特性を評価した。これらの結果を図６，７に示す。なお、本実施例で用いたメモリセルアレイは１トランジスタ１素子（１Ｔ１Ｒ）構造であり、トランジスタサイズはＷ／Ｌ＝０．３６／２．０μｍである。また、３．５Ｖのゲート電圧を印加した際に素子がショートしても最大で７５μｍ程度しか流れない。但し、実験例１−１に用いたトランジスタのみ大電流駆動が可能となっている。また、ＴｉＮのプラズマ酸化では電極材料のＴｉとＴｅが反応を起こさないように行ったがＴｉＮが必須の要件ではなく、前述の電極材料であれば今回の特性には寄与しない。
【００７２】
実験例１−１〜１−９における「下部電極／抵抗変化層／中間層／イオン源層／上部電極」の組成，各膜厚およびイオン源層２１（４２）の抵抗値は以下のとおりである。なお、中間層に記載の数値は比である。また、イオン源層２１（４１）の抵抗率はシート抵抗から測定したものである。なお、実験例１−３は中間層を設けていない。また、実験例１−３のみ下部電極上にＡｌを設け、これをプラズマ酸化しているが、その他の実験例１−１，１−２，１−４〜１−９との差は特にない。
（実験例１−１）ＴｉＮ／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ２８Ａｌ３７Ｚｒ１５Ｃｕ１５Ｇｅ５原子％（４５ｎｍ）／Ｗ；１．３２ｍΩｃｍ
（実験例１−２）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ３４Ａｌ２７Ｚｒ１６．５Ｃｕ１６．５Ｇｅ６原子％（４５ｎｍ）／Ｗ；２．０４ｍΩｃｍ
（実験例１−３）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ３１Ａｌ３７Ｚｒ１３Ｃｕ１３Ｇｅ６原子％（４５ｎｍ）／Ｗ（５０ｎｍ）；２．８８ｍΩｃｍ
（実験例１−４）ＴｉＮ電極／Ａｌ（１ｎｍ）プラズマ酸化／Ｔｅ３１Ａｌ３７Ｚｒ１３Ｃｕ１３Ｇｅ６原子％（４５ｎｍ）／Ｗ（５０ｎｍ）；２．８８ｍΩｃｍ
（実験例１−５）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ３５Ａｌ３７Ｚｒ１１Ｃｕ１１Ｇｅ６原子％（４５ｎｍ）／Ｗ；６．４３ｍΩｃｍ
（実験例１−６）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ４０．５Ａｌ２７Ｚｒ１２．５Ｃｕ１２．５Ｇｅ７．５原子％（４５ｎｍ）／Ｗ；１５．７２ｍΩｃｍ
（実験例１−７）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１３Ｍｏ１３Ｔｅ３３Ａｌ４１原子％（４５ｎｍ）／Ｚｒ（５０ｎｍ）；１５．５ｍΩｃｍ
（実験例１−８）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ４５．６Ａｌ３２．６Ｚｒ１０．９Ｃｕ１０．９原子％（４５ｎｍ）／Ｗ；４４．６ｍΩｃｍ
（実験例１−９）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１３Ｍｎ１３Ｔｅ３３Ａｌ４１原子％（４５ｎｍ）／Ｚｒ（５０ｎｍ）；１２７ｍΩｃｍ
【００７３】
実験例１−１ではまず、書き込み電流を５０μＡ、消去電流を２５０μＡ（高電流）として繰り返し動作を測定した。その結果が図６（Ａ−１）である。この図からわかるように１０6回まで十分な繰り返し特性が保持されていることがわかる。これに対し、消去電流を７５μｍＡ（低電流）として繰り返し動作を測定した場合には、実験例１−１（図６（Ａ−２））および実験例１−２（図６（Ｂ））ともに１０3回程度で繰り返しが困難または不可能となった。
【００７４】
これに対し、実験例１−３〜１−８では消去電流７５μｍＡでも十分繰り返し特性が得られている。但し、実験例１−６〜１−８は実験例１−３〜１−５と比較して抵抗率を高めに設定しているため、イオン源層６１に分圧がかかり最適値からずれている可能性があるが問題なく動作している。これは、イオン源層６１中から金属フィラメントとイオン源層６１の界面付近に可動イオンが集合することによって適した抵抗率に自動的に変化するためと考えられる。また、イオン源層の抵抗率を１２７ｍΩｃｍとした実験例１−９では約１０4回で、３．５Ｖでの書き込みが難しくなったが、イオン源層２１は抵抗変化層２２よりも厚いことが望ましいため、抵抗変化層を薄くすることによって解決することができる。但し、イオン源層は、書き込み時におけるＣｕイオンの供給不足とならない膜厚の限界が５ｎｍ程度である。このため、イオン源層２１の抵抗値の上限としては１Ωｃｍ未満であることが望ましいと考えられる。以上のことから、低電流において抵抗変化型メモリを正常に動作させるためには、イオン源層２１（６１）の抵抗率の下限が重要であるといえる。なお、実施例１−３（図６（Ｃ））と実施例１−４（図７（Ａ））とを比較すると、実施例１−４は実施例１−３よりも繰り返し特性が優れていることから、中間層６３を設けることにより、繰り返し特性がより向上することがわかる。
【００７５】
（実施例２）
上記実施例１と同様の方法を用いて実験例２−１〜２−４を作製し、書き込み保持特性を評価した。また、上記実験例１−３および実験例１−４についても同様の評価を行った。その結果を図８に示す。また、実験例２−３および実験例２−４については繰り返し特性も評価した。その結果を図９に示す。なお、図８に示した特性図の縦軸は、トランジスタ電流を１〜２００μＡ、電圧パルス時間幅を１ｎｓ〜１０ｍｓで書き込みを行った直後の抵抗変化層２２の抵抗値であり、横軸は、書き込み後１３０℃のオーブン中に１時間保持し、高温加速保持試験を行ったのちの抵抗値である。
【００７６】
実験例２−１〜２−４における「下部電極／抵抗変化層／中間層／イオン源層／上部電極」の組成，各膜厚およびイオン源層２１（６１）の抵抗値は以下のとおりである。なお、抵抗変化層に記載の数値は比である。また、イオン源層２１（６１）の抵抗率はシート抵抗から測定したものである。
（実験例２−１）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ３１Ａｌ３７Ｚｒ１３Ｃｕ１３Ｇｅ６原子％＋Ｗ５％（４５ｎｍ）／Ｗ（５０ｎｍ）
（実験例２−２）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ３１Ａｌ３７Ｚｒ１３Ｃｕ１３Ｇｅ６原子％＋Ｔａ５％（４５ｎｍ）／Ｗ（５０ｎｍ）
（実験例２−３）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１３Ｚｒ７Ｍｏ６Ｔｅ３３Ａｌ４１原子％（４５ｎｍ）／Ｚr（５０ｎ）；６ｍΩｃｍ
（実験例２−４）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１３Ｚｒ７Ｍｏ６Ｔｅ３３Ａｌ４１原子％（２３ｎｍ）／Ｚｒ（５０ｎｍ）；６ｍΩｃｍ
【００７７】
イオン源層２１（６１）に２種類以上の高融点の遷移金属を添加した実施例２−１〜２−４では、実験例１−３および実験例１−４と比較して、書き込み保持特性が向上している。これは、複数の遷移金属元素を添加したことによって互いにイオン源層２１（６１）の構造を補い、さらに強固な構造へと変化したためと考えられる。更に、抵抗率は遷移金属元素ごとに異なるため、複数の遷移金属元素を組み合わせることにより、イオン源層２１（６１）の抵抗率を調整することが容易となる。また、実験例２−４のようにイオン源層２１の膜厚を薄くしてもデータ保持特性および繰り返し特性共に特性は維持されている。
【００７８】
（実施例３）
実施例３では、イオン源層２１に含まれる金属元素のうち、実施例１，２で用いたＺｒの代わりにＨｆを用いて繰り返し特性および書き込み保持特性を評価した。その結果を図１０に示す。なお、上記特性試験は実施例１および実施例２と同様に条件を用いて行った。
【００７９】
実験例３−１〜３−４における「下部電極／抵抗変化層／中間層／イオン源層／上部電極」の組成，各膜厚およびイオン源層２１（６２）の抵抗値は以下のとおりである。なお、中間層に記載の数値は比である。また、イオン源層２１（４１）の抵抗率はシート抵抗から測定したものである。
（実験例３−１）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１３Ｈｆ１３Ｔｅ３３Ａｌ４１ 原子％（４５ｎｍ）／Ｈｆ（５０ｎｍ）；０．７３ｍΩｃｍ
（実験例３−２）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１３Ｈｆ７Ｗ６Ｔｅ３３Ａｌ４１原子％（４５ｎｍ）／Ｈｆ（５０ｎｍ）
（実験例３−３）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１４Ｈｆ７．５Ｍｏ２．５Ｔｅ３５Ａｌ４１原子％（４５ｎｍ）／Ｈｆ（５０ｎｍ）；８．５ｍΩｃｍ
（実験例３−４）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１４Ｈｆ７．５Ｍｏ２．５Ｔｅ３５Ａｌ４１原子％（２０ｎｍ）／Ｈｆ（５０ｎｍ）；８．５ｍΩｃｍ
【００８０】
図１０からイオン源層２１の金属元素をＺｒからＨｆに置き換えても十分な繰り返し特性およびデータ保持特性が得られた。また、実験例３−２，３−３のようにイオン源層２１に複数の遷移金属元素を添加することにより実験例３−１よりも良好なデータ保持特性および繰り返し特性が得られた。また、実験例３−４のようにイオン源層２１の膜厚を薄くしても十分な特性が得られた。以上のことから、上記第１の実施の形態に記載した議論は、イオン源層２１がＺｒを含まない組成であっても適用可能であるといえる。
【００８１】
以上、第１，第２の実施の形態および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変形することが可能である。
【００８２】
例えば、上記実施の形態および実施例では、記憶素子１，２およびメモリセルアレイの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【００８３】
更に、例えば、上記実施の形態および実施例において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２１，６１には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばＴｉ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗを添加してもよい。また、Ｃｕ，Ａｇまたは亜鉛Ｚｎ以外にも、ニッケル（Ｎｉ）などを添加してもよい。
【符号の説明】
【００８４】
１，２…記憶素子、１０…下部電極、２０，６０…記憶層、２１，６１…イオン源層、２２，６２…抵抗変化層、６３…中間層、３０…上部電極、４１…半導体基板、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部
【技術分野】
【０００１】
本発明は、イオン源層および抵抗変化層を含む記憶層の電気的特性の変化により情報を記憶する記憶素子および記憶装置に関する。
【背景技術】
【０００２】
データストレージ用の半導体不揮発性メモリとしてＮＯＲ型あるいはＮＡＮＤ型のフラッシュメモリが一般的に用いられている。しかし、これら半導体不揮発性メモリでは、書き込みおよび消去に大電圧が必要なこと、フローティングゲートに注入する電子の数が限られることから微細化の限界が指摘されている。
【０００３】
現在、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）などの抵抗変化型メモリが、微細化の限界を超えることが可能な次世代不揮発性メモリとして提案されている（例えば、特許文献１，非特許文献１参照）。これらのメモリは、２つの電極間に抵抗変化層を備えた単純な構造を有している。また、特許文献１のメモリでは抵抗変化層の代わりに、第１電極と第２電極との間にイオン源層および酸化膜（記憶用薄膜）を備えている。これら抵抗変化型メモリでは、原子またはイオンが熱や電界によって移動し伝導パスが形成されることにより抵抗値が変化すると考えられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１９６５３７号公報
【特許文献２】特開２００９−４３７５７号公報
【非特許文献】
【０００５】
【非特許文献１】Ｗａｓｅｒ他，Advanced Material，21，ｐ２９３２（２００９）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この抵抗変化型の不揮発性メモリを先端の半導体プロセスによって大容量化するためには、低電圧化および低電流化が望まれる。駆動トランジスタを微細化するほどに、その駆動電流および電圧が低下していくためである。即ち、微細化された抵抗変化型の不揮発性メモリを実現するためには、メモリは微細化されたトランジスタで駆動できるような性能を有しなければならない。また、低電流動作のためには、低電流且つ高速（ナノ秒オーダーの短パルス）で書き換えた抵抗状態（データ）の保持および低電圧または低電流パルスによる抵抗値の回復が必要である。
【０００７】
しかしながら、従来用いられている抵抗変化型メモリの素子を微細化した場合には、低電圧または低電流パルスの印加による抵抗変化層の抵抗値の回復は不十分となり、繰り返し特性が低下するという問題があった。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、低電圧および低電流動作時における繰り返し特性の向上した記憶素子および記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、第１電極側に設けられた抵抗変化層と、第２電極側に設けられると共に、２．８ｍΩｃｍ以上１Ωｃｍ未満の抵抗率を有するイオン源層とを備えたものである。
【００１０】
本発明の記憶装置は、第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、記憶素子として本発明の記憶素子を用いたものである。
【００１１】
本発明の記憶素子（記憶装置）では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素がイオン化して抵抗変化層中に拡散し、第１電極で電子と結合して析出し、あるいは抵抗変化層中に留まり不純物準位を形成する。これにより記憶層内に金属元素を含む低抵抗部（伝導パス）が形成され、抵抗変化層の抵抗が低くなる（記録状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電流パルスが印加されると、第１電極に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。
【００１２】
ここでは、イオン源層の抵抗率を２．８ｍΩｃｍ以上１Ωｃｍ未満とすることにより、低電圧または低電流パルスの印加による伝導パスを構成する金属元素のイオン化が改善され、抵抗変化層の抵抗値が回復する。
【発明の効果】
【００１３】
本発明の記憶素子または記憶装置によれば、イオン源層の抵抗率を２．８ｍΩｃｍ以上１Ωｃｍ未満とするようにしたので、低電圧または低電流パルスを印加した際の記録状態から消去状態への抵抗変化層の抵抗値の回復が改善される。即ち、繰り返し特性が向上する。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態に係る記憶素子の構成を表す断面図である。
【図２】図１に示した記憶素子の抵抗変化を説明する模式図である。
【図３】図１の記憶素子を用いたメモリセルアレイの構成を表す断面図である。
【図４】同じくメモリセルアレイの平面図である。
【図５】本発明の第２の実施の形態に係る記憶素子の構成を表す断面図である。
【図６】実施例１に係る繰り返し特性を表す図である。
【図７】同じく実施例１に係る繰り返し特性を表す図である。
【図８】実施例２に係るデータ保持特性を表す図である。
【図９】同じく実施例２に係る繰り返し特性を表す図である。
【図１０】実施例３に係る繰り返し特性およびデータ保持特性を表す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、以下の順に図面を参照しつつ説明する。
［第１の実施の形態］
（１）記憶素子（イオン源層と抵抗変化層とからなる記憶層を有する記憶素子）
（２）記憶装置
［第２の実施の形態］
（イオン源層、中間層および抵抗変化層の３層からなる記憶層を有する記憶素子）
［実施例］
【００１６】
［第１の実施の形態］
（記憶素子）
図１は、本発明の第１の実施の形態に係る記憶素子１の断面構成図である。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）をこの順に有するものである。
【００１７】
下部電極１０は、例えば、後述（図２）のようにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成されたシリコン基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。下部電極１０がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１０の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。また、後述のイオン源層２１にＡｌが含まれている場合には、Ａｌよりもイオン化しにくい材料、例えばクロム（Ｃｒ），Ｗ，コバルト（Ｃｏ），Ｓｉ，金（Ａｕ），パラジウム（Ｐｄ），Ｍｏ，イリジウム（Ｉｒ），チタン（Ｔｉ）等の少なくとも１種を含んだ金属膜や、これらの酸化膜または窒化膜を用いることが好ましい。
【００１８】
記憶層２０はイオン源層２１および抵抗変化層２２により構成されている。イオン源層２１は、抵抗変化層２２に拡散する可動イオン（陽イオンおよび陰イオン）となる元素を含む。陽イオン化可能な元素としては、例えばＣｕ，Ａｌ，ゲルマニウム（Ｇｅ）および亜鉛（Ｚｎ）などの金属元素を１種あるいは２種以上を含む。また、陰イオン化するイオン導電材料としては、酸素（Ｏ）またはテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）等のカルコゲン元素を少なくとも１種以上含む。イオン源層２１は上部電極３０側にあり、ここでは上部電極３０に接して設けられている。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。
【００１９】
陽イオン化可能な金属元素は、書き込み動作時にカソード電極上で還元されて金属状態の伝導パス（フィラメント）を形成するため、上記カルコゲン元素が含まれるイオン源層２１中において金属状態で存在することが可能な化学的に安定な元素が好ましい。このような金属元素としては、上記金属元素のほかに、例えば周期律表上の第３族〜第１１族の遷移金属が挙げられる。これら元素のうちの１種あるいは２種以上を用いることができる。この他に、銀（Ａｇ）およびＳｉなどをイオン源層２１の添加元素として用いるようにしてもよい。また、上述した伝導パス（フィラメント）の安定化およびイオン源層２１の抵抗率の調整のために上記遷移金属の中でも特に、ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），Ｍｏ，Ｗ，ニオブ（Ｎｂ），Ｔａ，白金（Ｐｔ），Ｃｒ，マンガン（Ｍｎ）および鉄（Ｆｅ）を２種以上用いることが好ましい。
【００２０】
本実施の形態におけるイオン源層２１の抵抗率は、２．８ｍΩｃｍ以上１Ωｃｍ未満であることが望ましい。上述したように、記憶素子１では、書き込み時に形成されたフィラメントを溶解することによって、低抵抗化した抵抗変化層２２の抵抗値を回復してデータの消去を行う。このとき、イオン源層２１の抵抗率が小さいと消去電圧の印加時に適切な電圧印加が行われず、フィラメントの溶解が行われない虞がある。即ち、データの消去が行われなくなる。一方、イオン源層２１の抵抗値が高すぎると、書き込みができなくなる。以上のことからイオン源層２１の抵抗率は適切な範囲内、即ち、上記範囲内であることが望ましい。より低電流、例えば７５μＡ程度での安定した書き込みおよび消去を行うためには、好ましくは２．８ｍΩｃｍ以上１２７ｍΩｃｍ以下、より好ましくは２．８ｍΩｃｍ以上４４ｍΩｃｍ以下とする。これにより、データの消去を確実に行うことができる。
【００２１】
なお、イオン源層２１に後述する抵抗変化層２２に含まれるＴｅと反応しやすい金属元素（Ｍ）を用いてＴｅ／イオン源層（金属元素Ｍを含む）という積層構造にしておくと、成膜後の加熱処理により、ＭＴｅ／イオン源層２１という構造に安定化する。Ｔｅと反応しやすい元素としては、例えばＡｌやマグネシウム（Ｍｇ）等が挙げられる。
【００２２】
このようなイオン源層２１の具体的な材料としては、例えば、ＺｒＴｅＡｌ，ＴｉＴｅＡｌ，ＣｒＴｅＡｌ，ＷＴｅＡｌおよびＴａＴｅＡｌが挙げられる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ，さらにＧｅを添加したＣｕＺｒＴｅＡｌＧｅ，更に、添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅとしてもよい。あるいは、Ａｌの他にＭｇを用いたＺｒＴｅＭｇとしてもよい。イオン化する金属元素としては、Ｚｒの代わりに、Ｍｏ，Ｍｎ，Ｈｆなどの他の遷移金属元素を選択した場合でも同様な添加元素を用いることは可能であり、例えばＣｕＭｏＴｅＡｌ，ＣｕＭｎＴｅＡｌなどとすることも可能である。更に、イオン導電材料としては、Ｔｅ以外に硫黄（Ｓ）やセレン（Ｓｅ）、あるいはヨウ素（Ｉ）を用いてもよく、具体的にはＺｒＳＡｌ，ＺｒＳｅＡｌ，ＺｅＩＡｌ，ＣｕＧｅＴｅＡｌ等を用いてもよい。更に、ＴａあるいはＷ等を添加してもよい。
【００２３】
なお、イオン源層２１には、記憶層２０における高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、イオン源層２１にＺｒと共に添加することが好ましい。但し、Ｓｉ添加量が少な過ぎると膜剥がれ防止効果を期待できなくなるのに対し、多過ぎると良好なメモリ動作特性が得られない。このため、イオン源層２１中のＳｉの含有量は１０〜４５原子％程度の範囲内であることが好ましい。
【００２４】
抵抗変化層２２は下部電極１０側にあり、ここでは下部電極１０に接して設けられている。この抵抗変化層２２は電気伝導上のバリアとしての機能を有し、下部電極１０と上部電極３０との間に所定の電圧を印加した場合にその抵抗値は変化する。本実施の形態では、この抵抗変化層２２は、イオン源層２１と接していても安定である絶縁体あるいは半導体であればいずれの物質でも用いることができる。具体的には、Ｇｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ，ＧｅおよびＳｉなどの典型元素、Ｔａ，Ｈｆ，Ｚｒ，Ｎｂ，Ｃｒ，ＴｉおよびＣｕなどの遷移元素のうちの少なくとも１種を含む酸化物もしくは窒化物が挙げられる。また、抵抗変化層２２の初期抵抗値は１ＭΩ以上であることが好ましく、低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。微細化した抵抗変化型メモリの抵抗状態を高速に読み出すためには、できる限り低抵抗状態の抵抗値を低くすることが好ましい。しかし２０〜５０μＡ，２Ｖの条件で書き込んだ場合の抵抗値は４０〜１００ｋΩであるので、メモリの初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記抵抗値が適当と考えられる。但し、さらなる低電流記録を行う場合には、低抵抗状態の好ましい値は上昇する。
【００２５】
上部電極３０は、下部電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層２１と反応しない安定な材料が好ましい。
【００２６】
本実施の形態の記憶素子１では、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極３０を介して電圧パルスあるいは電流パルスを印加すると、記憶層２０の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００２７】
まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これによりイオン源層２１に含まれる金属元素がイオン化して抵抗変化層２２に拡散し、下部電極１０側で電子と結合して析出する。その結果，下部電極１０と記憶層２０の界面に金属状態に還元された低抵抗の金属元素のフィラメントが形成される。若しくは、イオン化した金属元素は、抵抗変化層２２中に留まり不純物準位を形成する。これにより抵抗変化層２２中に伝導パスが形成されて記憶層２０の抵抗値が低くなり、初期状態の抵抗値（高抵抗状態）よりも低い抵抗値（低抵抗状態）へ変化する。
【００２８】
その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要であるが、消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように記憶素子１に対して負電圧を印加する。これにより、記憶層２０内に形成されていたフィラメントの金属元素がイオン化し、イオン源層２１に溶解、若しくはＴｅ等と結合してＣｕ2Ｔｅ、ＣｕＴｅ等の化合物を形成する。これにより、金属元素によるフィラメントが消滅、または減少して抵抗値が高くなる。
【００２９】
その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００３０】
例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。なお、ここでは記憶素子を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。
【００３１】
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、抵抗変化層２２の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。抵抗変化層２２の抵抗値は、例えば、抵抗変化層２２の厚みや含まれる陰イオンの量などにより制御することが可能である。
【００３２】
本実施の形態では、抵抗変化層２２がＴｅを主成分とする化合物により形成されているため、その低抵抗化時にイオン源層２１から拡散した金属元素が抵抗変化層２２中で安定化して低抵抗状態を保持しやすくなる。また、Ｔｅは、電気陰性度の高い酸化物や共有結合であるシリコン化合物に比べて金属元素との結合力が弱く、抵抗変化層２２中に拡散した金属元素が消去電圧の印加によってイオン源層２１へ移動しやすいために消去特性が向上する。なお、電気陰性度はカルコゲナイド化合物では、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなるため、抵抗変化層２２中に酸素が少ないほど、かつ、電気陰性度の低いカルコゲナイドを用いるほど改善効果が高いと言える。
【００３３】
また、本実施の形態では、上述したように、イオン源層２１がＺｒ，Ａｌ，Ｇｅなどを含有することが好ましい。以下、その理由について説明する。
【００３４】
イオン源層２１中にＺｒが含まれている場合には、上述した銅（Ｃｕ）などの金属元素と共に、Ｚｒがイオン化元素として働き、ＺｒとＣｕなどの上述した金属元素との混在した伝導パスが形成される。Ｚｒは、書き込み動作時にカソード電極上で還元されると共に、書き込み後の低抵抗状態では金属状態のフィラメントを形成すると考えられる。Ｚｒが還元された金属フィラメントは、Ｓ，ＳｅおよびＴｅのカルコゲン元素を含むイオン源層２１中において比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、Ｃｕなどの上述した金属元素単独の伝導パスの場合よりも低抵抗状態を保持しやすい。例えばＣｕは書き込み動作によって金属フィラメントとして形成される。但し、金属状態のＣｕはカルコゲン元素を含むイオン源層２１中において溶解しやすく、書き込み電圧パルスが印加されていない状態（データ保持状態）では、再びイオン化し高抵抗状態へと遷移してしまう。そのため十分なデータ保持性能が得られない。一方、Ｚｒと適量のＣｕを組み合わせることは、非晶質化を促進すると共に、イオン源層２１の微細構造を均一に保つため、抵抗値の保持性能の向上に寄与する。
【００３５】
また、消去時の高抵抗状態の保持に関しても、Ｚｒを含んでいる場合、例えばＺｒの伝導パスが形成され、再びイオン源層２１中にイオンとして溶解している場合には、Ｚｒは少なくともＣｕよりもイオン移動度が低いので温度が上昇しても、あるいは長期間の放置でも動きづらい。そのためカソード極上で金属状態での析出が起こりにくく、室温よりも高温状態で保持した場合や長時間にわたり保持した場合でも高抵抗状態を維持する。
【００３６】
更に、イオン源層２１にＡｌが含まれている場合には、消去動作により上部電極が負の電位にバイアスされた場合、固体電解質的に振舞うイオン源層２１とアノード極の界面において安定な酸化膜を形成することにより高抵抗状態（消去状態）を安定化する。加えて、抵抗変化層の自己再生の観点から繰り返し回数の増加にも寄与する。なお、Ａｌの他に同様の働きを示すＧｅなどを含んでもよい。
【００３７】
このように、イオン源層２１にＺｒ，Ａｌ，Ｇｅなどが含まれている場合には、従来の記憶素子に比して広範囲の抵抗値保持性能、書き込み・消去の高速動作性能が向上すると共に繰り返し回数が増加する。更に、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。なお、高抵抗から低抵抗へと変化させる際の書き込み電流を変更して析出する原子の量を調整することによっても中間的な状態を作り出すことが可能である。
【００３８】
ところで、このような電圧を印加する書き込み・消去動作特性と、抵抗値の保持特性と、繰り返し動作回数といったメモリ動作上の重要な諸特性は、Ｚｒ，ＣｕおよびＡｌ、更にはＧｅの添加量によって異なる。
【００３９】
例えば、Ｚｒはその含有量が多過ぎると、イオン源層２１の抵抗値が下がり過ぎてイオン源層２１に有効な電圧が印加できない、若しくはカルコゲナイド層中にＺｒを溶解することが困難となる。そのため、特に消去がしづらくなり、Ｚｒ添加量に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、Ｚｒ添加量が少な過ぎると、前述のような広範囲の抵抗値の保持特性を向上させる効果が少なくなる。従って、イオン源層２１中のＺｒの含有量は７．５以上であることが好ましく、更に好ましくは２６原子％以下である。
【００４０】
また、Ｃｕは適量をイオン源層２１に添加した場合、非晶質化を促進するものの、多過ぎると金属状態のＣｕはカルコゲン元素を含むイオン源層２１中での安定性が十分でないことから書き込み保持特性が悪化したり、書き込み動作の高速性に悪影響が見られる。その一方で、ＺｒとＣｕの組み合わせは、非晶質を形成しやすく、イオン源層２１の微細構造を均一に保つという効果を有する。これにより、繰り返し動作によるイオン源層２１中の材料成分の不均一化を防ぐため、繰り返し回数が増加すると共に保持特性も向上する。上述した範囲内で十分にＺｒ量を含有している場合は、Ｃｕの伝導パスがイオン源層２１中に再溶解したとしても、金属ジルコニウム（Ｚｒ）による伝導パスが残存していると考えられるため書き込み保持特性への影響はみられない。また、おそらくは乖離してイオン化した状態の陽イオンと陰イオンの電荷量の当量関係が守られていればよいため、Ｃｕの好ましい添加量は、イオンの電荷の当量比が、
｛（Ｚｒ最大イオン価数×モル数または原子％）＋（Ｃｕイオン価数×モル数または原子％）｝／（カルコゲン元素のイオン価数×モル数または原子％) ＝０．５〜１．５
の範囲内であればよいと考えられる。
【００４１】
但し、記憶素子１の特性は実質的にはＺｒとＴｅの組成比に依存している。そのため、ＺｒとＴｅの組成比は、
Ｚｒ組成比（原子％）／Ｔｅ組成比（原子％）＝０．２〜０．７４
の範囲にあることが望ましい。これについては必ずしも明らかではないが、Ｚｒに比べてＣｕの乖離度が低いこと、イオン源層２１の抵抗値がＺｒとＴｅの組成比によって決まることから、上記の範囲にある場合に限り好適な抵抗値が得られるため、記憶素子１に印加したバイアス電圧が抵抗変化層２２の部分に有効に印加されることによると考えられる。
【００４２】
上記の範囲からずれる場合、例えば、当量比が大き過ぎる場合は、陽イオンと陰イオンの釣り合いが取れずに、存在する金属元素のうち、イオン化しない元素の量が増大する。そのために消去動作の際に書き込み動作で生じた伝導パスが効率的に除去されにくいと考えられる。同様に、当量比が小さ過ぎて陰イオン元素が過剰に存在する場合には、書き込み動作で生じた金属状態の伝導パスが金属状態で存在しづらくなるために、書き込み状態の保持性能が低下すると考えられる。
【００４３】
また、Ａｌの含有量が多過ぎると、Ａｌイオンの移動が生じやすくなり、Ａｌイオンの還元によって書き込み状態が作られてしまう。Ａｌはカルコゲナイドの固体電解質中で金属状態の安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。一方、Ａｌ量が少な過ぎると、消去動作そのものや高抵抗領域の保持特性を向上させる効果が低くなり、繰り返し回数が減少する。従って、イオン源層２１中のＡｌの含有量は３０原子％以上であることが好ましく、更に好ましくは５０原子％以下である。
【００４４】
Ｇｅは必ずしも含まれていなくともよいが、Ｇｅ含有量が多過ぎる場合には書き込み保持特性が劣化することから、Ｇｅを添加する場合の含有量は１５原子％以下であることが好ましい。
【００４５】
また、Ｚｒの他に上述した遷移金属元素、特にＨｆ，Ｍｏ，Ｗ，Ｎｂ，Ｔａ，Ｐｔ，Ｃｒ，ＭｎおよびＦｅを用いることにより、イオン源層２１の微細構造を安定化し、フィラメントの保持、即ち抵抗変化層２２の低抵抗化を保持特性が改善する。
【００４６】
以下、本実施の形態の記憶素子１０の製造方法について説明する。
【００４７】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＴｉＮよりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。続いて、抵抗変化層２２、イオン源層２１および上電極３０までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は５０−３００ｎｍφである。合金膜は構成元素のターゲットを用いて同時成膜する。
【００４８】
上部電極３０まで成膜したのち、上部電極３０に接続する配線層（図示せず）を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜にポストアニール処理を施す。以上により図１に示した記憶素子１が完成する。
【００４９】
この記憶素子１では、上述のように上部電極３０および下部電極１０にそれぞれ正電位または負電位になるように電圧を印加することによって、下部電極１０と抵抗変化層２２の界面に伝導パスが形成される。これにより抵抗変化層２２の抵抗値が低くなり、書き込みが行われる。次に、上部電極３０および下部電極１０の各々に書き込み時とは逆極性の電圧を印加する。これにより抵抗変化層２２内に形成された伝導パスの金属元素が再びイオン化してイオン源層２１に溶解することによって抵抗変化層２２の抵抗値が上昇し、消去が行われる。
【００５０】
抵抗変化メモリの大容量化、即ち、記憶素子１を微細化するためには、動作電流値を抑えることが重要である。具体的には、駆動用トランジスタやダイオードの耐性から少なくとも１００μＡ以下とする必要がある。
【００５１】
抵抗変化メモリを低抵抗状態（書き込み状態）にスイッチさせる際の電流値は、トランジスタの駆動電流値を変更することによって制御することができる。即ち、トランジスタの駆動電流値を小さくすることによって抵抗変化メモリを低抵抗状態にする電流値が抑えられる。但し、書き込み時に形成される伝導パス（フィラメント）は、動作電流値を小さくするにつれて細くなる。細い金属フィラメントは大電流で書き込んだ際に形成される金属フィラメントと比較して不安定になる。
【００５２】
また、抵抗変化メモリを高抵抗状態（消去状態）にスイッチさせる際の電流値を抑える場合には、書き込み時と同様にトランジスタの駆動電流値を小さくすればよい。但し、トランジスタの駆動電圧が小さいと、抵抗変化メモリでは発熱が小さくなると共に、電圧がトランジスタや抵抗変化メモリの無駄な個所へ分圧される影響が顕在化し、動作マージンが急激に劣化する。
【００５３】
図２は、書き込み時における記憶素子１の記憶層２０内を模式的に表したものである。記憶層２０内には上述したようにフィラメントＦが形成されている。より詳細には、図９に示したようにフィラメントＦは、イオン源層２１と抵抗変化層２２との界面から抵抗変化層２２と下部電極１０との界面にかけて形成されていると考えられる。ナノ秒単位で印加された電圧パルスでは、イオン源層からの金属イオンの拡散によって抵抗変化層２２内に形成されるフィラメントＦは抵抗変化層２２を貫きはしても、フィラメント径および密度が安定化するまでには至らない。このため、ナノ秒単位の電圧で形成されたフィラメントＦの状態には電流値の大きさによる差はほとんどないと考えられる。フィラメントＦは合金が主成分であるため、イオン源層の抵抗率よりもその抵抗率は小さくなる。そのため、フィラメントＦの形成が進行すると、フィラメントＦそのものには電圧がかかりづらくなるため、主にフィラメントＦとイオン源層との界面付近で形成反応が進行すると考えられる。
【００５４】
一方、消去時にはフィラメントＦの形成反応が進行している場であるフィラメントＦとイオン源層２１との界面付近の反応領域Ｓに電圧を印加することにより、効率的にフィラメントが溶解される。これにより、抵抗変化層２２の抵抗値を回復することができると考えられる。しかし、フィラメントＦとイオン源層２１との抵抗率の差が小さい場合には、反応領域Ｓ以外の安定なフィラメントＦに電圧が印加、即ち分圧されてしまう。このため、消去特性が低下し、抵抗変化メモリの繰り返し特性が低下する。また、フィラメントＦの抵抗が高すぎる場合にも、イオン源層２１の抵抗値とフィラメントＦの抵抗値の比が重要となる。なお、これは２層以上の構造をもった抵抗変化型メモリについても同様である。
【００５５】
本実施の形態の記憶素子１では、イオン源層２１の抵抗率を、形成されるフィラメントの抵抗率よりも高く、具体的には２．８ｍΩｃｍ以上とした。また、上限としてイオン源層２１への分圧がかかりすぎない程度、具体的には１Ωｃｍ未満とした。これによりイオン源層２１と抵抗変化層２２との界面、即ち、フィラメントの形成反応が進行している領域（反応領域Ｓ）に効率よく電圧を印加し、フィラメントを溶解することが可能となる。
【００５６】
以上のように本実施の形態の記憶素子１では、イオン源層の抵抗率を２．８ｍΩｃｍ以上１Ωｃｍ以下としたので、イオン源層２１と下部電極との間、即ち抵抗変化層２１中に形成されたフィラメントのうち、形成反応が進行しているイオン源層２１と抵抗変化層２２との界面に効率よく電圧を印加することが可能となる。これにより、低電圧においてもフィラメントを効率よく溶解し、抵抗変化層２２の抵抗値を回復することが可能となる。即ち、繰り返し特性が向上する。
【００５７】
また、イオン源層２１に遷移金属、特にジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），Ｍｏ，Ｗ，ニオブ（Ｎｂ），Ｔａ，白金（Ｐｔ），Ｃｒ，マンガン（Ｍｎ）および鉄（Ｆｅ）を２種以上用いることによりイオン源層２１が安定化する。これにより、書き込み時に形成される金属フィラメントのイオン源層２１への拡散が抑制され、データの保持特性が向上する。また、上記遷移金属を組み合わせることにより、イオン源層２１の抵抗率を容易に調整することが可能となる。
【００５８】
［記憶装置］
上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
【００５９】
図３および図４は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ）の一例を表したものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。
【００６０】
各記憶素子１は、抵抗変化層２２、イオン源層２１および上部電極３０の各層を共有している。すなわち、抵抗変化層２２、イオン源層２１および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。
【００６１】
一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。
【００６２】
ＭＯＳトランジスタＴｒは、基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。
【００６３】
このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。
【００６４】
本実施の形態の記憶装置では、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ、電気的に消去が可能なＥＥＰＲＯＭ、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
【００６５】
［第２の実施の形態］
図５は本発明の第２の実施の形態に係る記憶素子２の断面構成図である。上記第１の実施の形態と同一構成部分については同一符号を付してその説明は省略する。記憶素子２は、下部電極１０（第１電極）、記憶層６０および上部電極３０（第２電極）をこの順に有し、記憶層６０が上部電極３０側からイオン源層６１，中間層６３，抵抗変化層６２の順に積層された３層構造を有する点が第１の実施の形態と異なる。
【００６６】
イオン源層６１は、上述したイオン源層２１と同様の構成、即ち、アルミニウム（Ａｌ）イオンおよびカルコゲン元素と共に、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ）およびタングステン（Ｗ）からなる遷移金属の群のうちの少なくとも１種を含んでいる。また、抵抗変化層６２も同様に、上述した抵抗変化層２２と同様の構成、即ち、Ｇｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物もしくは窒化物が挙げられる。
【００６７】
中間層６３は、上記第１の実施の形態の抵抗変化層２２と同様に、イオン源層６１と接していても安定である絶縁体あるいは半導体により構成され、抵抗率は抵抗変化層６２よりも低い。中間層６３の材料としては、例えば、アルミニウム（Ａｌ）と共に、陰イオン成分として挙動するＴｅを主成分とする化合物から構成されている。このような化合物としては、例えばＡｌＴｅ，ＭｇＴｅまたはＺｎＴｅなどが挙げられる。このＴｅを含有する化合物の組成は、例えばＡｌＴｅではＡｌの含有量は２０原子％以上６０原子％以下であることが好ましい。また、陰イオン成分としては、Ｔｅの他に硫黄（Ｓ）あるいはセレン（Ｓｅ）等のカルコゲン元素を含んでいてもよい。なお、ＡｌＴｅによって構成した際の中間層６３のバンドギャップは２．５ｅＶであり、例えばＡｌＯｘからなる抵抗変化層６２のバンドギャップは８ｅＶ〜９ｅＶである。また、本実施の形態の中間層６３は絶縁膜として機能するものであって、抵抗変化層６２と合わせて１つの抵抗変化層として考えることも可能である。
【００６８】
中間層６３におけるカルコゲン元素含有量に対するアルミニウム含有量の比（アルミニウム濃度）は、イオン供給層２１Ｂにおけるカルコゲン元素含有量に対するアルミニウム含有量の比（アルミニウム濃度）よりも小さいことが好ましい。中間層６３中のアルミニウム（Ａｌ）はイオン源層６１との濃度勾配による拡散によりもたらされると考えられるので、例えばＡｌ２Ｔｅ３の化学量論的組成よりも少なくなると考えられる。そのため、中間層６３中のアルミニウム（Ａｌ）のほとんどはイオン状態で存在していると考えられ、印加した電位が効果的にイオン駆動に用いられることにより、上述した保持特性の向上や低電流での不揮発メモリ動作に結びつくことが可能となる。
【００６９】
本実施の形態の記憶素子２における作用および効果は、第１の実施の形態の記憶素子１の作用および効果と同様であるが、中間層６３を設けることにより良好な繰り返し耐久性を保持したまま保持特性が向上する等の効果を奏する。また、低電流での安定した動作が可能となると考えられる。
【００７０】
［実施例］
以下、本発明の具体的な実施例について説明する。
【００７１】
（実施例１）
上記実施の形態と同様にして図１および図５に示した記憶素子１，２を作製した。まず、下地にトランジスタを組み込んだＴｉＮよりなる下部電極１０をアルゴンプラズマによるクリーニングおよびプラズマ酸化をしたのち、下部電極１０上にスパッタリング装置を用いて記録層２０，４０および上部電極３０を形成した。電極径は１５０ｎｍφとした。また、合金からなる層は、構成元素のターゲットを用いて同時に成膜した。続いて、上部電極３０の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与えるための外部回路接続用のコンタクト部分に接続されるように厚さ２００ｎｍの配線層（Ａｌ層）を形成した。そののち、ポストアニール処理として真空熱処理炉において、２時間、３２０℃の加熱処理を施した。このようにして、図３および図４に示したメモリセルアレイを作製して組成および膜厚の異なる実験例１−１〜１−９とした。これら実験例１−１〜１−９において、上部電極４に接続された上部配線をＶｄｄ／２の中間電位に接地し、選択するメモリセルのゲート電極即ちワード線ＷＬに電圧を印加してオン状態にし、トランジスタＴｒのソース／ドレイン１３のうち、記憶素子１０に接続されていない方に接続されている電極、即ちビット線ＢＬに、パルス幅、書き込み１０ｎｓ／消去１０ｎｓ、書き込み時印加電圧を３．０Ｖを印加する「書き込み動作」をメモリセルアレイ中の１０素子ｘ２列で合計２０素子に対して行い、その後に抵抗値を読み出した。次いで、ゲート電極（書き込み時３〜３．５Ｖ、消去時１．６〜２Ｖ）を印加してオン状態にして上部電極と下部電極に電圧を「書き込み」とは逆の電圧を印加し、「消去動作」を行い、消去状態の抵抗値を読み出した。この書き込みおよび消去動作をメモリセルアレイに対して繰り返して行い、繰り返し動作特性を評価した。これらの結果を図６，７に示す。なお、本実施例で用いたメモリセルアレイは１トランジスタ１素子（１Ｔ１Ｒ）構造であり、トランジスタサイズはＷ／Ｌ＝０．３６／２．０μｍである。また、３．５Ｖのゲート電圧を印加した際に素子がショートしても最大で７５μｍ程度しか流れない。但し、実験例１−１に用いたトランジスタのみ大電流駆動が可能となっている。また、ＴｉＮのプラズマ酸化では電極材料のＴｉとＴｅが反応を起こさないように行ったがＴｉＮが必須の要件ではなく、前述の電極材料であれば今回の特性には寄与しない。
【００７２】
実験例１−１〜１−９における「下部電極／抵抗変化層／中間層／イオン源層／上部電極」の組成，各膜厚およびイオン源層２１（４２）の抵抗値は以下のとおりである。なお、中間層に記載の数値は比である。また、イオン源層２１（４１）の抵抗率はシート抵抗から測定したものである。なお、実験例１−３は中間層を設けていない。また、実験例１−３のみ下部電極上にＡｌを設け、これをプラズマ酸化しているが、その他の実験例１−１，１−２，１−４〜１−９との差は特にない。
（実験例１−１）ＴｉＮ／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ２８Ａｌ３７Ｚｒ１５Ｃｕ１５Ｇｅ５原子％（４５ｎｍ）／Ｗ；１．３２ｍΩｃｍ
（実験例１−２）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ３４Ａｌ２７Ｚｒ１６．５Ｃｕ１６．５Ｇｅ６原子％（４５ｎｍ）／Ｗ；２．０４ｍΩｃｍ
（実験例１−３）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ３１Ａｌ３７Ｚｒ１３Ｃｕ１３Ｇｅ６原子％（４５ｎｍ）／Ｗ（５０ｎｍ）；２．８８ｍΩｃｍ
（実験例１−４）ＴｉＮ電極／Ａｌ（１ｎｍ）プラズマ酸化／Ｔｅ３１Ａｌ３７Ｚｒ１３Ｃｕ１３Ｇｅ６原子％（４５ｎｍ）／Ｗ（５０ｎｍ）；２．８８ｍΩｃｍ
（実験例１−５）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ３５Ａｌ３７Ｚｒ１１Ｃｕ１１Ｇｅ６原子％（４５ｎｍ）／Ｗ；６．４３ｍΩｃｍ
（実験例１−６）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ４０．５Ａｌ２７Ｚｒ１２．５Ｃｕ１２．５Ｇｅ７．５原子％（４５ｎｍ）／Ｗ；１５．７２ｍΩｃｍ
（実験例１−７）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１３Ｍｏ１３Ｔｅ３３Ａｌ４１原子％（４５ｎｍ）／Ｚｒ（５０ｎｍ）；１５．５ｍΩｃｍ
（実験例１−８）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ４５．６Ａｌ３２．６Ｚｒ１０．９Ｃｕ１０．９原子％（４５ｎｍ）／Ｗ；４４．６ｍΩｃｍ
（実験例１−９）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１３Ｍｎ１３Ｔｅ３３Ａｌ４１原子％（４５ｎｍ）／Ｚｒ（５０ｎｍ）；１２７ｍΩｃｍ
【００７３】
実験例１−１ではまず、書き込み電流を５０μＡ、消去電流を２５０μＡ（高電流）として繰り返し動作を測定した。その結果が図６（Ａ−１）である。この図からわかるように１０6回まで十分な繰り返し特性が保持されていることがわかる。これに対し、消去電流を７５μｍＡ（低電流）として繰り返し動作を測定した場合には、実験例１−１（図６（Ａ−２））および実験例１−２（図６（Ｂ））ともに１０3回程度で繰り返しが困難または不可能となった。
【００７４】
これに対し、実験例１−３〜１−８では消去電流７５μｍＡでも十分繰り返し特性が得られている。但し、実験例１−６〜１−８は実験例１−３〜１−５と比較して抵抗率を高めに設定しているため、イオン源層６１に分圧がかかり最適値からずれている可能性があるが問題なく動作している。これは、イオン源層６１中から金属フィラメントとイオン源層６１の界面付近に可動イオンが集合することによって適した抵抗率に自動的に変化するためと考えられる。また、イオン源層の抵抗率を１２７ｍΩｃｍとした実験例１−９では約１０4回で、３．５Ｖでの書き込みが難しくなったが、イオン源層２１は抵抗変化層２２よりも厚いことが望ましいため、抵抗変化層を薄くすることによって解決することができる。但し、イオン源層は、書き込み時におけるＣｕイオンの供給不足とならない膜厚の限界が５ｎｍ程度である。このため、イオン源層２１の抵抗値の上限としては１Ωｃｍ未満であることが望ましいと考えられる。以上のことから、低電流において抵抗変化型メモリを正常に動作させるためには、イオン源層２１（６１）の抵抗率の下限が重要であるといえる。なお、実施例１−３（図６（Ｃ））と実施例１−４（図７（Ａ））とを比較すると、実施例１−４は実施例１−３よりも繰り返し特性が優れていることから、中間層６３を設けることにより、繰り返し特性がより向上することがわかる。
【００７５】
（実施例２）
上記実施例１と同様の方法を用いて実験例２−１〜２−４を作製し、書き込み保持特性を評価した。また、上記実験例１−３および実験例１−４についても同様の評価を行った。その結果を図８に示す。また、実験例２−３および実験例２−４については繰り返し特性も評価した。その結果を図９に示す。なお、図８に示した特性図の縦軸は、トランジスタ電流を１〜２００μＡ、電圧パルス時間幅を１ｎｓ〜１０ｍｓで書き込みを行った直後の抵抗変化層２２の抵抗値であり、横軸は、書き込み後１３０℃のオーブン中に１時間保持し、高温加速保持試験を行ったのちの抵抗値である。
【００７６】
実験例２−１〜２−４における「下部電極／抵抗変化層／中間層／イオン源層／上部電極」の組成，各膜厚およびイオン源層２１（６１）の抵抗値は以下のとおりである。なお、抵抗変化層に記載の数値は比である。また、イオン源層２１（６１）の抵抗率はシート抵抗から測定したものである。
（実験例２−１）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ３１Ａｌ３７Ｚｒ１３Ｃｕ１３Ｇｅ６原子％＋Ｗ５％（４５ｎｍ）／Ｗ（５０ｎｍ）
（実験例２−２）ＴｉＮ電極／プラズマ酸化／Ａｌ１Ｔｅ９（３．５ｎｍ）／Ｔｅ３１Ａｌ３７Ｚｒ１３Ｃｕ１３Ｇｅ６原子％＋Ｔａ５％（４５ｎｍ）／Ｗ（５０ｎｍ）
（実験例２−３）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１３Ｚｒ７Ｍｏ６Ｔｅ３３Ａｌ４１原子％（４５ｎｍ）／Ｚr（５０ｎ）；６ｍΩｃｍ
（実験例２−４）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１３Ｚｒ７Ｍｏ６Ｔｅ３３Ａｌ４１原子％（２３ｎｍ）／Ｚｒ（５０ｎｍ）；６ｍΩｃｍ
【００７７】
イオン源層２１（６１）に２種類以上の高融点の遷移金属を添加した実施例２−１〜２−４では、実験例１−３および実験例１−４と比較して、書き込み保持特性が向上している。これは、複数の遷移金属元素を添加したことによって互いにイオン源層２１（６１）の構造を補い、さらに強固な構造へと変化したためと考えられる。更に、抵抗率は遷移金属元素ごとに異なるため、複数の遷移金属元素を組み合わせることにより、イオン源層２１（６１）の抵抗率を調整することが容易となる。また、実験例２−４のようにイオン源層２１の膜厚を薄くしてもデータ保持特性および繰り返し特性共に特性は維持されている。
【００７８】
（実施例３）
実施例３では、イオン源層２１に含まれる金属元素のうち、実施例１，２で用いたＺｒの代わりにＨｆを用いて繰り返し特性および書き込み保持特性を評価した。その結果を図１０に示す。なお、上記特性試験は実施例１および実施例２と同様に条件を用いて行った。
【００７９】
実験例３−１〜３−４における「下部電極／抵抗変化層／中間層／イオン源層／上部電極」の組成，各膜厚およびイオン源層２１（６２）の抵抗値は以下のとおりである。なお、中間層に記載の数値は比である。また、イオン源層２１（４１）の抵抗率はシート抵抗から測定したものである。
（実験例３−１）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１３Ｈｆ１３Ｔｅ３３Ａｌ４１ 原子％（４５ｎｍ）／Ｈｆ（５０ｎｍ）；０．７３ｍΩｃｍ
（実験例３−２）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１３Ｈｆ７Ｗ６Ｔｅ３３Ａｌ４１原子％（４５ｎｍ）／Ｈｆ（５０ｎｍ）
（実験例３−３）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１４Ｈｆ７．５Ｍｏ２．５Ｔｅ３５Ａｌ４１原子％（４５ｎｍ）／Ｈｆ（５０ｎｍ）；８．５ｍΩｃｍ
（実験例３−４）ＴｉＮ電極／プラズマ酸化／Ｔｅ（５ｎｍ）／Ｃｕ１４Ｈｆ７．５Ｍｏ２．５Ｔｅ３５Ａｌ４１原子％（２０ｎｍ）／Ｈｆ（５０ｎｍ）；８．５ｍΩｃｍ
【００８０】
図１０からイオン源層２１の金属元素をＺｒからＨｆに置き換えても十分な繰り返し特性およびデータ保持特性が得られた。また、実験例３−２，３−３のようにイオン源層２１に複数の遷移金属元素を添加することにより実験例３−１よりも良好なデータ保持特性および繰り返し特性が得られた。また、実験例３−４のようにイオン源層２１の膜厚を薄くしても十分な特性が得られた。以上のことから、上記第１の実施の形態に記載した議論は、イオン源層２１がＺｒを含まない組成であっても適用可能であるといえる。
【００８１】
以上、第１，第２の実施の形態および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変形することが可能である。
【００８２】
例えば、上記実施の形態および実施例では、記憶素子１，２およびメモリセルアレイの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【００８３】
更に、例えば、上記実施の形態および実施例において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２１，６１には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばＴｉ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗを添加してもよい。また、Ｃｕ，Ａｇまたは亜鉛Ｚｎ以外にも、ニッケル（Ｎｉ）などを添加してもよい。
【符号の説明】
【００８４】
１，２…記憶素子、１０…下部電極、２０，６０…記憶層、２１，６１…イオン源層、２２，６２…抵抗変化層、６３…中間層、３０…上部電極、４１…半導体基板、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部
【特許請求の範囲】
【請求項１】
第１電極、記憶層および第２電極をこの順に有し、
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
前記第２電極側に設けられると共に、２．８ｍΩｃｍ以上１Ωｃｍ未満の抵抗率を有するイオン源層と
を備えた記憶素子。
【請求項２】
前記記憶層は前記抵抗変化層とイオン源層との間に中間層を有する、請求項１に記載の記憶素子。
【請求項３】
前記イオン源層は、銅（Ｃｕ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）および亜鉛（Ｚｎ）のうち少なくとも１種の金属元素を含むと共に、酸素（Ｏ），テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種類を含む、請求項１に記載の記憶素子。
【請求項４】
前記イオン源層は、少なくとも２種類の遷移金属を含む、請求項１乃至３のうちのいずれか１項に記載の記憶素子。
【請求項５】
前記遷移金属は、ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），モリブデン（Ｍｏ），ニオブ（Ｎｂ），タンタル（Ｔａ），チタン（Ｔｉ），白金（Ｐｔ），クロム（Ｃｒ），マンガン（Ｍｎ），鉄（Ｆｅ）である、請求項４に記載の記憶素子。
【請求項６】
前記中間層は前記抵抗変化層よりも抵抗率が低い、請求項２に記載の記憶素子。
【請求項７】
前記中間層は少なくともテルル（Ｔｅ）を含む、請求項２に記載の記憶素子。
【請求項８】
前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む低抵抗部が形成されることにより抵抗値が変化する、請求項１または２に記載の記憶素子。
【請求項９】
第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
前記第２電極側に設けられると共に、２．８ｍΩｃｍ以上１Ωｃｍ未満の抵抗率を有するイオン源層と
を有する記憶装置。
【請求項１】
第１電極、記憶層および第２電極をこの順に有し、
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
前記第２電極側に設けられると共に、２．８ｍΩｃｍ以上１Ωｃｍ未満の抵抗率を有するイオン源層と
を備えた記憶素子。
【請求項２】
前記記憶層は前記抵抗変化層とイオン源層との間に中間層を有する、請求項１に記載の記憶素子。
【請求項３】
前記イオン源層は、銅（Ｃｕ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）および亜鉛（Ｚｎ）のうち少なくとも１種の金属元素を含むと共に、酸素（Ｏ），テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種類を含む、請求項１に記載の記憶素子。
【請求項４】
前記イオン源層は、少なくとも２種類の遷移金属を含む、請求項１乃至３のうちのいずれか１項に記載の記憶素子。
【請求項５】
前記遷移金属は、ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），モリブデン（Ｍｏ），ニオブ（Ｎｂ），タンタル（Ｔａ），チタン（Ｔｉ），白金（Ｐｔ），クロム（Ｃｒ），マンガン（Ｍｎ），鉄（Ｆｅ）である、請求項４に記載の記憶素子。
【請求項６】
前記中間層は前記抵抗変化層よりも抵抗率が低い、請求項２に記載の記憶素子。
【請求項７】
前記中間層は少なくともテルル（Ｔｅ）を含む、請求項２に記載の記憶素子。
【請求項８】
前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む低抵抗部が形成されることにより抵抗値が変化する、請求項１または２に記載の記憶素子。
【請求項９】
第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
前記第２電極側に設けられると共に、２．８ｍΩｃｍ以上１Ωｃｍ未満の抵抗率を有するイオン源層と
を有する記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１８２１７２（Ｐ２０１２−１８２１７２Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１１−４２１７４（Ｐ２０１１−４２１７４）
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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