不揮発性半導体記憶装置
【課題】安定した動作を実行可能な不揮発性半導体記憶装置法を提供する。
【解決手段】メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタ、及びスペアメモリトランジスタを直列接続してなる。ワード線は、メモリトランジスタのゲートに接続されている。スペアワード線は、スペアメモリトランジスタのゲートに接続されている。メモリストリングは、第１半導体層、電荷蓄積層、複数の第１導電層、及び第２導電層を備える。第１半導体層は、基板に対して垂直方向に延びる第１半導体層を含む。電荷蓄積層は、第１半導体層の側面を取り囲む。複数の第１導電層は、電荷蓄積層を介して第１半導体層の側面を取り囲みワード線として機能する。第２導電層は、電荷蓄積層を介して第１半導体層の側面を取り囲み、スペアワード線として機能する。制御回路は、ワード線に代えてスペアワード線を駆動可能である。
【解決手段】メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタ、及びスペアメモリトランジスタを直列接続してなる。ワード線は、メモリトランジスタのゲートに接続されている。スペアワード線は、スペアメモリトランジスタのゲートに接続されている。メモリストリングは、第１半導体層、電荷蓄積層、複数の第１導電層、及び第２導電層を備える。第１半導体層は、基板に対して垂直方向に延びる第１半導体層を含む。電荷蓄積層は、第１半導体層の側面を取り囲む。複数の第１導電層は、電荷蓄積層を介して第１半導体層の側面を取り囲みワード線として機能する。第２導電層は、電荷蓄積層を介して第１半導体層の側面を取り囲み、スペアワード線として機能する。制御回路は、ワード線に代えてスペアワード線を駆動可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリトランジスタ（メモリセル）を３次元的に配置した半導体記憶装置（３次元半導体記憶装置）が多数提案されている。例えば、従来の３次元半導体記憶装置は、基板に対して垂直方向に延びる柱状半導体層、及び電荷蓄積層を介して柱状半導体層を取り囲む導電層を有する。柱状半導体層はメモリトランジスタのボディとして機能する。そして、導電層は、メモリトランジスタのゲート、及びメモリトランジスタに接続されたワード線として機能する。
【０００３】
上記のような３次元半導体記憶装置において、隣接するワード線がショートした場合、それらワード線に接続された全てのメモリトランジスタは、その動作に問題が生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
一態様に係る不揮発性半導体記憶装置は、メモリストリング、ワード線、スペアワード線、及び制御回路を備える。メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタ、及びスペアメモリトランジスタを直列接続してなる。ワード線は、メモリトランジスタのゲートに接続されている。スペアワード線は、スペアメモリトランジスタのゲートに接続されている。制御回路は、メモリストリングに供給する電圧を制御する。メモリストリングは、第１半導体層、電荷蓄積層、複数の第１導電層、及び第２導電層を備える。第１半導体層は、基板に対して垂直方向に延び、メモリトランジスタのボディ、及びスペアメモリトランジスタのボディとして機能する。電荷蓄積層は、第１半導体層の側面を取り囲むように形成されている。複数の第１導電層は、電荷蓄積層を介して第１半導体層の側面を取り囲むように形成され、メモリトランジスタのゲート及びワード線として機能する。第２導電層は、電荷蓄積層を介して第１半導体層の側面を取り囲むように形成され、スペアメモリトランジスタのゲート及びスペアワード線として機能する。制御回路は、ワード線に代えてスペアワード線を駆動可能である。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１実施形態に係るメモリセルブロックＭＢの回路図である。
【図３】第１実施形態に係るメモリセルアレイ１の概略斜視図である。
【図４】第１実施形態に係るメモリセルアレイ１の断面図である。
【図５】図４の拡大図である。
【図６】マッチング回路５の回路図である。
【図７】アドレス変換回路６、ワード線駆動回路７、選択ゲート線駆動回路８、及びロウデコーダ９（９Ａ、９Ｂ）間の接続を示す図である。
【図８】ロウデコーダ９（９Ａ、９Ｂ）の回路図である。
【図９】メモリブロックＭＢ＜１＞、ＭＢ＜２＞間のワード線ＷＬ４のショートを示す図である。
【図１０】第２実施形態に係るメモリセルブロックＭＢの回路図である。
【図１１】第２実施形態に係るメモリセルアレイ１の断面図である。
【図１２】第３実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図１３】第４実施形態に係るメモリセルブロックＭＢの回路図である。
【図１４】第４実施形態に係るメモリセルアレイ１の断面図である。
【図１５Ａ】その他の実施形態に係るメモリユニットＭＵを示す回路図である。
【図１５Ｂ】その他の実施形態に係るメモリユニットＭＵを示す回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、不揮発性半導体記憶装置の一実施形態について説明する。
【０００９】
［第１実施形態］
［構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、データを記憶するメモリセルアレイ１、及びメモリセルアレイ１（後述するメモリストリングＭＳ）に供給する電圧を制御する制御回路２を有する。
【００１１】
メモリセルアレイ１は、図１に示すように、データを消去する単位となる複数のメモリブロックＭＢを有する。メモリセルブロックＭＢは、複数のメモリユニットＭＵを有する。更に、メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。メモリユニットＭＵは、ロウ方向、及びカラム方向にマトリクス状に配置されている。図１に示す例では、１つのメモリブロックＭＢにおいて、メモリユニットＭＵは、ロウ方向にｎ行、カラム方向に４列設けられている。なお、後述する図３に示すように、メモリユニットＭＵは、積層方向（半導体基板１０に対して垂直方向）を長手方向として配置されている。すなわち、メモリユニットＭＵは、３次元的に配置されている。
【００１２】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４、スペアメモリトランジスタＳＭＴｒ１にて構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ４が正常に動作する場合、それらメモリトランジスタＭＴｒ１〜ＭＴｒ４に対してデータの書込動作、読出動作、及び消去動作が実行される。メモリトランジスタＭＴｒ１〜ＭＴｒ４のいずれか１つが正常に動作しない場合、正常に動作しない１つのメモリトランジスタＭＴｒ１〜ＭＴｒ４に代わって、スペアメモリトランジスタＳＭＴｒ１に対して各種動作が実行される。メモリトランジスタＭＴｒ１〜ＭＴｒ４、スペアメモリトランジスタＳＭＴｒ１は、その電荷蓄積層に電荷を蓄積することによって、データを保持する。
【００１３】
メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートには、ワード線ＷＬ１〜ＷＬ４が接続されている。スペアメモリトランジスタＳＭＴｒ１のゲートには、スペアワード線ＳＷＬ１が接続されている。
【００１４】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソース（スペアメモリトランジスタＳＭＴｒ１のソース）に接続されている。ソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳが接続されている。ソース側選択トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続されている。
【００１５】
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレイン側（トランジスタＭＴｒ４のドレイン）に接続されている。ドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤが接続されている。ドレイン側選択トランジスタＳＳＴｒのドレインは、ビット線ＢＬに接続されている。
【００１６】
制御回路２は、ワード線ＷＬ１〜ＷＬ４に不良がない場合、それらワード線ＷＬ１〜ＷＬ４を駆動させる。一方、制御回路２は、ワード線ＷＬ１〜ＷＬ４のいずれか１つが不良である場合、その１つのワード線ＷＬ１〜ＷＬ４に代えて、スペアワード線ＳＷＬ１を駆動させる。制御回路２は、アドレスデコーダ３、レジスタ４、マッチング回路５、アドレス変換回路６、ワード線駆動回路７、選択ゲート線駆動回路８、及び複数のロウデコーダ９を有する。
【００１７】
アドレスデコーダ３は、アドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞を出力する。アドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞は、各種動作を実行する際、選択するメモリブロックＭＢ、及び選択するワード線ＷＬ１〜ＷＬ４を特定する。レジスタ４は、不良アドレス信号ＲＡｅ＜０＞〜ＲＡｅ＜Ｘ＞を記憶している。不良アドレス信号ＲＡｅ＜０＞〜ＲＡｅ＜Ｘ＞は、欠陥を有するメモリブロックＭＢ、及び欠陥を有するワード線ＷＬ１〜ＷＬ４を特定する
【００１８】
マッチング回路５は、アドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞、及び不良アドレス信号ＲＡｅ＜０＞〜ＲＡｅ＜Ｘ＞を受け付ける。そして、マッチング回路５は、両者が一致する場合、マッチング信号ＮＧを出力する。
【００１９】
アドレス変換回路６は、アドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞、及びマッチング信号ＮＧに基づき、アドレス信号ＲＡｔ＜０＞〜ＲＡｔ＜Ｘ＞を出力する。アドレス信号ＲＡｔ＜０＞〜ＲＡｔ＜Ｘ＞は、不良とされたワード線ＷＬ１〜ＷＬ４のいずれか１つの代わりとなるスペアワード線ＳＷＬ１を特定するアドレスを含む。この場合、例えば、不良と判定されたワード線ＷＬ１のアドレスは、スペアワード線ＳＷＬ１のアドレスに入れ替えられる。或いは、不良と判定されたワード線ＷＬ１を除き、ワード線ＷＬ２〜ＷＬ４及びスペアワード線ＳＷＬ１のアドレスは、新たに振りなおされる。
【００２０】
ワード線駆動回路７は、ロウデコーダ９を介してスペアワード線ＳＷＬ１に電圧ＶＳＷＬ１を供給する。ワード線駆動回路７は、ロウデコーダ９を介してワード線ＷＬ１〜ＷＬ４に電圧ＶＷＬ１〜ＶＷＬ４を供給する。
【００２１】
選択ゲート線駆動回路８は、ロウデコーダ９を介して電圧ＳＧｕｎｓｅｌ、電圧ＳＧＳｓｅｌ＜１＞〜＜４＞、及び電圧ＳＧＤｓｅｌ＜１＞〜＜４＞を供給する。電圧ＳＧｕｎｓｅｌは、非選択とされたメモリブロックＭＢに含まれるソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤに供給される。電圧ＳＧＳｓｅｌ＜１＞〜＜４＞は、各々、選択されたメモリブロックＭＢに含まれる１〜４列目に位置するソース側選択ゲート線ＳＧＳ＜１＞〜＜４＞に供給される。電圧ＳＧＤｓｅｌ＜１＞〜＜４＞は、各々、選択されたメモリブロックＭＢに含まれる１〜４列目に位置するドレイン側選択ゲート線ＳＧＤ＜１＞〜＜４＞に供給される。
【００２２】
ロウデコーダ９は、アドレス信号ＲＡｔ＜０＞〜ＲＡｔ＜Ｘ＞により特定されたワード線ＷＬ１〜ＷＬ４、スペアワード線ＳＷＬ１、ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤを駆動する。
【００２３】
次に、図２を参照して、メモリブロックＭＢ内の各種配線について説明する。上述したように、メモリブロックＭＢは、複数のメモリユニットＭＵを有する。また、メモリユニットＭＵは、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４、スペアメモリトランジスタＳＭＴｒ１）、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
【００２４】
図２に示すように、メモリブロックＭＢ内の全てのメモリユニットＭＵ（ｎ×４個）のソース（スペアメモリトランジスタＳＭＴｒのソース）は、１本のソース線ＳＬに共通接続されている。
【００２５】
カラム方向に１列に並ぶ４個のメモリユニットＭＵのドレイン（ドレイン側選択トランジスタＳＤＴｒのドレイン）は、１本のビット線ＢＬに接続されている。ビット線ＢＬは、１つのメモリブロックＭＢ内にｎ本もうけられている。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。
【００２６】
図２に示すように、ワード線ＷＬ１〜ＷＬ４は、各々、メモリブロックＭＢ内の全てのメモリトランジスタＭＴｒ１〜ＭＴｒ４（ｎ×４個）のゲートに共通接続されている。すなわち、ワード線ＷＬ１〜ＷＬ４は、各々、１つのメモリブロックＭＢに１本だけ設けられている。
【００２７】
また、図２に示すように、スペアワード線ＳＷＬ１は、メモリブロックＭＢ内の全てのスペアメモリトランジスタＳＴｒ（ｎ×４個）のゲートに共通接続されている。すなわち、スペアワード線ＳＷＬ１は、１つのメモリブロックＭＢに１本だけ設けられている。
【００２８】
ソース側選択ゲート線ＳＧＳは、ロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートに共通接続されている。すなわち、図２に示す例では、ソース側選択ゲート線ＳＧＳは、１つのメモリブロックＭＢに４本設けられている。
【００２９】
ドレイン側選択ゲート線ＳＧＤは、ロウ方向に１列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートに共通接続されている。すなわち、図２に示す例では、ドレイン側選択ゲート線ＳＧＤは、１つのメモリブロックＭＢに４本設けられている。
【００３０】
次に、図３及び図４を参照して、第１実施形態に係るメモリセルアレイ１の積層構造について説明する。メモリセルアレイ１は、図３及び図４に示すように、半導体基板１０、半導体基板１０上に順次積層されたソース側選択トランジスタ層２０、メモリ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０を有する。
【００３１】
ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する。メモリ層３０は、メモリストリングＭＳ（スペアメモリトランジスタＳＭＴｒ１、及びメモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ビット線ＢＬ、及びその他の各種配線として機能する。
【００３２】
半導体基板１０は、その上面に拡散層１１を有する。拡散層１１は、ソース線ＳＬとして機能する。
【００３３】
ソース側選択トランジスタ層２０は、図３及び図４に示すように、半導体基板１０上に絶縁層を介してソース側導電層２１を有する。ソース側導電層２１は、ソース側選択トランジスタＳＳＴｒのゲート、及びソース側選択ゲート線ＳＧＳとして機能する。ソース側導電層２１は、各メモリブロックＢＫ内にて、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層２１は、不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３４】
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ホール２２を有する。ソース側ホール２２は、ソース側導電層２１を貫通するように形成されている。ソース側ホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００３５】
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ゲート絶縁層２３、及びソース側柱状半導体層２４を有する。ソース側柱状半導体層２４は、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。
【００３６】
ソース側ゲート絶縁層２３は、ソース側ホール２２の側壁に所定の厚みをもって形成されている。ソース側柱状半導体層２４は、ソース側ゲート絶縁層２３の側面に接し、ソース側ホール２２を埋めるように形成されている。ソース側柱状半導体層２４は、積層方向に延びる柱状に形成されている。ソース側柱状半導体層２４は、拡散層１１と電気的に接続されるように形成されている。ソース側ゲート絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３７】
上記ソース側選択トランジスタ層２０の構成を換言すると、ソース側導電層２１は、ソース側ゲート絶縁層２３を介してソース側柱状半導体層２４を取り囲むように形成されている。
【００３８】
メモリ層３０は、図３及び図４に示すように、ソース側選択トランジスタ層２０上に絶縁層を介して順次積層されたワード線導電層３１ａ〜３１ｅを有する。ワード線導電層３１ａは、スペアメモリトランジスタＳＭＴｒ１のゲート、及びスペアワード線ＳＷＬ１として機能する。ワード線導電層３１ｂ〜３１ｅは、各々、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲート、及びワード線ＷＬ１〜ＷＬ４として機能する。
【００３９】
ワード線導電層３１ａ〜３１ｅは、メモリブロックＭＢ毎に分断され、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。ワード線導電層３１ａ〜３１ｅは、不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４０】
また、メモリ層３０は、図４に示すように、メモリホール３２を有する。メモリホール３２は、ワード線導電層３１ａ〜３１ｅを貫通するように形成されている。メモリホール３２は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール３２は、ソース側ホール２２と整合する位置に形成されている。
【００４１】
また、メモリ層３０は、図４に示すように、メモリゲート絶縁層３３、及びメモリ柱状半導体層３４を有する。メモリ柱状半導体層３４は、スペアメモリトランジスタＳＭＴｒ１のボディ（チャネル）、及びメモリトランジスタＭＴｒ１〜ＭＴｒ４のボディ（チャネル）として機能する。
【００４２】
メモリゲート絶縁層３３は、メモリホール３２の側壁に所定の厚みをもって形成されている。メモリ柱状半導体層３４は、メモリゲート絶縁層３３の側面に接し、メモリホール３２を埋めるように形成されている。メモリ柱状半導体層３４は、積層方向に延びる柱状に形成されている。メモリ側柱状半導体層３４の下面は、ソース柱状半導体層２４の上面に接するように形成されている。
【００４３】
ここで、図５を参照して、メモリゲート絶縁層３３の構成について詳しく説明する。図５は、図４の拡大図である。メモリゲート絶縁層３３は、メモリホール３２の側面側からメモリ柱状半導体層３４側へと、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを有する。電荷蓄積層３３ｂは、電荷を蓄積可能に構成されている。
【００４４】
ブロック絶縁層３３ａは、図５に示すように、メモリホール３２の側壁に所定の厚みをもって形成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側壁に所定の厚みをもって形成されている。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３３ｂは、例えば、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４５】
上記メモリ層３０の構成を換言すると、ワード線導電層３１ａ〜３１ｅは、メモリゲート絶縁層３３を介してメモリ柱状半導体層３４を取り囲むように形成されている。
【００４６】
ドレイン側選択トランジスタ層４０は、図３及び図４に示すように、ドレイン側導電層４１を有する。ドレイン側導電層４１は、ドレイン側選択トランジスタＳＤＴｒのゲート、及びドレイン側選択ゲート線ＳＧＤとして機能する。
【００４７】
ドレイン側導電層４１は、メモリ層３０の上に絶縁層を介して積層されている。ドレイン側導電層４１は、メモリ柱状半導体層３４の直上に形成されている。ドレイン側導電層４１は、各メモリブロックＢＫ内にて、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層４１は、例えば、不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４８】
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ホール４２を有する。ドレイン側ホール４２は、ドレイン側導電層４１を貫通するように形成されている。ドレイン側ホール４２は、ロウ方向及びカラム方向にマトリクス状に形成されている。ドレイン側ホール４２は、メモリホール３２に整合する位置に形成されている。
【００４９】
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ゲート絶縁層４３、及びドレイン側柱状半導体層４４を有する。ドレイン側柱状半導体層４４は、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００５０】
ドレイン側ゲート絶縁層４３は、ドレイン側ホール４２の側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層４４は、ドレイン側ゲート絶縁層４３に接し、ドレイン側ホール４２を埋めるように形成されている。ドレイン側柱状半導体層４４は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４４の下面は、メモリ柱状半導体層３４の上面に接するように形成されている。ドレイン側ゲート絶縁層４３は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層４４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００５１】
上記ドレイン側選択トランジスタ層４０の構成を換言すると、ドレイン側導電層４１は、ドレイン側ゲート絶縁層４３を介してドレイン側柱状半導体層４４を取り囲むように形成されている。
【００５２】
配線層５０は、図３及び図４に示すように、ビット層５１を有する。ビット層５１は、ビット線ＢＬとして機能する。
【００５３】
ビット層５１は、ドレイン側柱状半導体層４４の上面に接するように形成されている。ビット層５１は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ビット層５１は、タングステン等の金属にて構成されている。
【００５４】
次に、図６を参照して、マッチング回路５の具体的構成について説明する。図６に示すように、マッチング回路５は、ＸＯＲ回路５１＜０＞〜５１＜Ｘ＞、及び１個のＮＯＲ回路５２を有する。ＸＯＲ回路５１＜０＞〜５１＜Ｘ＞の一方の入力端子は、各々、アドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞を受け付ける。ＸＯＲ回路５１＜０＞〜５１＜Ｘ＞の他方の入力端子は、各々、不良アドレス信号ＲＡｅ＜０＞〜ＲＡｅ＜Ｘ＞を受け付ける。ＸＯＲ回路５１＜０＞〜５１＜Ｘ＞は、各々、入力端子にて受け付けた信号の排他的論理和に基づき、信号ＲＡ’＜０＞〜ＲＡ’＜Ｘ＞を出力する。ＮＯＲ回路５２の入力端子は、信号ＲＡ’＜０＞〜ＲＡ’＜Ｘ＞を受け付け、それら信号の否定論理和に基づき、マッチング信号ＮＧを出力する。
【００５５】
次に、図７を参照して、ロウデコーダ９の具体的構成について説明する。図７に示すように、ロウデコーダ９は、１つのメモリブロックＭＢに対して、２つ設けられている。以下、図７に示すメモリブロックＭＢの左側に位置するロウデコーダ９を、ロウデコーダ９Ａとし、図７に示すメモリブロックＭＢの右側に位置するロウデコーダ９を、ロウデコーダ９Ｂとする。
【００５６】
続いて、図８を参照して、１つのメモリブロックＭＢに着目して、ロウデコーダ９Ａ、９Ｂの構成について説明する。ロウデコーダ９Ａは、図８に示すように、ＡＮＤ回路９１ａ、レベルシフタ９２ａ、転送トランジスタＴｒａ＜１＞〜Ｔｒａ＜５＞を有する。
【００５７】
ＡＮＤ回路９１ａは、アドレス変換回路６から供給されるアドレス信号ＲＡｔ＜０＞〜ＲＡｔ＜Ｘ＞に基づき、信号ＷＬｃｔｒｌを出力する。転送トランジスタＴｒａ＜１＞〜Ｔｒａ＜５＞のゲートは、レベルシフタ９２ａを介して信号ＷＬｃｔｒｌを供給される。
【００５８】
転送トランジスタＴｒａ＜１＞は、スペアワード線ＳＷＬ１とワード線駆動回路７との間に設けられている。転送トランジスタＴｒａ＜１＞は、信号ＷＬｃｔｒｌに基づき、スペアワード線ＳＷＬ１に電圧ＶＳＷＬ１を転送する。
【００５９】
転送トランジスタＴｒａ＜２＞〜Ｔｒａ＜５＞は、各々、ワード線ＷＬ１〜ＷＬ４とワード線駆動回路７との間に設けられている。転送トランジスタＴｒａ＜２＞〜Ｔｒａ＜５＞は、各々、信号ＷＬｃｔｒｌに基づき、ワード線ＷＬ１〜ＷＬ４に電圧ＶＷＬ１〜ＶＷＬ４を転送する。
【００６０】
ロウデコーダ９Ｂは、図８に示すように、ＡＮＤ回路９１ｂ、レベルシフタ９２ｂ、インバータ９３ｂ、第１転送トランジスタＴｒｂ１１＜１＞〜Ｔｒｂ１１＜４＞、Ｔｒｂ１２（１）〜Ｔｒｂ１２（４）、及び第２転送トランジスタＴｒｂ２１＜１＞〜Ｔｒｂ２１＜４＞、Ｔｒｂ２２＜１＞〜Ｔｒｂ２２＜４＞を有する。
【００６１】
ＡＮＤ回路９１ｂは、アドレス変換回路６から供給されるアドレス信号ＲＡｔ＜０＞〜ＲＡｔ＜Ｘ＞に基づき、信号ＳＧｃｔｒｌを出力する。第１転送トランジスタＴｒｂ１１＜１＞〜Ｔｒｂ１１＜４＞、Ｔｒｂ１２＜１＞〜Ｔｒｂ１２＜４＞のゲートは、レベルシフタ９２ｂを介して信号ＳＧｃｔｒｌを供給される。一方、第２転送トランジスタＴｒｂ２１＜１＞〜Ｔｒｂ２１＜４＞、Ｔｒｂ２２＜１＞〜Ｔｒｂ２２＜４＞のゲートは、レベルシフタ９２ｂ及びインバータ９３ｂを介して信号ＳＧｃｔｒｌを供給される。
【００６２】
第１転送トランジスタＴｒｂ１１＜１＞〜Ｔｒｂ１１＜４＞は、各々、メモリブロックＭＢ内の４列のソース側選択ゲート線ＳＧＳ＜１＞〜ＳＧＳ＜４＞と選択ゲート線駆動回路８との間に設けられている。第１転送トランジスタＴｒｂ１１＜１＞〜Ｔｒｂ１１＜４＞は、信号ＳＧｃｔｒｌに基づき、選択されたメモリブロックＭＢに含まれるソース側選択ゲート線ＳＧＳ＜１＞〜ＳＧＳ＜４＞に、電圧ＳＧＳｓｅｌ＜１＞〜ＳＧＳｓｅｌ＜４＞を転送する。
【００６３】
第１転送トランジスタＴｒｂ１２＜１＞〜Ｔｒｂ１２＜４＞は、各々、メモリブロックＭＢ内の４列のドレイン側選択ゲート線ＳＧＤ＜１＞〜ＳＧＤ＜４＞と選択ゲート線駆動回路８との間に設けられている。第１転送トランジスタＴｒｂ１２＜１＞〜Ｔｒｂ１２＜４＞は、信号ＳＧｃｔｒｌに基づき、選択されたメモリブロックＭＢに含まれるドレイン側選択ゲート線ＳＧＤ＜１＞〜ＳＧＤ＜４＞に、電圧ＳＧＤｓｅｌ＜１＞〜ＳＧＤｓｅｌ＜４＞を転送する。
【００６４】
第２転送トランジスタＴｒｂ２１＜１＞〜Ｔｒｂ２１＜４＞は、各々、メモリブロックＭＢ内の４列のソース側選択ゲート線ＳＧＳ＜１＞〜ＳＧＳ＜４＞と選択ゲート線駆動回路８との間に設けられている。第２転送トランジスタＴｒｂ２１＜１＞〜Ｔｒｂ２１＜４＞は、信号ＳＧｃｔｒｌに基づき、非選択とされたメモリブロックＭＢに含まれるソース側選択ゲート線ＳＧＳ＜１＞〜ＳＧＳ＜４＞に、電圧ＳＧｕｎｓｅｌを転送する。
【００６５】
第２転送トランジスタＴｒｂ２２＜１＞〜Ｔｒｂ２２＜４＞は、各々、メモリブロックＭＢ内の４列のドレイン側選択ゲート線ＳＧＤ＜１＞〜ＳＧＤ＜４＞と選択ゲート線駆動回路８との間に設けられている。第２転送トランジスタＴｒｂ２２＜１＞〜Ｔｒｂ２２＜４＞は、信号ＳＧｃｔｒｌに基づき、非選択とされたメモリブロックＭＢに含まれるドレイン側選択ゲート線ＳＧＤ＜１＞〜ＳＧＤ＜４＞に、電圧ＳＧｕｎｓｅｌを転送する。
【００６６】
以上、図７及び図８に示した構成により、ロウデコーダ９（９Ａ、９Ｂ）は、メモリブロックＭＢ内のワード線ＷＬ１〜ＷＬ４、スペアワード線ＳＷＬ、ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤに所定の電圧を印加することができる。
【００６７】
次に、図９を参照して、第１実施形態に係る不揮発性半導体記憶装置の動作について説明する。図９は、メモリブロックＭＢ＜１＞、ＭＢ＜２＞間で、ワード線ＷＬ４がショートした例を示している。図９に示す例では、メモリブロックＭＢ＜１＞、ＭＢ＜２＞において、全てのメモリトランジスタＭＴｒ４が制御できなくなる。
【００６８】
そこで、メモリブロックＭＢ＜１＞、ＭＢ＜２＞内のワード線ＷＬ４を特定するアドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞に基づき、アドレス変換回路６は、メモリブロックＭＢ＜１＞、ＭＢ＜２＞内のスペアワード線ＳＷＬ１を特定するアドレス信号ＲＡｔ＜０＞〜ＲＡｔ＜Ｘ＞を出力する。これにより、第１実施形態は、ワード線ＷＬ４（メモリトランジスタＭＴｒ４）の代わりに、スペアワード線ＳＷＬ１（スペアメモリトランジスタＳＭＴｒ１を駆動させる。すなわち、第１実施形態は、ワード線ＷＬ１〜ＷＬ４がショートした場合に、効率的にメモリセルアレイ１を救済することができる。また、第１実施形態は、３次元的（立体的）な構造を持つメモリセルアレイ１にスペアメモリトランジスタＳＭＴｒ１、及びスペアワード線ＳＷＬ１を配置している。したがって、２次元的（平面的）な構造を持つメモリセルアレイとは異なり、第１実施形態においては、メモリセルアレイ１に更にスペアメモリトランジスタを加えたとしても、メモリセルアレイ１の占有面積（チップ面積）は増大しない。
【００６９】
［第２実施形態］
次に、第２実施形態に係る不揮発性半導体記憶装置について説明する。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７０】
先ず、図１０を参照して、第２実施形態に係るメモリブロックＭＢの回路構成について説明する。図１０に示すように、第２実施形態に係るメモリストリングＭＳは、第１実施形態の構成に加えて、更にスペアメモリトランジスタＳＭＴｒ２を有する。スペアメモリトランジスタＳＭＴｒ２は、スペアメモリトランジスタＳＭＴｒ１とメモリトランジスタＭＴｒ１との間に設けられている。
【００７１】
スペアメモリトランジスタＳＭＴｒ２は、スペアメモリトランジスタＳＭＴｒ１と同様に機能する。１つのメモリブロックＭＢ内の全てのスペアメモリトランジスタＳＭＴｒ２（ｎ×４個）のゲートには、１本のスペアワード線ＳＷＬ２が共通接続されている。
【００７２】
次に、図１１を参照して、第２実施形態に係るメモリセルアレイ１の積層構造について説明する。第２実施形態に係るメモリ層３０は、第１実施形態の構成に加えて、更にワード線導電層３１ａ’を有する。ワード線導電層３１ａ’は、スペアメモリトランジスタＳＭＴｒ２のゲート、及びスペアワード線ＳＷＬ２として機能する。また、第２実施形態において、メモリ柱状半導体層３４は、スペアメモリトランジスタＳＭＴｒ２のボディ（チャネル）としても機能する。
【００７３】
ワード線導電層３１ａ’は、絶縁層を介して、ワード線導電層３１ａとワード線導電層３１ｂとの間に設けられている。ワード線導電層３１ａ’は、メモリブロックＭＢ毎に分断され、ロウ方向及びカラム方向に延びる板状に形成されている。ワード線導電層３１ａ’は、メモリゲート絶縁層３３を介して、メモリ柱状半導体層３４を取り囲むように形成されている。ワード線導電層３１ａ’は、不純物をドープしたポリシリコンにて構成されている。
【００７４】
上記図１０及び図１１にて示された構成により、第２実施形態は、第１実施形態と同様の効果を奏する。また、第２実施形態は、ワード線ＷＬ１〜ＷＬ４（メモリトランジスタＭＴｒ１〜ＭＴｒ４）の内の２つが不良である場合、例えば、ワード線ＷＬ２とワード線ＷＬ３との間でショートが発生した場合、それらに代えて、スペアワード線ＳＷＬ１、ＳＷＬ２（スペアメモリトランジスタＳＭＴｒ１、ＳＭＴｒ２）を駆動させることができる。
【００７５】
［第３実施形態］
次に、図１２を参照して、第３実施形態に係る不揮発性半導体記憶装置について説明する。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７６】
上述したように、第１実施形態は、不良と判定されたワード線ＷＬ１〜ＷＬ４のいずれか１つに代えて、スペアワード線ＳＷＬ１を駆動させる。すなわち、第１実施形態は、不良と判定されていないワード線ＷＬ１〜ＷＬ４に代えて、スペアワード線ＳＷＬ１を駆動させない。これに対して、第３実施形態は、不良であるか否かに拘わらず、ワード線ＷＬ１〜ＷＬ４のいずれか１つに代えて、スペアワード線ＳＷＬ１を駆動させる。
【００７７】
したがって、第３実施形態は、図１２に示すように、第１実施形態と異なり、レジスタ４、及びマッチング回路５を有していない。そして、第３実施形態は、第１実施形態と異なる機能を有するアドレス変換回路６ａを有する。
【００７８】
アドレス変換回路６ａは、アドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞に基づき、アドレス信号ＲＡａｔ＜０＞〜ＲＡａｔ＜Ｘ＞をロウデコーダ９に出力する。アドレス信号ＲＡａｔ＜０＞〜ＲＡａｔ＜Ｘ＞は、選択されたワード線ＷＬ１〜ＷＬ４の代わりとなるスペアワード線ＳＷＬ１、及び非選択とされたワード線ＷＬ１〜ＷＬ４の代わりとなるスペアワード線ＳＷＬ１を特定するアドレスを含む。上記の構成により、第３実施形態は、第１実施形態と同様の効果を奏する。
【００７９】
［第４実施形態］
次に、第４実施形態に係る不揮発性半導体記憶装置について説明する。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８０】
先ず、図１３を参照して、第４実施形態に係るメモリブロックＭＢの回路構成について説明する。図１３に示すように、メモリストリングＭＳは、第１実施形態の構成に加えて、メモリトランジスタＭＴｒ５、ＭＴｒ６、スペアメモリトランジスタＳＭＴｒ２、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜ＭＴｒ３、メモリトランジスタＭＴｒ４〜ＭＴｒ６は、各々直列接続されている。スペアメモリトランジスタＳＭＴｒ１は、メモリトランジスタＭＴｒ１のソースに一端を接続されている。スペアメモリトランジスタＳＭＴｒ２は、メモリトランジスタＭＴｒ６のドレインに一端を接続されている。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ３とメモリトランジスタＭＴｒ４との間に設けられている。
【００８１】
メモリトランジスタＭＴｒ５、ＭＴｒ６は、メモリトランジスタＭＴｒ１〜ＭＴｒ４と同様に機能する。１つのメモリブロックＭＢ内の全てのメモリトランジスタＭＴｒ５、ＭＴｒ６（ｎ×４個）のゲートには、各々、１本のスペアワード線ＷＬ５、ＷＬ６が共通接続されている。スペアメモリトランジスタＳＭＴｒ２は、スペアメモリトランジスタＳＭＴｒ１と同様に機能する。１つのメモリブロックＭＢ内の全てのスペアメモリトランジスタＳＭＴｒ２（ｎ×４個）のゲートには、１本のスペアワード線ＳＷＬ２が共通接続されている。１つのメモリブロックＭＢ内の全てのバックゲートトランジスタＢＴｒ（ｎ×４個）のゲートには、１本のバックゲート線ＢＧが共通接続されている。
【００８２】
次に、図１４を参照して、第４実施形態に係るメモリセルアレイ１の積層構造について説明する。メモリセルアレイ１は、図１４に示すように、半導体基板１０の上に絶縁層を介して順次積層されたバックゲート層６０、メモリ層７０、選択トランジスタ層８０、及び配線層９０を有する。バックゲート層６０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層７０は、メモリトランジスタＭＴｒ１〜ＭＴｒ６、及びスペアメモリトランジスタＳＭＴｒ１、ＳＭＴｒ２として機能する。選択トランジスタ層８０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層９０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００８３】
バックゲート層６０は、図１４に示すように、バックゲート導電層６１を有する。バックゲート導電層６１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層６１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層６１は、不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００８４】
バックゲート層６０は、図１４に示すように、バックゲートホール６２を有する。バックゲートホール６２は、バックゲート導電層６１を掘り込むように形成されている。バックゲートホール６２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール６２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００８５】
メモリ層７０は、図１４に示すように、バックゲート層６０の上層に形成されている。メモリ層７０は、ワード線導電層７１ａ〜７１ｄを有する。ワード線導電層７１ａは、ワード線ＷＬ３、及びメモリトランジスタＭＴｒ３のゲートとして機能する。また、ワード線導電層７１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。ワード線導電層７１ｂは、ワード線ＷＬ２、及びメモリトランジスタＭＴｒ２のゲートとして機能する。また、ワード線導電層７１ｂは、ワード線ＷＬ５、及びメモリトランジスタＳＭＴｒ５のゲートとして機能する。ワード線導電層７１ｃは、ワード線ＷＬ１、及びメモリトランジスタＭＴｒ１のゲートとして機能する。また、ワード線導電層７１ｃは、ワード線ＷＬ６、及びメモリトランジスタＭＴｒ６のゲートとして機能する。ワード線導電層７１ｄは、スペアワード線ＳＷＬ１、及びスペアメモリトランジスタＳＭＴｒ１のゲートとして機能する。また、ワード線導電層７１ｄは、スペアワード線ＳＷＬ２、及びスペアメモリトランジスタＳＭＴｒ２のゲートとして機能する。
【００８６】
ワード線導電層７１ａ〜７１ｄは、層間絶縁層を挟んで積層されている。ワード線導電層７１ａ〜７１ｄは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びるように形成されている。ワード線導電層７１ａ〜７１ｄは、不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００８７】
メモリ層７０は、図１４に示すように、メモリホール７２を有する。メモリホール７２は、ワード線導電層７１ａ〜７１ｄ、及び絶縁層を貫通するように形成されている。メモリホール７２は、バックゲートホール６２のカラム方向の端部近傍に整合するように形成されている。
【００８８】
また、バックゲート層６０、及びメモリ層７０は、図１４に示すように、メモリゲート絶縁層７３、及びメモリ半導体層７４を有する。メモリ半導体層７４は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４、スペアメモリトランジスタＳＭＴｒ１〜ＳＭＴｒ４）のボディ（チャネル）として機能する。メモリゲート絶縁層７３は、上記実施形態と同様に、電荷を蓄積する電荷蓄積層を有する。
【００８９】
メモリ半導体層７４は、バックゲートホール６２、及びメモリホール７２を埋めるように形成されている。メモリ半導体層７４は、ロウ方向からみてＵ字状に形成されている。メモリ半導体層７４は、基板１０に対して垂直方向に延びる一対の柱状部７４ａ、及び一対の柱状部７４ａの下端を連結する連結部７４ｂを有する。メモリ半導体層７４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００９０】
上記バックゲート層６０の構成を換言すると、バックゲート導電層６１は、メモリゲート絶縁層７３を介して連結部７４ｂを取り囲むように形成されている。また、上記メモリ層７０の構成を換言すると、ワード線導電層７１ａ〜７１ｄは、メモリゲート絶縁層７３を介して柱状部７４ａを取り囲むように形成されている。
【００９１】
選択トランジスタ層８０は、図１４に示すように、ソース側導電層８１ａ、及びドレイン側導電層８１ｂを有する。ソース側導電層８１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層８１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００９２】
ソース側導電層８１ａは、メモリ半導体層７４を構成する一方の柱状部７４ａの上層に形成されている。ドレイン側導電層８１ｂは、ソース側導電層８１ａと同層であって、メモリ半導体層７４を構成する他方の柱状部７４ａの上層に形成されている。ソース側導電層８１ａ、及びドレイン側導電層８１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層８１ａ、及びドレイン側導電層８１ｂは、不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００９３】
選択トランジスタ層８０は、図１４に示すように、ソース側ホール８２ａ、及びドレイン側ホール８２ｂを有する。ソース側ホール８２ａは、ソース側導電層８１ａを貫通するように形成されている。ドレイン側ホール８２ｂは、ドレイン側導電層８１ｂを貫通するように形成されている。ソース側ホール８２ａ及びドレイン側ホール８２ｂは、各々、メモリホール７２と整合する位置に形成されている。
【００９４】
選択トランジスタ層８０は、図１４に示すように、ソース側ゲート絶縁層８３ａ、ソース側柱状半導体層８４ａ、ドレイン側ゲート絶縁層８３ｂ、及びドレイン側柱状半導体層８４ｂを有する。ソース側柱状半導体層８４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層８４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００９５】
ソース側ゲート絶縁層８３ａは、ソース側ホール８２ａの側面に所定の厚みをもって形成されている。ソース側柱状半導体層８４ａは、ソース側ゲート絶縁層８３ａの側面及び一対の柱状部７４ａの一方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。ソース側柱状半導体層８４ａは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００９６】
ドレイン側ゲート絶縁層８３ｂは、ドレイン側ホール８２ｂの側面に所定の厚みをもって形成されている。ドレイン側柱状半導体層８４ｂは、ドレイン側ゲート絶縁層８３ｂの側面及び一対の柱状部７４ｂの一方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。ドレイン側柱状半導体層８４ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００９７】
配線層９０は、ソース層９１、プラグ層９２、及びビット層９３を有する。ソース層９１は、ソース線ＳＬとして機能する。ビット層９３は、ビット線ＢＬとして機能する。
【００９８】
ソース層９１は、ソース側柱状半導体層８４ａの上面に接し、ロウ方向に延びるように形成されている。ビット層９３は、プラグ層９２を介してドレイン側柱状半導体層８４ｂの上面に接し、カラム方向に延びるように形成されている。ソース層９１、プラグ層９２、及びビット層９３は、タングステン等の金属にて構成されている。
【００９９】
以上、図１３及び図１４に示す構成により、第４実施形態は、第１実施形態と同様の効果を奏することができる。また、第４実施形態は、ワード線ＷＬ１〜ＷＬ６（メモリトランジスタＭＴｒ１〜ＭＴｒ６）内の２つが不良である場合、例えば、ワード線ＷＬ２とワード線ＷＬ３との間でショートが発生した場合、それらに代えて、スペアワード線ＳＷＬ１、ＳＷＬ２（スペアメモリトランジスタＳＭＴｒ１、ＳＭＴｒ２）を駆動させることができる。また、ソース線ＳＬ（ソース層９１）は金属にて構成されているので、第４実施形態のソース線ＳＬは第１実施形態よりも低抵抗となる。また、第４実施形態は、ワード線導電層７１ｄを１層形成するだけで、２つのスペアワード線ＳＷＬ１、ＳＷＬ２、及びスペアメモリトランジスタＳＭＴｒ１、ＳＭＴｒ２を形成することができる。
【０１００】
［その他実施形態］
以上、実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１０１】
例えば、上記第１実施形態は、１つのメモリストリングＭＳ中に１つのスペアメモリトランジスタＳＭＴｒ１を有し、第２実施形態は、１つのメモリストリングＭＳ中に２つのスペアメモリトランジスタＳＭＴｒ１、ＳＭＴｒ２を有する。しかしながら、第１及び第２実施形態は、１つのメモリストリングＭＳ中に３つ以上のスペアメモリトランジスタを有していてもよい。
【０１０２】
また、上記第２実施形態において、スペアメモリトランジスタＳＭＴｒ１、ＳＭＴｒ２は、直列に接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４の一端側に設けられている。しかしながら、図１５Ａに示すように、第２実施形態は、更にスペアメモリトランジスタＳＭＴｒ３、ＳＭＴｒ４を有し、スペアメモリトランジスタＳＭＴｒ１〜ＳＭＴｒ４は、直列に接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４の両端に設けられていてもよい。また、図１５Ｂに示すように、スペアメモリトランジスタＳＭＴｒ１〜ＳＭＴｒ４は、メモリトランジスタＭＴｒ１〜ＭＴｒ４の間に設けられていてもよい。
【符号の説明】
【０１０３】
１０…半導体基板、 ２０…ソース側選択トランジスタ層、 ３０、７０…メモリ層、 ４０…ドレイン側選択トランジスタ層、 ５０、９０…配線層、 ６０…バックゲート層、 ８０…選択トランジスタ層、 ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、 ＳＭＴｒ１〜ＳＭＴｒ４…スペアメモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ。
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリトランジスタ（メモリセル）を３次元的に配置した半導体記憶装置（３次元半導体記憶装置）が多数提案されている。例えば、従来の３次元半導体記憶装置は、基板に対して垂直方向に延びる柱状半導体層、及び電荷蓄積層を介して柱状半導体層を取り囲む導電層を有する。柱状半導体層はメモリトランジスタのボディとして機能する。そして、導電層は、メモリトランジスタのゲート、及びメモリトランジスタに接続されたワード線として機能する。
【０００３】
上記のような３次元半導体記憶装置において、隣接するワード線がショートした場合、それらワード線に接続された全てのメモリトランジスタは、その動作に問題が生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
一態様に係る不揮発性半導体記憶装置は、メモリストリング、ワード線、スペアワード線、及び制御回路を備える。メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタ、及びスペアメモリトランジスタを直列接続してなる。ワード線は、メモリトランジスタのゲートに接続されている。スペアワード線は、スペアメモリトランジスタのゲートに接続されている。制御回路は、メモリストリングに供給する電圧を制御する。メモリストリングは、第１半導体層、電荷蓄積層、複数の第１導電層、及び第２導電層を備える。第１半導体層は、基板に対して垂直方向に延び、メモリトランジスタのボディ、及びスペアメモリトランジスタのボディとして機能する。電荷蓄積層は、第１半導体層の側面を取り囲むように形成されている。複数の第１導電層は、電荷蓄積層を介して第１半導体層の側面を取り囲むように形成され、メモリトランジスタのゲート及びワード線として機能する。第２導電層は、電荷蓄積層を介して第１半導体層の側面を取り囲むように形成され、スペアメモリトランジスタのゲート及びスペアワード線として機能する。制御回路は、ワード線に代えてスペアワード線を駆動可能である。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１実施形態に係るメモリセルブロックＭＢの回路図である。
【図３】第１実施形態に係るメモリセルアレイ１の概略斜視図である。
【図４】第１実施形態に係るメモリセルアレイ１の断面図である。
【図５】図４の拡大図である。
【図６】マッチング回路５の回路図である。
【図７】アドレス変換回路６、ワード線駆動回路７、選択ゲート線駆動回路８、及びロウデコーダ９（９Ａ、９Ｂ）間の接続を示す図である。
【図８】ロウデコーダ９（９Ａ、９Ｂ）の回路図である。
【図９】メモリブロックＭＢ＜１＞、ＭＢ＜２＞間のワード線ＷＬ４のショートを示す図である。
【図１０】第２実施形態に係るメモリセルブロックＭＢの回路図である。
【図１１】第２実施形態に係るメモリセルアレイ１の断面図である。
【図１２】第３実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図１３】第４実施形態に係るメモリセルブロックＭＢの回路図である。
【図１４】第４実施形態に係るメモリセルアレイ１の断面図である。
【図１５Ａ】その他の実施形態に係るメモリユニットＭＵを示す回路図である。
【図１５Ｂ】その他の実施形態に係るメモリユニットＭＵを示す回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、不揮発性半導体記憶装置の一実施形態について説明する。
【０００９】
［第１実施形態］
［構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、データを記憶するメモリセルアレイ１、及びメモリセルアレイ１（後述するメモリストリングＭＳ）に供給する電圧を制御する制御回路２を有する。
【００１１】
メモリセルアレイ１は、図１に示すように、データを消去する単位となる複数のメモリブロックＭＢを有する。メモリセルブロックＭＢは、複数のメモリユニットＭＵを有する。更に、メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。メモリユニットＭＵは、ロウ方向、及びカラム方向にマトリクス状に配置されている。図１に示す例では、１つのメモリブロックＭＢにおいて、メモリユニットＭＵは、ロウ方向にｎ行、カラム方向に４列設けられている。なお、後述する図３に示すように、メモリユニットＭＵは、積層方向（半導体基板１０に対して垂直方向）を長手方向として配置されている。すなわち、メモリユニットＭＵは、３次元的に配置されている。
【００１２】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４、スペアメモリトランジスタＳＭＴｒ１にて構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ４が正常に動作する場合、それらメモリトランジスタＭＴｒ１〜ＭＴｒ４に対してデータの書込動作、読出動作、及び消去動作が実行される。メモリトランジスタＭＴｒ１〜ＭＴｒ４のいずれか１つが正常に動作しない場合、正常に動作しない１つのメモリトランジスタＭＴｒ１〜ＭＴｒ４に代わって、スペアメモリトランジスタＳＭＴｒ１に対して各種動作が実行される。メモリトランジスタＭＴｒ１〜ＭＴｒ４、スペアメモリトランジスタＳＭＴｒ１は、その電荷蓄積層に電荷を蓄積することによって、データを保持する。
【００１３】
メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートには、ワード線ＷＬ１〜ＷＬ４が接続されている。スペアメモリトランジスタＳＭＴｒ１のゲートには、スペアワード線ＳＷＬ１が接続されている。
【００１４】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソース（スペアメモリトランジスタＳＭＴｒ１のソース）に接続されている。ソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳが接続されている。ソース側選択トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続されている。
【００１５】
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレイン側（トランジスタＭＴｒ４のドレイン）に接続されている。ドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤが接続されている。ドレイン側選択トランジスタＳＳＴｒのドレインは、ビット線ＢＬに接続されている。
【００１６】
制御回路２は、ワード線ＷＬ１〜ＷＬ４に不良がない場合、それらワード線ＷＬ１〜ＷＬ４を駆動させる。一方、制御回路２は、ワード線ＷＬ１〜ＷＬ４のいずれか１つが不良である場合、その１つのワード線ＷＬ１〜ＷＬ４に代えて、スペアワード線ＳＷＬ１を駆動させる。制御回路２は、アドレスデコーダ３、レジスタ４、マッチング回路５、アドレス変換回路６、ワード線駆動回路７、選択ゲート線駆動回路８、及び複数のロウデコーダ９を有する。
【００１７】
アドレスデコーダ３は、アドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞を出力する。アドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞は、各種動作を実行する際、選択するメモリブロックＭＢ、及び選択するワード線ＷＬ１〜ＷＬ４を特定する。レジスタ４は、不良アドレス信号ＲＡｅ＜０＞〜ＲＡｅ＜Ｘ＞を記憶している。不良アドレス信号ＲＡｅ＜０＞〜ＲＡｅ＜Ｘ＞は、欠陥を有するメモリブロックＭＢ、及び欠陥を有するワード線ＷＬ１〜ＷＬ４を特定する
【００１８】
マッチング回路５は、アドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞、及び不良アドレス信号ＲＡｅ＜０＞〜ＲＡｅ＜Ｘ＞を受け付ける。そして、マッチング回路５は、両者が一致する場合、マッチング信号ＮＧを出力する。
【００１９】
アドレス変換回路６は、アドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞、及びマッチング信号ＮＧに基づき、アドレス信号ＲＡｔ＜０＞〜ＲＡｔ＜Ｘ＞を出力する。アドレス信号ＲＡｔ＜０＞〜ＲＡｔ＜Ｘ＞は、不良とされたワード線ＷＬ１〜ＷＬ４のいずれか１つの代わりとなるスペアワード線ＳＷＬ１を特定するアドレスを含む。この場合、例えば、不良と判定されたワード線ＷＬ１のアドレスは、スペアワード線ＳＷＬ１のアドレスに入れ替えられる。或いは、不良と判定されたワード線ＷＬ１を除き、ワード線ＷＬ２〜ＷＬ４及びスペアワード線ＳＷＬ１のアドレスは、新たに振りなおされる。
【００２０】
ワード線駆動回路７は、ロウデコーダ９を介してスペアワード線ＳＷＬ１に電圧ＶＳＷＬ１を供給する。ワード線駆動回路７は、ロウデコーダ９を介してワード線ＷＬ１〜ＷＬ４に電圧ＶＷＬ１〜ＶＷＬ４を供給する。
【００２１】
選択ゲート線駆動回路８は、ロウデコーダ９を介して電圧ＳＧｕｎｓｅｌ、電圧ＳＧＳｓｅｌ＜１＞〜＜４＞、及び電圧ＳＧＤｓｅｌ＜１＞〜＜４＞を供給する。電圧ＳＧｕｎｓｅｌは、非選択とされたメモリブロックＭＢに含まれるソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤに供給される。電圧ＳＧＳｓｅｌ＜１＞〜＜４＞は、各々、選択されたメモリブロックＭＢに含まれる１〜４列目に位置するソース側選択ゲート線ＳＧＳ＜１＞〜＜４＞に供給される。電圧ＳＧＤｓｅｌ＜１＞〜＜４＞は、各々、選択されたメモリブロックＭＢに含まれる１〜４列目に位置するドレイン側選択ゲート線ＳＧＤ＜１＞〜＜４＞に供給される。
【００２２】
ロウデコーダ９は、アドレス信号ＲＡｔ＜０＞〜ＲＡｔ＜Ｘ＞により特定されたワード線ＷＬ１〜ＷＬ４、スペアワード線ＳＷＬ１、ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤを駆動する。
【００２３】
次に、図２を参照して、メモリブロックＭＢ内の各種配線について説明する。上述したように、メモリブロックＭＢは、複数のメモリユニットＭＵを有する。また、メモリユニットＭＵは、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４、スペアメモリトランジスタＳＭＴｒ１）、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
【００２４】
図２に示すように、メモリブロックＭＢ内の全てのメモリユニットＭＵ（ｎ×４個）のソース（スペアメモリトランジスタＳＭＴｒのソース）は、１本のソース線ＳＬに共通接続されている。
【００２５】
カラム方向に１列に並ぶ４個のメモリユニットＭＵのドレイン（ドレイン側選択トランジスタＳＤＴｒのドレイン）は、１本のビット線ＢＬに接続されている。ビット線ＢＬは、１つのメモリブロックＭＢ内にｎ本もうけられている。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。
【００２６】
図２に示すように、ワード線ＷＬ１〜ＷＬ４は、各々、メモリブロックＭＢ内の全てのメモリトランジスタＭＴｒ１〜ＭＴｒ４（ｎ×４個）のゲートに共通接続されている。すなわち、ワード線ＷＬ１〜ＷＬ４は、各々、１つのメモリブロックＭＢに１本だけ設けられている。
【００２７】
また、図２に示すように、スペアワード線ＳＷＬ１は、メモリブロックＭＢ内の全てのスペアメモリトランジスタＳＴｒ（ｎ×４個）のゲートに共通接続されている。すなわち、スペアワード線ＳＷＬ１は、１つのメモリブロックＭＢに１本だけ設けられている。
【００２８】
ソース側選択ゲート線ＳＧＳは、ロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートに共通接続されている。すなわち、図２に示す例では、ソース側選択ゲート線ＳＧＳは、１つのメモリブロックＭＢに４本設けられている。
【００２９】
ドレイン側選択ゲート線ＳＧＤは、ロウ方向に１列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートに共通接続されている。すなわち、図２に示す例では、ドレイン側選択ゲート線ＳＧＤは、１つのメモリブロックＭＢに４本設けられている。
【００３０】
次に、図３及び図４を参照して、第１実施形態に係るメモリセルアレイ１の積層構造について説明する。メモリセルアレイ１は、図３及び図４に示すように、半導体基板１０、半導体基板１０上に順次積層されたソース側選択トランジスタ層２０、メモリ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０を有する。
【００３１】
ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する。メモリ層３０は、メモリストリングＭＳ（スペアメモリトランジスタＳＭＴｒ１、及びメモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ビット線ＢＬ、及びその他の各種配線として機能する。
【００３２】
半導体基板１０は、その上面に拡散層１１を有する。拡散層１１は、ソース線ＳＬとして機能する。
【００３３】
ソース側選択トランジスタ層２０は、図３及び図４に示すように、半導体基板１０上に絶縁層を介してソース側導電層２１を有する。ソース側導電層２１は、ソース側選択トランジスタＳＳＴｒのゲート、及びソース側選択ゲート線ＳＧＳとして機能する。ソース側導電層２１は、各メモリブロックＢＫ内にて、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層２１は、不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３４】
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ホール２２を有する。ソース側ホール２２は、ソース側導電層２１を貫通するように形成されている。ソース側ホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００３５】
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ゲート絶縁層２３、及びソース側柱状半導体層２４を有する。ソース側柱状半導体層２４は、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。
【００３６】
ソース側ゲート絶縁層２３は、ソース側ホール２２の側壁に所定の厚みをもって形成されている。ソース側柱状半導体層２４は、ソース側ゲート絶縁層２３の側面に接し、ソース側ホール２２を埋めるように形成されている。ソース側柱状半導体層２４は、積層方向に延びる柱状に形成されている。ソース側柱状半導体層２４は、拡散層１１と電気的に接続されるように形成されている。ソース側ゲート絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３７】
上記ソース側選択トランジスタ層２０の構成を換言すると、ソース側導電層２１は、ソース側ゲート絶縁層２３を介してソース側柱状半導体層２４を取り囲むように形成されている。
【００３８】
メモリ層３０は、図３及び図４に示すように、ソース側選択トランジスタ層２０上に絶縁層を介して順次積層されたワード線導電層３１ａ〜３１ｅを有する。ワード線導電層３１ａは、スペアメモリトランジスタＳＭＴｒ１のゲート、及びスペアワード線ＳＷＬ１として機能する。ワード線導電層３１ｂ〜３１ｅは、各々、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲート、及びワード線ＷＬ１〜ＷＬ４として機能する。
【００３９】
ワード線導電層３１ａ〜３１ｅは、メモリブロックＭＢ毎に分断され、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。ワード線導電層３１ａ〜３１ｅは、不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４０】
また、メモリ層３０は、図４に示すように、メモリホール３２を有する。メモリホール３２は、ワード線導電層３１ａ〜３１ｅを貫通するように形成されている。メモリホール３２は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール３２は、ソース側ホール２２と整合する位置に形成されている。
【００４１】
また、メモリ層３０は、図４に示すように、メモリゲート絶縁層３３、及びメモリ柱状半導体層３４を有する。メモリ柱状半導体層３４は、スペアメモリトランジスタＳＭＴｒ１のボディ（チャネル）、及びメモリトランジスタＭＴｒ１〜ＭＴｒ４のボディ（チャネル）として機能する。
【００４２】
メモリゲート絶縁層３３は、メモリホール３２の側壁に所定の厚みをもって形成されている。メモリ柱状半導体層３４は、メモリゲート絶縁層３３の側面に接し、メモリホール３２を埋めるように形成されている。メモリ柱状半導体層３４は、積層方向に延びる柱状に形成されている。メモリ側柱状半導体層３４の下面は、ソース柱状半導体層２４の上面に接するように形成されている。
【００４３】
ここで、図５を参照して、メモリゲート絶縁層３３の構成について詳しく説明する。図５は、図４の拡大図である。メモリゲート絶縁層３３は、メモリホール３２の側面側からメモリ柱状半導体層３４側へと、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを有する。電荷蓄積層３３ｂは、電荷を蓄積可能に構成されている。
【００４４】
ブロック絶縁層３３ａは、図５に示すように、メモリホール３２の側壁に所定の厚みをもって形成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側壁に所定の厚みをもって形成されている。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３３ｂは、例えば、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４５】
上記メモリ層３０の構成を換言すると、ワード線導電層３１ａ〜３１ｅは、メモリゲート絶縁層３３を介してメモリ柱状半導体層３４を取り囲むように形成されている。
【００４６】
ドレイン側選択トランジスタ層４０は、図３及び図４に示すように、ドレイン側導電層４１を有する。ドレイン側導電層４１は、ドレイン側選択トランジスタＳＤＴｒのゲート、及びドレイン側選択ゲート線ＳＧＤとして機能する。
【００４７】
ドレイン側導電層４１は、メモリ層３０の上に絶縁層を介して積層されている。ドレイン側導電層４１は、メモリ柱状半導体層３４の直上に形成されている。ドレイン側導電層４１は、各メモリブロックＢＫ内にて、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層４１は、例えば、不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４８】
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ホール４２を有する。ドレイン側ホール４２は、ドレイン側導電層４１を貫通するように形成されている。ドレイン側ホール４２は、ロウ方向及びカラム方向にマトリクス状に形成されている。ドレイン側ホール４２は、メモリホール３２に整合する位置に形成されている。
【００４９】
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ゲート絶縁層４３、及びドレイン側柱状半導体層４４を有する。ドレイン側柱状半導体層４４は、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００５０】
ドレイン側ゲート絶縁層４３は、ドレイン側ホール４２の側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層４４は、ドレイン側ゲート絶縁層４３に接し、ドレイン側ホール４２を埋めるように形成されている。ドレイン側柱状半導体層４４は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４４の下面は、メモリ柱状半導体層３４の上面に接するように形成されている。ドレイン側ゲート絶縁層４３は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層４４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００５１】
上記ドレイン側選択トランジスタ層４０の構成を換言すると、ドレイン側導電層４１は、ドレイン側ゲート絶縁層４３を介してドレイン側柱状半導体層４４を取り囲むように形成されている。
【００５２】
配線層５０は、図３及び図４に示すように、ビット層５１を有する。ビット層５１は、ビット線ＢＬとして機能する。
【００５３】
ビット層５１は、ドレイン側柱状半導体層４４の上面に接するように形成されている。ビット層５１は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ビット層５１は、タングステン等の金属にて構成されている。
【００５４】
次に、図６を参照して、マッチング回路５の具体的構成について説明する。図６に示すように、マッチング回路５は、ＸＯＲ回路５１＜０＞〜５１＜Ｘ＞、及び１個のＮＯＲ回路５２を有する。ＸＯＲ回路５１＜０＞〜５１＜Ｘ＞の一方の入力端子は、各々、アドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞を受け付ける。ＸＯＲ回路５１＜０＞〜５１＜Ｘ＞の他方の入力端子は、各々、不良アドレス信号ＲＡｅ＜０＞〜ＲＡｅ＜Ｘ＞を受け付ける。ＸＯＲ回路５１＜０＞〜５１＜Ｘ＞は、各々、入力端子にて受け付けた信号の排他的論理和に基づき、信号ＲＡ’＜０＞〜ＲＡ’＜Ｘ＞を出力する。ＮＯＲ回路５２の入力端子は、信号ＲＡ’＜０＞〜ＲＡ’＜Ｘ＞を受け付け、それら信号の否定論理和に基づき、マッチング信号ＮＧを出力する。
【００５５】
次に、図７を参照して、ロウデコーダ９の具体的構成について説明する。図７に示すように、ロウデコーダ９は、１つのメモリブロックＭＢに対して、２つ設けられている。以下、図７に示すメモリブロックＭＢの左側に位置するロウデコーダ９を、ロウデコーダ９Ａとし、図７に示すメモリブロックＭＢの右側に位置するロウデコーダ９を、ロウデコーダ９Ｂとする。
【００５６】
続いて、図８を参照して、１つのメモリブロックＭＢに着目して、ロウデコーダ９Ａ、９Ｂの構成について説明する。ロウデコーダ９Ａは、図８に示すように、ＡＮＤ回路９１ａ、レベルシフタ９２ａ、転送トランジスタＴｒａ＜１＞〜Ｔｒａ＜５＞を有する。
【００５７】
ＡＮＤ回路９１ａは、アドレス変換回路６から供給されるアドレス信号ＲＡｔ＜０＞〜ＲＡｔ＜Ｘ＞に基づき、信号ＷＬｃｔｒｌを出力する。転送トランジスタＴｒａ＜１＞〜Ｔｒａ＜５＞のゲートは、レベルシフタ９２ａを介して信号ＷＬｃｔｒｌを供給される。
【００５８】
転送トランジスタＴｒａ＜１＞は、スペアワード線ＳＷＬ１とワード線駆動回路７との間に設けられている。転送トランジスタＴｒａ＜１＞は、信号ＷＬｃｔｒｌに基づき、スペアワード線ＳＷＬ１に電圧ＶＳＷＬ１を転送する。
【００５９】
転送トランジスタＴｒａ＜２＞〜Ｔｒａ＜５＞は、各々、ワード線ＷＬ１〜ＷＬ４とワード線駆動回路７との間に設けられている。転送トランジスタＴｒａ＜２＞〜Ｔｒａ＜５＞は、各々、信号ＷＬｃｔｒｌに基づき、ワード線ＷＬ１〜ＷＬ４に電圧ＶＷＬ１〜ＶＷＬ４を転送する。
【００６０】
ロウデコーダ９Ｂは、図８に示すように、ＡＮＤ回路９１ｂ、レベルシフタ９２ｂ、インバータ９３ｂ、第１転送トランジスタＴｒｂ１１＜１＞〜Ｔｒｂ１１＜４＞、Ｔｒｂ１２（１）〜Ｔｒｂ１２（４）、及び第２転送トランジスタＴｒｂ２１＜１＞〜Ｔｒｂ２１＜４＞、Ｔｒｂ２２＜１＞〜Ｔｒｂ２２＜４＞を有する。
【００６１】
ＡＮＤ回路９１ｂは、アドレス変換回路６から供給されるアドレス信号ＲＡｔ＜０＞〜ＲＡｔ＜Ｘ＞に基づき、信号ＳＧｃｔｒｌを出力する。第１転送トランジスタＴｒｂ１１＜１＞〜Ｔｒｂ１１＜４＞、Ｔｒｂ１２＜１＞〜Ｔｒｂ１２＜４＞のゲートは、レベルシフタ９２ｂを介して信号ＳＧｃｔｒｌを供給される。一方、第２転送トランジスタＴｒｂ２１＜１＞〜Ｔｒｂ２１＜４＞、Ｔｒｂ２２＜１＞〜Ｔｒｂ２２＜４＞のゲートは、レベルシフタ９２ｂ及びインバータ９３ｂを介して信号ＳＧｃｔｒｌを供給される。
【００６２】
第１転送トランジスタＴｒｂ１１＜１＞〜Ｔｒｂ１１＜４＞は、各々、メモリブロックＭＢ内の４列のソース側選択ゲート線ＳＧＳ＜１＞〜ＳＧＳ＜４＞と選択ゲート線駆動回路８との間に設けられている。第１転送トランジスタＴｒｂ１１＜１＞〜Ｔｒｂ１１＜４＞は、信号ＳＧｃｔｒｌに基づき、選択されたメモリブロックＭＢに含まれるソース側選択ゲート線ＳＧＳ＜１＞〜ＳＧＳ＜４＞に、電圧ＳＧＳｓｅｌ＜１＞〜ＳＧＳｓｅｌ＜４＞を転送する。
【００６３】
第１転送トランジスタＴｒｂ１２＜１＞〜Ｔｒｂ１２＜４＞は、各々、メモリブロックＭＢ内の４列のドレイン側選択ゲート線ＳＧＤ＜１＞〜ＳＧＤ＜４＞と選択ゲート線駆動回路８との間に設けられている。第１転送トランジスタＴｒｂ１２＜１＞〜Ｔｒｂ１２＜４＞は、信号ＳＧｃｔｒｌに基づき、選択されたメモリブロックＭＢに含まれるドレイン側選択ゲート線ＳＧＤ＜１＞〜ＳＧＤ＜４＞に、電圧ＳＧＤｓｅｌ＜１＞〜ＳＧＤｓｅｌ＜４＞を転送する。
【００６４】
第２転送トランジスタＴｒｂ２１＜１＞〜Ｔｒｂ２１＜４＞は、各々、メモリブロックＭＢ内の４列のソース側選択ゲート線ＳＧＳ＜１＞〜ＳＧＳ＜４＞と選択ゲート線駆動回路８との間に設けられている。第２転送トランジスタＴｒｂ２１＜１＞〜Ｔｒｂ２１＜４＞は、信号ＳＧｃｔｒｌに基づき、非選択とされたメモリブロックＭＢに含まれるソース側選択ゲート線ＳＧＳ＜１＞〜ＳＧＳ＜４＞に、電圧ＳＧｕｎｓｅｌを転送する。
【００６５】
第２転送トランジスタＴｒｂ２２＜１＞〜Ｔｒｂ２２＜４＞は、各々、メモリブロックＭＢ内の４列のドレイン側選択ゲート線ＳＧＤ＜１＞〜ＳＧＤ＜４＞と選択ゲート線駆動回路８との間に設けられている。第２転送トランジスタＴｒｂ２２＜１＞〜Ｔｒｂ２２＜４＞は、信号ＳＧｃｔｒｌに基づき、非選択とされたメモリブロックＭＢに含まれるドレイン側選択ゲート線ＳＧＤ＜１＞〜ＳＧＤ＜４＞に、電圧ＳＧｕｎｓｅｌを転送する。
【００６６】
以上、図７及び図８に示した構成により、ロウデコーダ９（９Ａ、９Ｂ）は、メモリブロックＭＢ内のワード線ＷＬ１〜ＷＬ４、スペアワード線ＳＷＬ、ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤに所定の電圧を印加することができる。
【００６７】
次に、図９を参照して、第１実施形態に係る不揮発性半導体記憶装置の動作について説明する。図９は、メモリブロックＭＢ＜１＞、ＭＢ＜２＞間で、ワード線ＷＬ４がショートした例を示している。図９に示す例では、メモリブロックＭＢ＜１＞、ＭＢ＜２＞において、全てのメモリトランジスタＭＴｒ４が制御できなくなる。
【００６８】
そこで、メモリブロックＭＢ＜１＞、ＭＢ＜２＞内のワード線ＷＬ４を特定するアドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞に基づき、アドレス変換回路６は、メモリブロックＭＢ＜１＞、ＭＢ＜２＞内のスペアワード線ＳＷＬ１を特定するアドレス信号ＲＡｔ＜０＞〜ＲＡｔ＜Ｘ＞を出力する。これにより、第１実施形態は、ワード線ＷＬ４（メモリトランジスタＭＴｒ４）の代わりに、スペアワード線ＳＷＬ１（スペアメモリトランジスタＳＭＴｒ１を駆動させる。すなわち、第１実施形態は、ワード線ＷＬ１〜ＷＬ４がショートした場合に、効率的にメモリセルアレイ１を救済することができる。また、第１実施形態は、３次元的（立体的）な構造を持つメモリセルアレイ１にスペアメモリトランジスタＳＭＴｒ１、及びスペアワード線ＳＷＬ１を配置している。したがって、２次元的（平面的）な構造を持つメモリセルアレイとは異なり、第１実施形態においては、メモリセルアレイ１に更にスペアメモリトランジスタを加えたとしても、メモリセルアレイ１の占有面積（チップ面積）は増大しない。
【００６９】
［第２実施形態］
次に、第２実施形態に係る不揮発性半導体記憶装置について説明する。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７０】
先ず、図１０を参照して、第２実施形態に係るメモリブロックＭＢの回路構成について説明する。図１０に示すように、第２実施形態に係るメモリストリングＭＳは、第１実施形態の構成に加えて、更にスペアメモリトランジスタＳＭＴｒ２を有する。スペアメモリトランジスタＳＭＴｒ２は、スペアメモリトランジスタＳＭＴｒ１とメモリトランジスタＭＴｒ１との間に設けられている。
【００７１】
スペアメモリトランジスタＳＭＴｒ２は、スペアメモリトランジスタＳＭＴｒ１と同様に機能する。１つのメモリブロックＭＢ内の全てのスペアメモリトランジスタＳＭＴｒ２（ｎ×４個）のゲートには、１本のスペアワード線ＳＷＬ２が共通接続されている。
【００７２】
次に、図１１を参照して、第２実施形態に係るメモリセルアレイ１の積層構造について説明する。第２実施形態に係るメモリ層３０は、第１実施形態の構成に加えて、更にワード線導電層３１ａ’を有する。ワード線導電層３１ａ’は、スペアメモリトランジスタＳＭＴｒ２のゲート、及びスペアワード線ＳＷＬ２として機能する。また、第２実施形態において、メモリ柱状半導体層３４は、スペアメモリトランジスタＳＭＴｒ２のボディ（チャネル）としても機能する。
【００７３】
ワード線導電層３１ａ’は、絶縁層を介して、ワード線導電層３１ａとワード線導電層３１ｂとの間に設けられている。ワード線導電層３１ａ’は、メモリブロックＭＢ毎に分断され、ロウ方向及びカラム方向に延びる板状に形成されている。ワード線導電層３１ａ’は、メモリゲート絶縁層３３を介して、メモリ柱状半導体層３４を取り囲むように形成されている。ワード線導電層３１ａ’は、不純物をドープしたポリシリコンにて構成されている。
【００７４】
上記図１０及び図１１にて示された構成により、第２実施形態は、第１実施形態と同様の効果を奏する。また、第２実施形態は、ワード線ＷＬ１〜ＷＬ４（メモリトランジスタＭＴｒ１〜ＭＴｒ４）の内の２つが不良である場合、例えば、ワード線ＷＬ２とワード線ＷＬ３との間でショートが発生した場合、それらに代えて、スペアワード線ＳＷＬ１、ＳＷＬ２（スペアメモリトランジスタＳＭＴｒ１、ＳＭＴｒ２）を駆動させることができる。
【００７５】
［第３実施形態］
次に、図１２を参照して、第３実施形態に係る不揮発性半導体記憶装置について説明する。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７６】
上述したように、第１実施形態は、不良と判定されたワード線ＷＬ１〜ＷＬ４のいずれか１つに代えて、スペアワード線ＳＷＬ１を駆動させる。すなわち、第１実施形態は、不良と判定されていないワード線ＷＬ１〜ＷＬ４に代えて、スペアワード線ＳＷＬ１を駆動させない。これに対して、第３実施形態は、不良であるか否かに拘わらず、ワード線ＷＬ１〜ＷＬ４のいずれか１つに代えて、スペアワード線ＳＷＬ１を駆動させる。
【００７７】
したがって、第３実施形態は、図１２に示すように、第１実施形態と異なり、レジスタ４、及びマッチング回路５を有していない。そして、第３実施形態は、第１実施形態と異なる機能を有するアドレス変換回路６ａを有する。
【００７８】
アドレス変換回路６ａは、アドレス信号ＲＡ＜０＞〜ＲＡ＜Ｘ＞に基づき、アドレス信号ＲＡａｔ＜０＞〜ＲＡａｔ＜Ｘ＞をロウデコーダ９に出力する。アドレス信号ＲＡａｔ＜０＞〜ＲＡａｔ＜Ｘ＞は、選択されたワード線ＷＬ１〜ＷＬ４の代わりとなるスペアワード線ＳＷＬ１、及び非選択とされたワード線ＷＬ１〜ＷＬ４の代わりとなるスペアワード線ＳＷＬ１を特定するアドレスを含む。上記の構成により、第３実施形態は、第１実施形態と同様の効果を奏する。
【００７９】
［第４実施形態］
次に、第４実施形態に係る不揮発性半導体記憶装置について説明する。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８０】
先ず、図１３を参照して、第４実施形態に係るメモリブロックＭＢの回路構成について説明する。図１３に示すように、メモリストリングＭＳは、第１実施形態の構成に加えて、メモリトランジスタＭＴｒ５、ＭＴｒ６、スペアメモリトランジスタＳＭＴｒ２、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜ＭＴｒ３、メモリトランジスタＭＴｒ４〜ＭＴｒ６は、各々直列接続されている。スペアメモリトランジスタＳＭＴｒ１は、メモリトランジスタＭＴｒ１のソースに一端を接続されている。スペアメモリトランジスタＳＭＴｒ２は、メモリトランジスタＭＴｒ６のドレインに一端を接続されている。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ３とメモリトランジスタＭＴｒ４との間に設けられている。
【００８１】
メモリトランジスタＭＴｒ５、ＭＴｒ６は、メモリトランジスタＭＴｒ１〜ＭＴｒ４と同様に機能する。１つのメモリブロックＭＢ内の全てのメモリトランジスタＭＴｒ５、ＭＴｒ６（ｎ×４個）のゲートには、各々、１本のスペアワード線ＷＬ５、ＷＬ６が共通接続されている。スペアメモリトランジスタＳＭＴｒ２は、スペアメモリトランジスタＳＭＴｒ１と同様に機能する。１つのメモリブロックＭＢ内の全てのスペアメモリトランジスタＳＭＴｒ２（ｎ×４個）のゲートには、１本のスペアワード線ＳＷＬ２が共通接続されている。１つのメモリブロックＭＢ内の全てのバックゲートトランジスタＢＴｒ（ｎ×４個）のゲートには、１本のバックゲート線ＢＧが共通接続されている。
【００８２】
次に、図１４を参照して、第４実施形態に係るメモリセルアレイ１の積層構造について説明する。メモリセルアレイ１は、図１４に示すように、半導体基板１０の上に絶縁層を介して順次積層されたバックゲート層６０、メモリ層７０、選択トランジスタ層８０、及び配線層９０を有する。バックゲート層６０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層７０は、メモリトランジスタＭＴｒ１〜ＭＴｒ６、及びスペアメモリトランジスタＳＭＴｒ１、ＳＭＴｒ２として機能する。選択トランジスタ層８０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層９０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００８３】
バックゲート層６０は、図１４に示すように、バックゲート導電層６１を有する。バックゲート導電層６１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層６１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層６１は、不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００８４】
バックゲート層６０は、図１４に示すように、バックゲートホール６２を有する。バックゲートホール６２は、バックゲート導電層６１を掘り込むように形成されている。バックゲートホール６２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール６２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００８５】
メモリ層７０は、図１４に示すように、バックゲート層６０の上層に形成されている。メモリ層７０は、ワード線導電層７１ａ〜７１ｄを有する。ワード線導電層７１ａは、ワード線ＷＬ３、及びメモリトランジスタＭＴｒ３のゲートとして機能する。また、ワード線導電層７１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。ワード線導電層７１ｂは、ワード線ＷＬ２、及びメモリトランジスタＭＴｒ２のゲートとして機能する。また、ワード線導電層７１ｂは、ワード線ＷＬ５、及びメモリトランジスタＳＭＴｒ５のゲートとして機能する。ワード線導電層７１ｃは、ワード線ＷＬ１、及びメモリトランジスタＭＴｒ１のゲートとして機能する。また、ワード線導電層７１ｃは、ワード線ＷＬ６、及びメモリトランジスタＭＴｒ６のゲートとして機能する。ワード線導電層７１ｄは、スペアワード線ＳＷＬ１、及びスペアメモリトランジスタＳＭＴｒ１のゲートとして機能する。また、ワード線導電層７１ｄは、スペアワード線ＳＷＬ２、及びスペアメモリトランジスタＳＭＴｒ２のゲートとして機能する。
【００８６】
ワード線導電層７１ａ〜７１ｄは、層間絶縁層を挟んで積層されている。ワード線導電層７１ａ〜７１ｄは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びるように形成されている。ワード線導電層７１ａ〜７１ｄは、不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００８７】
メモリ層７０は、図１４に示すように、メモリホール７２を有する。メモリホール７２は、ワード線導電層７１ａ〜７１ｄ、及び絶縁層を貫通するように形成されている。メモリホール７２は、バックゲートホール６２のカラム方向の端部近傍に整合するように形成されている。
【００８８】
また、バックゲート層６０、及びメモリ層７０は、図１４に示すように、メモリゲート絶縁層７３、及びメモリ半導体層７４を有する。メモリ半導体層７４は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４、スペアメモリトランジスタＳＭＴｒ１〜ＳＭＴｒ４）のボディ（チャネル）として機能する。メモリゲート絶縁層７３は、上記実施形態と同様に、電荷を蓄積する電荷蓄積層を有する。
【００８９】
メモリ半導体層７４は、バックゲートホール６２、及びメモリホール７２を埋めるように形成されている。メモリ半導体層７４は、ロウ方向からみてＵ字状に形成されている。メモリ半導体層７４は、基板１０に対して垂直方向に延びる一対の柱状部７４ａ、及び一対の柱状部７４ａの下端を連結する連結部７４ｂを有する。メモリ半導体層７４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００９０】
上記バックゲート層６０の構成を換言すると、バックゲート導電層６１は、メモリゲート絶縁層７３を介して連結部７４ｂを取り囲むように形成されている。また、上記メモリ層７０の構成を換言すると、ワード線導電層７１ａ〜７１ｄは、メモリゲート絶縁層７３を介して柱状部７４ａを取り囲むように形成されている。
【００９１】
選択トランジスタ層８０は、図１４に示すように、ソース側導電層８１ａ、及びドレイン側導電層８１ｂを有する。ソース側導電層８１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層８１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００９２】
ソース側導電層８１ａは、メモリ半導体層７４を構成する一方の柱状部７４ａの上層に形成されている。ドレイン側導電層８１ｂは、ソース側導電層８１ａと同層であって、メモリ半導体層７４を構成する他方の柱状部７４ａの上層に形成されている。ソース側導電層８１ａ、及びドレイン側導電層８１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層８１ａ、及びドレイン側導電層８１ｂは、不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００９３】
選択トランジスタ層８０は、図１４に示すように、ソース側ホール８２ａ、及びドレイン側ホール８２ｂを有する。ソース側ホール８２ａは、ソース側導電層８１ａを貫通するように形成されている。ドレイン側ホール８２ｂは、ドレイン側導電層８１ｂを貫通するように形成されている。ソース側ホール８２ａ及びドレイン側ホール８２ｂは、各々、メモリホール７２と整合する位置に形成されている。
【００９４】
選択トランジスタ層８０は、図１４に示すように、ソース側ゲート絶縁層８３ａ、ソース側柱状半導体層８４ａ、ドレイン側ゲート絶縁層８３ｂ、及びドレイン側柱状半導体層８４ｂを有する。ソース側柱状半導体層８４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層８４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００９５】
ソース側ゲート絶縁層８３ａは、ソース側ホール８２ａの側面に所定の厚みをもって形成されている。ソース側柱状半導体層８４ａは、ソース側ゲート絶縁層８３ａの側面及び一対の柱状部７４ａの一方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。ソース側柱状半導体層８４ａは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００９６】
ドレイン側ゲート絶縁層８３ｂは、ドレイン側ホール８２ｂの側面に所定の厚みをもって形成されている。ドレイン側柱状半導体層８４ｂは、ドレイン側ゲート絶縁層８３ｂの側面及び一対の柱状部７４ｂの一方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。ドレイン側柱状半導体層８４ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００９７】
配線層９０は、ソース層９１、プラグ層９２、及びビット層９３を有する。ソース層９１は、ソース線ＳＬとして機能する。ビット層９３は、ビット線ＢＬとして機能する。
【００９８】
ソース層９１は、ソース側柱状半導体層８４ａの上面に接し、ロウ方向に延びるように形成されている。ビット層９３は、プラグ層９２を介してドレイン側柱状半導体層８４ｂの上面に接し、カラム方向に延びるように形成されている。ソース層９１、プラグ層９２、及びビット層９３は、タングステン等の金属にて構成されている。
【００９９】
以上、図１３及び図１４に示す構成により、第４実施形態は、第１実施形態と同様の効果を奏することができる。また、第４実施形態は、ワード線ＷＬ１〜ＷＬ６（メモリトランジスタＭＴｒ１〜ＭＴｒ６）内の２つが不良である場合、例えば、ワード線ＷＬ２とワード線ＷＬ３との間でショートが発生した場合、それらに代えて、スペアワード線ＳＷＬ１、ＳＷＬ２（スペアメモリトランジスタＳＭＴｒ１、ＳＭＴｒ２）を駆動させることができる。また、ソース線ＳＬ（ソース層９１）は金属にて構成されているので、第４実施形態のソース線ＳＬは第１実施形態よりも低抵抗となる。また、第４実施形態は、ワード線導電層７１ｄを１層形成するだけで、２つのスペアワード線ＳＷＬ１、ＳＷＬ２、及びスペアメモリトランジスタＳＭＴｒ１、ＳＭＴｒ２を形成することができる。
【０１００】
［その他実施形態］
以上、実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１０１】
例えば、上記第１実施形態は、１つのメモリストリングＭＳ中に１つのスペアメモリトランジスタＳＭＴｒ１を有し、第２実施形態は、１つのメモリストリングＭＳ中に２つのスペアメモリトランジスタＳＭＴｒ１、ＳＭＴｒ２を有する。しかしながら、第１及び第２実施形態は、１つのメモリストリングＭＳ中に３つ以上のスペアメモリトランジスタを有していてもよい。
【０１０２】
また、上記第２実施形態において、スペアメモリトランジスタＳＭＴｒ１、ＳＭＴｒ２は、直列に接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４の一端側に設けられている。しかしながら、図１５Ａに示すように、第２実施形態は、更にスペアメモリトランジスタＳＭＴｒ３、ＳＭＴｒ４を有し、スペアメモリトランジスタＳＭＴｒ１〜ＳＭＴｒ４は、直列に接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４の両端に設けられていてもよい。また、図１５Ｂに示すように、スペアメモリトランジスタＳＭＴｒ１〜ＳＭＴｒ４は、メモリトランジスタＭＴｒ１〜ＭＴｒ４の間に設けられていてもよい。
【符号の説明】
【０１０３】
１０…半導体基板、 ２０…ソース側選択トランジスタ層、 ３０、７０…メモリ層、 ４０…ドレイン側選択トランジスタ層、 ５０、９０…配線層、 ６０…バックゲート層、 ８０…選択トランジスタ層、 ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、 ＳＭＴｒ１〜ＳＭＴｒ４…スペアメモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ。
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリトランジスタ、及びスペアメモリトランジスタを直列接続してなるメモリストリングと、
前記メモリトランジスタのゲートに接続されたワード線と、
前記スペアメモリトランジスタのゲートに接続されたスペアワード線と、
前記メモリストリングに供給する電圧を制御する制御回路とを備え、
前記メモリストリングは、
基板に対して垂直方向に延び、前記メモリトランジスタのボディ、及びスペアメモリトランジスタのボディとして機能する第１半導体層と、
前記第１半導体層の側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層を介して前記第１半導体層の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能する複数の第１導電層と、
前記電荷蓄積層を介して前記第１半導体層の側面を取り囲むように形成され、前記スペアメモリトランジスタのゲート及び前記スペアワード線として機能する第２導電層とを備え、
前記制御回路は、前記ワード線に代えて前記スペアワード線を駆動可能である
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記スペアメモリトランジスタは、前記メモリストリング中に複数個設けられ、
前記第２導電層は、複数層設けられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
消去単位となるメモリブロックに含まれる複数の前記メモリトランジスタのゲートに共通接続されたワード線と、
前記メモリブロックに含まれる複数の前記スペアメモリトランジスタのゲートに共通接続されたスペアワード線とを備え、
前記第１導電層は、複数の前記第１半導体層を取り囲むように形成され且つ前記メモリブロック毎に分断され、
前記第２導電層は、複数の前記第１半導体層を取り囲むように形成され且つ前記メモリブロック毎に分断されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、
不良であると判定された前記ワード線を特定する第１アドレスを記憶したレジスタと、
前記第１アドレスと、選択された前記ワード線を特定する第２アドレスとが一致する場合に、検出信号を出力するマッチング回路と、
前記第２アドレス及び前記検出信号に基づき、選択された前記ワード線の代わりとなる前記スペアワード線を特定する第３アドレスを出力するアドレス変換回路と、
前記第３アドレスにより特定された前記スペアワード線を駆動するロウデコーダとを備える
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、
選択された前記ワード線を特定する第１アドレスと、前記第１アドレスに基づき、選択された前記ワードの代わりとなる前記スペアワード線、及び非選択とされた前記ワード線の代わりとなる前記スペアワード線を特定する第２アドレスとを出力するアドレス変換回路と、
前記第２アドレスにより特定された前記スペアワード線を駆動するロウデコーダとを備える
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記スペアメモリトランジスタは、直列に接続された前記メモリトランジスタの一端に設けられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記スペアメモリトランジスタは、直列に接続された前記メモリトランジスタの両端に設けられている
ことを特徴とする請求項２項記載の不揮発性半導体記憶装置。
【請求項８】
前記スペアメモリトランジスタは、前記メモリトランジスタの間に設けられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記第１半導体層は、
基板に対して垂直方向に延びる一対の柱状部と、
一対の前記柱状部の下端を連結する連結部とを備える
ことを特徴とする請求項１乃至請求項８のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１０】
前記メモリストリングの一端に一端を接続された第１トランジスタを備え、
前記第１トランジスタは、
前記第１半導体層の下面から垂直方向に延び、前記第１トランジスタのボディとして機能する第２半導体層と、
前記第２半導体層の側面を取り囲む第１ゲート絶縁層と、
前記第１ゲート絶縁層を介して前記第２半導体層の側面を取り囲み、前記第１トランジスタのゲートとして機能する第３導電層とを備える
ことを特徴とする請求項１乃至請求項８のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１１】
前記メモリストリングの他端に一端を接続された第２トランジスタを備え、
前記第２トランジスタは、
前記第１半導体層の上面から垂直方向に延び、前記第２トランジスタのボディとして機能する第３半導体層と、
前記第３半導体層の側面を取り囲む第２ゲート絶縁層と、
前記第２ゲート絶縁層を介して前記第３半導体層の側面を取り囲み、前記第２トランジスタのゲートとして機能する第４導電層とを備える
ことを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
前記メモリストリングの一端に一端を接続された第１トランジスタを備え、
前記第１トランジスタは、
一対の前記第１半導体層の一方の上面から垂直方向に延び、前記第１トランジスタのボディとして機能する第２半導体層と、
前記第２半導体層の側面を取り囲む第１ゲート絶縁層と、
前記第１ゲート絶縁層を介して前記第２半導体層の側面を取り囲み、前記第１トランジスタのゲートとして機能する第３導電層とを備える
ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１３】
前記メモリストリングの他端に一端を接続された第２トランジスタを備え、
前記第２トランジスタは、
一対の前記第１半導体層の他方の上面から垂直方向に延び、前記第２トランジスタのボディとして機能する第３半導体層と、
前記第３半導体層の側面を取り囲む第２ゲート絶縁層と、
前記第２ゲート絶縁層を介して前記第３半導体層の側面を取り囲み、前記第２トランジスタのゲートとして機能する第４導電層とを備える
ことを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１】
電気的に書き換え可能な複数のメモリトランジスタ、及びスペアメモリトランジスタを直列接続してなるメモリストリングと、
前記メモリトランジスタのゲートに接続されたワード線と、
前記スペアメモリトランジスタのゲートに接続されたスペアワード線と、
前記メモリストリングに供給する電圧を制御する制御回路とを備え、
前記メモリストリングは、
基板に対して垂直方向に延び、前記メモリトランジスタのボディ、及びスペアメモリトランジスタのボディとして機能する第１半導体層と、
前記第１半導体層の側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層を介して前記第１半導体層の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能する複数の第１導電層と、
前記電荷蓄積層を介して前記第１半導体層の側面を取り囲むように形成され、前記スペアメモリトランジスタのゲート及び前記スペアワード線として機能する第２導電層とを備え、
前記制御回路は、前記ワード線に代えて前記スペアワード線を駆動可能である
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記スペアメモリトランジスタは、前記メモリストリング中に複数個設けられ、
前記第２導電層は、複数層設けられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
消去単位となるメモリブロックに含まれる複数の前記メモリトランジスタのゲートに共通接続されたワード線と、
前記メモリブロックに含まれる複数の前記スペアメモリトランジスタのゲートに共通接続されたスペアワード線とを備え、
前記第１導電層は、複数の前記第１半導体層を取り囲むように形成され且つ前記メモリブロック毎に分断され、
前記第２導電層は、複数の前記第１半導体層を取り囲むように形成され且つ前記メモリブロック毎に分断されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、
不良であると判定された前記ワード線を特定する第１アドレスを記憶したレジスタと、
前記第１アドレスと、選択された前記ワード線を特定する第２アドレスとが一致する場合に、検出信号を出力するマッチング回路と、
前記第２アドレス及び前記検出信号に基づき、選択された前記ワード線の代わりとなる前記スペアワード線を特定する第３アドレスを出力するアドレス変換回路と、
前記第３アドレスにより特定された前記スペアワード線を駆動するロウデコーダとを備える
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、
選択された前記ワード線を特定する第１アドレスと、前記第１アドレスに基づき、選択された前記ワードの代わりとなる前記スペアワード線、及び非選択とされた前記ワード線の代わりとなる前記スペアワード線を特定する第２アドレスとを出力するアドレス変換回路と、
前記第２アドレスにより特定された前記スペアワード線を駆動するロウデコーダとを備える
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記スペアメモリトランジスタは、直列に接続された前記メモリトランジスタの一端に設けられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記スペアメモリトランジスタは、直列に接続された前記メモリトランジスタの両端に設けられている
ことを特徴とする請求項２項記載の不揮発性半導体記憶装置。
【請求項８】
前記スペアメモリトランジスタは、前記メモリトランジスタの間に設けられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記第１半導体層は、
基板に対して垂直方向に延びる一対の柱状部と、
一対の前記柱状部の下端を連結する連結部とを備える
ことを特徴とする請求項１乃至請求項８のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１０】
前記メモリストリングの一端に一端を接続された第１トランジスタを備え、
前記第１トランジスタは、
前記第１半導体層の下面から垂直方向に延び、前記第１トランジスタのボディとして機能する第２半導体層と、
前記第２半導体層の側面を取り囲む第１ゲート絶縁層と、
前記第１ゲート絶縁層を介して前記第２半導体層の側面を取り囲み、前記第１トランジスタのゲートとして機能する第３導電層とを備える
ことを特徴とする請求項１乃至請求項８のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１１】
前記メモリストリングの他端に一端を接続された第２トランジスタを備え、
前記第２トランジスタは、
前記第１半導体層の上面から垂直方向に延び、前記第２トランジスタのボディとして機能する第３半導体層と、
前記第３半導体層の側面を取り囲む第２ゲート絶縁層と、
前記第２ゲート絶縁層を介して前記第３半導体層の側面を取り囲み、前記第２トランジスタのゲートとして機能する第４導電層とを備える
ことを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
前記メモリストリングの一端に一端を接続された第１トランジスタを備え、
前記第１トランジスタは、
一対の前記第１半導体層の一方の上面から垂直方向に延び、前記第１トランジスタのボディとして機能する第２半導体層と、
前記第２半導体層の側面を取り囲む第１ゲート絶縁層と、
前記第１ゲート絶縁層を介して前記第２半導体層の側面を取り囲み、前記第１トランジスタのゲートとして機能する第３導電層とを備える
ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１３】
前記メモリストリングの他端に一端を接続された第２トランジスタを備え、
前記第２トランジスタは、
一対の前記第１半導体層の他方の上面から垂直方向に延び、前記第２トランジスタのボディとして機能する第３半導体層と、
前記第３半導体層の側面を取り囲む第２ゲート絶縁層と、
前記第２ゲート絶縁層を介して前記第３半導体層の側面を取り囲み、前記第２トランジスタのゲートとして機能する第４導電層とを備える
ことを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【公開番号】特開２０１２−６９６０５（Ｐ２０１２−６９６０５Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１１２９３（Ｐ２０１０−２１１２９３）
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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