【課題】 干渉効果を減らすためのフラッシュメモリ素子およびその製造方法を提供すること。
【解決手段】 一方向に配列される素子分離膜によって定められる活性領域を有する半導体基板と、前記素子分離膜に垂直な方向に配列されるコントロールゲートラインと、前記コントロールゲートラインの下部の活性領域上に形成されるフローティングゲートと、前記素子分離膜の内部に前記素子分離膜の配列方向に沿ってライン状に形成され、前記素子分離膜を介して隣り合うフローティングゲート間の干渉が防止できるように電圧が印加されるアイランドポリシリコンラインとを含む、フラッシュメモリ素子を提供する。 （もっと読む）

【課題】ＮＡＮＤ構造のマルチビット不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】ボディーから上方に突出し、その間に第１絶縁膜が埋め込まれた少なくとも一対のフィンを有する半導体基板を備える不揮発性メモリ素子である。複数の制御ゲート電極は、第１絶縁膜及び一対のフィンを横切って伸張し、一対のフィンの外側の少なくとも上部を覆い、半導体基板と絶縁されうる。複数のストレージノードは、複数の制御ゲート電極と一対のフィンとの間にそれぞれ介在され、半導体基板と絶縁される。複数の制御ゲート電極は、順次に２個ずつ対をなし、同じ対の制御ゲート電極は、第１離隔距離を有し、隣接した互いに異なる対の隣接した制御ゲート電極は、第１離隔距離より大きい第２離隔距離を有する。 （もっと読む）

【課題】プログラミング速度の改善されたＥＥＰＲＯＭを提供する。
【解決手段】半導体基板、半導体基板に活性領域を定義する素子分離膜、活性領域に形成されたトレンチを充填する少なくとも一つの絶縁膜、絶縁膜上に形成された浮遊ゲート絶縁膜、及び浮遊ゲート絶縁膜上に形成された浮遊ゲート導電膜を備えるＥＥＰＲＯＭである。 （もっと読む）

【課題】隣接するゲート間における電気的ショート等の装置の誤動作を防ぐことが可能な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板１１上において、素子分離領域２２により分離された素子領域２１上に、ゲート絶縁膜１２を介して形成された浮遊ゲート電極１３と、浮遊ゲート電極１３の上面から側面の途中までを覆うように形成されたゲート間絶縁膜３１と、浮遊ゲート電極１３上にゲート間絶縁膜３１を介して形成された制御ゲート電極３２とを備え、浮遊ゲート電極１３の上面から、側面におけるゲート間絶縁膜３１で覆われている部分までが、半導体基板１１の表面に垂直な方向から傾斜したテーパ状の形状を有し、ゲート間絶縁膜３１で覆われていない部分が、半導体基板１１の表面に垂直な形状を有することを特徴とする。 （もっと読む）

【課題】反転層を配線に利用するメモリ方式を採用した不揮発性半導体記憶装置において、メモリセル間の特性ばらつきを低減することのできる技術を提供する。
【解決手段】補助電極（５ｎ−１），５ｎ，５（ｎ＋１）はメモリマットの端部で一本おきに結束されて配線１６，１７に接続されている。拡散層からなるローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１），４（ｎ＋２）は、選択トランジスタを介してグローバルデータ線１８に接続されている。反転層配線１５へはメモリマットの端部１９とメモリマットの中央部２０において給電されており、メモリマットの中央部２０での給電はワード線ＷＬ（制御電極６）と並行して形成された配線１４が用いられる。 （もっと読む）

【課題】単一セル２ビット保存で集積度を上げ、ソース側注入効果でメモリー効率と速度を向上し、簡単な製造方法でコストを低減させた非揮発性メモリーとその製造方法および操作方法を提供する。
【解決手段】基板２００中に少なくとも２ビット線ＢＬ１，ＢＬ２が平行に配列されるとともに、第１方向に沿って延伸され、複数の選択ゲート構造２０２ａ〜２０２ｅが、それぞれ２ビット線ＢＬ１，ＢＬ２間に平行に配列されるとともに第１方向に沿って延伸され、２つの隣接する選択ゲート構造２０２ａ〜２０２ｅ間にギャップが形成され、複数の制御ゲート線ＣＧ１がそれぞれ複数の隣接する２つの選択ゲート構造２０２ａ〜２０２ｅ間のギャップに充填されて、平行に配列され、かつ第１方向と交差する第２方向に沿って延伸され、多数の電荷蓄積層２０６ａ〜２０６ｈが、それぞれ複数の選択ゲート構造２０２ａ〜２０２ｅおよび複数の制御ゲート線ＣＧ１間に配置される。 （もっと読む）

【課題】島状半導体層を有する半導体装置において、基板上に形成した島状半導体層の側壁部と基板表面部もしくは前記基板表面に平行な面とにそれぞれの箇所に適した回路素子や非回路パターンを形成した半導体装置およびその製造方法を提供する。
【解決手段】半導体基板上の一部の領域に形成された島状半導体層と、前記島状半導体層の側壁上に形成された第１素子と、前記半導体基板上の他の領域の表面に形成された１以上の第２素子と前記他の領域の表面に形成された非回路パターンとのいずれか一方あるいは両方を備えることを特徴とする半導体装置。 （もっと読む）

【課題】従来の技術では、同一の半導体基板上にＤＲＡＭと不揮発性メモリ（例えばフラッシュメモリ）を混載させるにあたり、製造工程数を増加させることなく、不揮発性メモリのコントロールゲートとフローティングゲート間の絶縁膜の材質・厚さを、不揮発性メモリに最適なものとすることができなかった。
【解決手段】配線をコントロールゲートとして機能させ、コンタクトと当該コンタクトに接続したゲート電極とをフローティングゲートとして機能させる。 （もっと読む）

【課題】微細化に伴う浮遊ゲート（ＦＧ）電極間の浮遊容量の増加を抑制できる不揮発性メモリセルを実現すること。
【解決手段】チャネル幅方向において、ＦＧ電極幅は、メモリセル高さ方向に変化し、かつ、ＦＧ電極底面よりも上の領域とＦＧ電極上面よりも下の領域の間で最小となり、チャネル幅方向において、素子分離絶縁膜上面が半導体基板表面よりも高くかつ、ＦＧ電極上面よりも低く、チャネル幅方向において、素子分離絶縁膜上面とＦＧ電極とが接する位置から下方に向かって、ＦＧ電極は幅が増加する部分を有し、チャネル幅方向において、電極間絶縁膜は素子分離絶縁膜よりも上の部分のＦＧ電極側面上にも設けられ、チャネル幅方向において、制御ゲート電極は隣接する二つのＦＧ電極間が埋め込まれるように、ＦＧ電極側面上の電極間絶縁膜上にも設けられ、チャネル長方向において、隣接する二つのメモリセルのＦＧ電極は層間絶縁膜を介して対向している。 （もっと読む）

【課題】 ゲート酸化膜の形成工程を簡略化した半導体装置の製造方法の提供。
【解決手段】半導体基板１０の上に第１導電膜１８０ａが形成される。第１導電膜１８０ａを介して半導体基板１０にイオンが注入されて、半導体基板１０に第１拡散領域１２及び第２拡散領域１３が形成される。第１導電膜１８０ａにおいて、第１表面部分１０ａ１の上に位置する部分がエッチングされて、第１表面部分１０ａ１が露出される。第１表面部分１０ａ１は、半導体基板１０の表面の一部である。露出された第１表面部分１０ａ１が熱酸化されて第１ゲート酸化膜１１が形成され、第１導電膜１８０ｂが熱酸化されて第２ゲート酸化膜１８０ｃが形成される。 （もっと読む）

【課題】動作上の信頼性を向上させること。
【解決手段】基板１上の第１の領域に配設されたセレクトゲート３ａと、第１の領域に隣接する第２の領域に配設されたフローティングゲート６ａと、第２の領域と隣接する第３の領域に設けられた第１および第２の拡散領域７ａ、７ｂと、フローティングゲート６ａの上に配設されたコントロールゲート１１と、を備え、フローティングゲート６ａは、上端面が平坦である。 （もっと読む）

フローティングゲート間に浅溝素子分離構造（ＳＴＩ）を有し、浅溝素子分離誘電体がエッチングされるフローティングゲート間に延びるコントロールゲートを有する不揮発性メモリが形成される。エッチング深度の制御は、イオン注入を使用して、基礎をなす誘電体と比較して高いエッチングレートで誘電体の層を作ることによって達成される。導電層は、注入中に基板と重なる。メモリアレイ内に少量のポリシリコンという特徴を有し、周辺領域の大量のポリシリコンという特徴を有する基板は、周辺領域における突起部と、突起部が除去されると停止するソフト化学的機械的研磨ステップとを使用して正確に平坦化される。
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【課題】不良メモリセルの救済効率を向上出来る半導体記憶装置を提供すること。
【解決手段】複数のメモリセルアレイ０〜ｊと、ビット線ＢＬと、前記ビット線を選択するカラムゲート２０と、前記読み出されたデータの誤り訂正を行う誤り訂正回路１６とを具備し、前記メモリセルアレイは、半導体基板４０内に周期的に繰り返して形成された第１素子分離領域ＳＴＩと、隣接する前記素子分離領域ＳＴＩ間の素子領域ＡＡ上に形成された前記メモリセルＭＣとを含み、前記ワード線方向に沿って複数配置された第１領域ＡＡＧと、前記第１領域ＡＡＧに隣接して設けられ、幅が前記第１素子分離領域ＳＴＩよりも大きい第２素子分離領域ＳＴＩを含む第２領域ＳＡ１とを備え、前記第１領域ＡＡＧ内において、前記第２領域ＳＡ１に隣接するビット線のアドレスが、前記メモリセルアレイ間で異なる。 （もっと読む）

【課題】 書き込み動作を高速化させることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供すること。
【解決手段】 半導体チップと、このチップに配置され、３値以上のデータを記憶可能で、かつ、データの書き換え可能な不揮発性メモリセルと、を備え、２以上ある書き込みしきい値電圧の分布幅を、２以上ある書き込みレベルに応じて変える。 （もっと読む）

【課題】ＮＯＲ型のメモリセルに形成するワード線の抵抗を低減する。
【解決手段】シリコン基板１は、ＳＴＩ２により活性領域３が分離形成される。活性領域３を直交するようにゲート電極４が所定間隔で形成される。ワード線としてのゲート電極４は、コントロールゲート電極としての多結晶シリコン膜、ＷＳｉ膜が積層され、その上の上面には、シリコン窒化膜１７が形成されるが、これには開口部が形成され、タングステンなどの導体が溝配線５として埋め込まれる。この構成により、微細化が進んでも、ワード線の高抵抗化を抑制できる。 （もっと読む）

【課題】不揮発性メモリセルの特性に応じてＲＴＳの影響を減少させる。
【解決手段】フラッシュメモリ（１）は、メモリアレイ（３）と制御回路（１６）とを有する。メモリアレイは、半導体基板（３０）とゲート絶縁膜（３７）と電荷蓄積領域（３６）を有し、電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数のメモリトランジスタ（２１）を有する。制御回路は、メモリトランジスタから記憶情報を読み出す前に、界面（３７Ａ、３７Ｃ）とゲート絶縁膜のバルク（３７Ｂ）からなるＲＴＳ依存領域（Ａ）に存在するＲＴＳ発生要因電子（Ｂ）を一時的に排除するための電圧、又はＲＴＳ依存領域にＲＴＳ発生要因電子を一時的に捕獲するための電圧を、メモリトランジスタの選択端子に印加する。制御回路は、ＲＴＳ依存領域の電荷状態を揃えて読み出し動作を行なうことにより、ＲＴＳの影響による閾値電圧の不所望な変動を減少させることができる。 （もっと読む）

【課題】高品質の極薄酸化膜を均一な膜厚で再現性良く形成する。
【解決手段】半導体ウエハ１Ａを酸化膜形成室１０７の熱処理チャンバ１２０へ導入する工程と、熱処理チャンバ１２０内のガス雰囲気を窒素によって置換する工程と、第１の温度で、触媒を用いて酸素と水素から水分を合成する工程と、合成した水分を前記酸化炉１０７の熱処理チャンバ１２０へ導入して、気化状態を維持したまま、熱処理チャンバ１２０内の半導体ウエハ１Ａの第１主面上に水分を含んだ酸化性雰囲気を形成する工程と、熱処理チャンバ１２０内の水分を含んだ酸化性雰囲気において、前記第１の温度より高い第２の温度まで半導体ウエハ１Ａの主面をランプ加熱して、半導体ウエハ１Ａの第１主面上のシリコン表面を熱酸化処理して絶縁膜を形成する工程と、前記工程の後、熱処理チャンバ１２０内の前記水分を含んだ酸化性雰囲気を窒素によって置換する工程とを有する。 （もっと読む）

本発明は、半導体のソース及びドレイン領域と、半導体チャネル領域と、電荷蓄積積層体と、制御ゲートとを有し、基板層上に形成された不揮発性メモリ装置であって、前記半導体チャネル領域は、２つの側壁部と１つの頂部とを有し、且つ前記ソース領域と前記ドレイン領域との間に延在しているフィン状となっており、前記電荷蓄積積層体は、前記ソース領域と前記ドレイン領域との間に位置し、且つフィン状の前記半導体チャネル領域の長手方向に対し実質上垂直方向でこのフィン状半導体チャネル領域を越えて延在しており、前記制御ゲートは前記電荷蓄積積層体と接触している当該不揮発性メモリ装置において、アクセスゲートが、中間のゲート酸化物層を介して前記側壁部の一方に隣接しており、前記電荷蓄積積層体は、前記中間のゲート酸化物層を介して前記フィン型チャネル領域の他方の側壁部に接触している不揮発性メモリ装置を提供する。
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【課題】 補助ゲート電極を持つ不揮発性メモリを有する半導体装置において、メモリ領域の外部領域のゲート絶縁膜の信頼性を向上させる。
【解決手段】 補助ゲート電極を持つフラッシュメモリの製造方法において、周辺回路領域の半導体基板１Ｓの主面上にゲート絶縁膜７ａ，７ｄを形成した後、半導体基板１Ｓの主面上に補助ゲート配線形成用の半導体膜１０ａおよび絶縁膜１１のパターンを形成する。続いて、その半導体膜１０ａおよび絶縁膜１１のパターンをエッチングマスクとして、そこから露出するゲート絶縁膜７ａ，７ｄおよび半導体基板１Ｓをエッチングすることにより、分離用の溝１３を形成する。その後、溝１３内に絶縁膜を埋め込むことにより、溝型の分離部を形成する。 （もっと読む）

【課題】 不良解析等のため、比較的大電圧である消去電圧が印加される消去回数を記憶し、加えて消去動作を制限する集積回路装置を提供すること。
【解決手段】 ユーザーによりプログラムされるデータが記憶される不揮発性データメモリ２０と、不揮発性データメモリ２０への消去回数を記憶する不揮発性回数記憶メモリ６００と、不揮発性データメモリ２０が消去動作される毎に不揮発性回数記憶メモリ６００内の消去回数を更新する回数更新部６１０とを有する。更新部６１０は、不揮発性回数記憶メモリ６００に記憶された消去回数ｎに回数１を加えた数ｎ＋１を、予め定められた消去制限回数Ｎとを比較する比較器６１２を有し、比較結果に基づいて消去動作を制限する。 （もっと読む）