【課題】ＳＯＩ領域内に特性の均質なメモリセルを作製できるＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、ＳＯＩ領域ＳＡとエピタキシャル領域ＥＡを表面に有する半導体基板１と、ＳＯＩ領域ＳＡ上に配置される埋め込み酸化膜２と、埋め込み酸化膜２上に配置されるＳＯＩ層３と、ＳＯＩ層３上に配置される複数のメモリセルＭＣ１〜ＭＣｎと、エピタキシャル領域ＥＡに配置されるエピタキシャル層４と、エピタキシャル層４上に配置される選択ゲートトランジスタＳＧＤ，ＳＧＳとを具備し、ＳＯＩ層３は、微結晶層からなることを備える。 （もっと読む）

【課題】記憶容量が記憶素子における表面集積度の増大に、そして表面寸法に単にリンクしていない装置を提案する。
【解決手段】略０．０１（Ω・ｃｍ）^−１未満の伝導度を有する第１層（４ａ）と、略１（Ω・ｃｍ）^−１より上の伝導度を有する第２層（４ｂ）との交互配置で形成される層（４ａ、４ｂ）のスタック（４）、これらの層のスタック中に配置されて、このスタック（４）における各層（４ａ、４ｂ）を貫通する複数の柱（６、６ａ、６ｂ）、可動マイクロスパイク（２２）のネットワークを備える前記柱の端部に電圧を印加する手段、を備え、各々の柱は、半導体材料の部分及びスタックから電気的に絶縁された少なくとも１つの電荷貯蔵層（１０ａ、１０ｂ）によって囲まれた半導体材料（８ａ、８ｂ）の少なくとも一部で製造される、データ記憶装置（１００）。 （もっと読む）

【課題】特に、横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体層に設けられた半導体素子と、
前記半導体素子の周囲に設けられた遮光壁５０と、
前記半導体素子に電気的に接続された配線層２６であって、前記遮光壁５０の設けられていない開孔５２から該遮光壁５０の外側に延伸された配線層２６と、を含み、
前記配線層２６は、前記開孔５２に位置している第１部分２６Ａと、該開孔５２の外側に位置し、該配線層２６の延伸方向と交差する分岐部２８を有することで該開孔５２の幅と同一以上の幅を有する第２部分２６Ｂと、を含むパターンを有し、
前記分岐部２８において、前記遮光壁５０の外側を向いた面は、その表面に凸部を有する。 （もっと読む）

半導体基板（102）の上にあるトンネル誘電体層（104）を含むメモリセル（100）が提供される。メモリセルは、トンネル誘電体層の上にある第一の部分（106）と、第一の部分からのびるナノロッドの形の第二の部分（116）とを持つ浮遊ゲートも含む。加えて、制御ゲート層（122）は、ゲート間誘電体層（120）によって浮遊ゲートから分離される。
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【課題】金属または金属シリサイドを含む制御電極と蓄積電荷層との間に設けられる絶縁膜の薄膜化に伴う絶縁耐圧不足およびリーク電流の増加を抑制できる半導体装置を提供すること。
【解決手段】複数のメモリセルが並んだメモリセルアレイを含む半導体装置であって、前記メモリセルは、半導体基板上に設けられた第１の絶縁膜１１と、第１の絶縁膜１１上に設けられた蓄積電荷層１２，１８と、蓄積電荷層１２，１８上に設けられた第２の絶縁膜１９−２３と、蓄積電荷層１２，１８上に第２の絶縁膜１９−２３を介して設けられ、金属シリサイドを含む制御電極２９とを具備してなり、前記メモリセルのチャネル幅方向において、制御電極２９の下部角部２４は、半導体で構成され、かつ、前記金属を含まないことを特徴とする。 （もっと読む）

【課題】コントロール・ゲートによるチャネルの制御性を向上し、データを読み出す際の駆動電圧の低減及び駆動速度の高速化を可能とした半導体装置およびその製造方法を提供する。
【解決手段】Ｓｉ層５の側面及び上面に形成されたトンネルゲート絶縁膜１１及びゲート絶縁膜１５と、これらゲート絶縁膜１１、１５中に埋め込まれて周囲から絶縁されたフローティング・ゲート１３と、ゲート絶縁膜１１、１５を介して、Ｓｉ層５の一方の側面から上面を通って他方の側面にかけて形成されたコントロール・ゲート（即ち、Π型ゲート電極）１７と、を備え、Ｙ−Ｙ´線に沿った断面視で、Ｓｉ層５の側面とコントロール・ゲート１７との間にはフローティング・ゲート１３が配置されており、且つ、Ｓｉ層５の上面とコントロール・ゲート１７との間にはフローティング・ゲート１３が配置されていない。 （もっと読む）

【課題】ビット線の低抵抗化と装置の微細化を同時に実現する不揮発性半導体記憶装置及びその製造方法の提供。
【解決手段】ビット線が、チャネル長方向に隣接する２つの前記第１のゲート電極により共有され、チャネル幅方向に延在し、かつ前記第１のゲート電極をマスクとして自己整合的にＡｓを５Ｅ１４〜１Ｅ１５ｃｍ^-2の注入量でイオン注入することで形成された第１ビット線１７と、前記第１のゲート電極及び前記サイドウォールスペーサー１８をマスクとして自己整合的に形成された第２ビット線からなり、前記第２ビット線が、前記第１ビット線１７より深く形成され、かつ前記第１ビット線１７より高い不純物濃度を有し、チャネル幅方向に隣接する２つの前記第１のゲート電極１７が、その間で、かつ前記ビット線に隣接する領域にＢＦ₂を１Ｅ１３〜１Ｅ１４ｃｍ^-2の注入量でイオン注入することで形成された素子分離拡散領域を有する。 （もっと読む）

【課題】積層ゲート電極の加工を容易にするＮＡＮＤ型フラッシュメモリ等の半導体装置およびその製造方法を提供する。
【解決手段】第１のゲート絶縁膜５上に浮遊ゲート電極ＦＧとして機能し、素子分離領域Ｓｂに対して自己整合的に構成されている第１の導電膜６、ＯＮＯ膜等の第２のゲート絶縁膜７、制御ゲート電極として機能する第２の導電膜８を形成後、第１および第２の導電膜と第２のゲート絶縁膜７をゲート電極分離領域ＧＶに沿って分離する。その後、第２の導電膜８の上に対してＴｉ／ＴｉＮ等によるバリアメタル膜９ａにより下面および側面が覆われたタングステン等の金属層９ｂが積層されてなる第３の導電膜９が構成される。 （もっと読む）

【課題】 バーズビーク酸化に関する問題を効果的に解決することが可能な半導体装置を提供する。
【解決手段】 半導体基板１上に形成されたトンネル絶縁膜２ａと、トンネル絶縁膜上に形成された浮遊ゲート電極３と、浮遊ゲート電極上に形成された電極間絶縁膜６と、電極間絶縁膜上に形成された制御ゲート電極７と、トンネル絶縁膜と浮遊ゲート電極との間に形成され、且つ浮遊ゲート電極のチャネル幅方向に平行な一対の側面の下端近傍に形成された一対の酸化膜８ａと、トンネル絶縁膜と浮遊ゲート電極との間に形成され、且つ一対の酸化膜の間に形成された窒化膜２ｃとを備える。 （もっと読む）

【課題】微細化によるメモリセル間の干渉を低減し、かつ、オフ状態でのリーク電流を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０と、半導体基板に形成された複数の素子分離領域ＳＴＩと、隣り合う素子分離領域間に設けられた素子形成領域ＡＡであって、素子分離領域の隣接方向の断面において素子形成領域の側部の一部分の幅が該素子形成領域の上面の幅よりも狭い窪みＣを有する素子形成領域と、素子形成領域上に設けられた第1のゲート絶縁膜２０と、第1のゲート絶縁膜上に設けられたフローティングゲート電極ＦＧと、フローティングゲート電極上に設けられた第２のゲート絶縁膜３０と、第２のゲート絶縁膜上に設けられたコントロールゲート電極ＣＧとを備え、素子分離領域の隣接方向の断面においてフローティングゲート電極の上辺の幅がフローティングゲート電極の下辺の幅よりも狭い。 （もっと読む）

【課題】ゲート間絶縁膜より下方の膜を所望の特性を得つつ構成できるようにする。
【解決手段】Ｘ方向およびＹ方向に複数並設された浮遊ゲート電極ＦＧの上を渡って第２のゲート絶縁膜７が連続的に形成されている。このため、第２のゲート絶縁膜７上のゲート電極分離領域ＧＶに対して層間絶縁膜Ｚを埋込むときには第２のゲート絶縁膜７の上面まで埋込めばよい。 （もっと読む）

【課題】書き込み効率の向上とメモリ容量の大容量化を実現できる不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルを３次元構造化し、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを３次元化によりドレイン端に対して大きな立体角で配置される電荷蓄積層に注入してビットデータの書き込みを行う
。これにより従来のバンド間ホットエレクトロン注入を用いた書き込み方式に比べ書き込み効率が向上し、３次元化、多段積層化により大容量化を実現する。 （もっと読む）

【課題】リセスタイプの制御ゲート電極を備える半導体メモリ素子を提供する。
【解決手段】半導体基板と、半導体基板の内部にリセスされて形成された少なくとも一つの制御ゲート電極と、少なくとも一つの制御ゲート電極の側壁と半導体基板との間に介在された少なくとも一層のストレージノード膜と、少なくとも一層のストレージノード膜と半導体基板との間に介在された少なくとも一層のトンネリング絶縁膜と、少なくとも一層のストレージノード膜と少なくとも一つの制御ゲート電極との間に介在された少なくとも一層のブロッキング絶縁膜と、少なくとも一つの制御ゲート電極の側壁を取り囲むように、少なくとも一層のトンネリング絶縁膜下の半導体基板の表面付近に相互分離されるように形成された第１及び第２チャンネル領域とを備え、少なくとも一層のブロッキング絶縁膜の誘電率は、少なくとも一層のトンネリング絶縁膜の誘電率より大きいことを特徴とする。 （もっと読む）

【課題】グループ内の低次元構造体の数、グループのアスペクト比を、より正確にコントロールすることができる。
【解決手段】低次元構造体(１)の第１のグループ(３ａ)と低次元構造体(１)の第２のグループ(３ｂ)とを第１の基板に形成する工程を含む低次元構造体のカプセル化方法。低次元構造体(１)の第１のグループ(３ａ)と低次元構造体(１)の第２のグループ(３ｂ)とはマトリックス(５)に別々にカプセル化される。カプセル化後、低次元構造体(１)の第１のグループ(３ａ)と低次元構造体(１)の第２のグループ(３ｂ)とを分離してもよい。各グループは、その後、例えば第２の基板(７)に移動するなどの処理が行われる。グループ内の低次元構造体の数、グループのアスペクト比は、低次元構造体が形成される際に決定され、パターニング法を使って決定されていた従来の方法に比べて、より正確にコントロールすることができる。 （もっと読む）

【課題】浮遊ゲートに対して効率的なＦＮトンネリングを可能にするように、浮遊ゲート装置を動作させること。
【解決手段】フラッシュメモリ素子上で動作を行う方法であって、浮遊ゲートと制御ゲートの間にゲート結合率が０．４未満である場合に用いられる。電位は、制御ゲートを介して印加する必要がある。電子は、制御ゲートから浮遊ゲートに注入されるか、または浮遊ゲートから制御ゲートに放出される。注入および放出に対応した動作は、素子内に提供されるシリコンチャネルの性質によって決定される。この方法には特に、バルク結合ＦｉｎＦＥＴ状構造を用いる素子が適している。この方法は特に、ＮＡＮＤアレイ内のセル上で用いる場合にも適している。 （もっと読む）

【課題】エージングデバイスの寿命を正確にコントロールする。
【解決手段】本発明の例に関わるエージングデバイスは、上面が半導体基板11の上面よりも上にある素子分離絶縁層12と、素子分離絶縁層12により分離される第１及び第２素子領域13,14と、第１素子領域13内の半導体基板11内に形成される第１及び第２拡散層15a,15b,16a,16bと、第１及び第２拡散層間15a,15b,16a,16bの半導体基板11上に形成される第１ゲート絶縁膜19と、第２素子領域14内の半導体基板11上に形成される第２ゲート絶縁膜19と、第１及び第２ゲート絶縁膜19上に形成され、第１素子領域13から第２素子領域14まで跨って形成されるフローティングゲート電極20とを備え、第１及び第２拡散層15a,15b,16a,16bの最も深い部分は、素子分離絶縁層12から離れている。 （もっと読む）

【課題】ホットキャリアによる書き込み・消去を行うに当たり、消去後の閾値電圧のばらつきを小さくでき、且つ、誤動作を低減できる不揮発性半導体記憶装置を提供する。
【解決手段】スプリットゲート構造の不揮発性半導体記憶装置１００であって、ソース１３０を、ドレイン１２０との間にチャネル領域１２５を構成する基部１３０ａと、基部１３０ａから延設された延設部１３０ｂとにより構成し、浮遊ゲート電極１６０を、第１ゲート絶縁膜１５０ａを介して、ドレイン１２０側に偏ってチャネル領域１２５上に配置されるドレイン対向部１６０ａと、第１ゲート絶縁膜１５０ａを介してソース１３０の延設部１３０ｂ及び／又はその近傍上に配置されるソース対向部１６０ｂと、ドレイン対向部１６０ａとソース対向部１６０ｂを連結する連結部１６０ｃとにより構成した。 （もっと読む）

【課題】セル間干渉効果を抑制しつつ電極間絶縁膜容量の減少を抑制可能な半導体記憶装置を提供する。
【解決手段】ビット線方向に沿った断面において、第１導電膜１４、第１導電膜１４を挟んで互いに対向して配置された第１側壁絶縁膜４０、並びに、第１側壁絶縁膜４０及び第１導電膜１４上に設けられた第２導電膜２６を含む浮遊ゲート電極と、第２導電膜２６上の電極間絶縁膜２８と、電極間絶縁膜２８上の第３導電膜３０、及び第３導電膜３０上の第４導電膜３４を含む制御ゲート電極とを備えるメモリトランジスタを複数個配置する。 （もっと読む）

【課題】トンネル絶縁膜の膜質の劣化を防止し、且つメモリセルアレイ及び周辺回路の動作速度の低下を防止する不揮発性半導体記憶装置を提供する。
【解決手段】複数個のメモリセルトランジスタ及びそのメモリセルトランジスタを選択する選択トランジスタを配置したメモリセルアレイと、メモリセルアレイを制御する周辺回路とを備える半導体記憶装置であって、メモリセルトランジスタは、ゲート絶縁膜１２と、ゲート絶縁膜１２上の浮遊ゲート電極１３と、浮遊ゲート電極１３上に配置され、半導体記憶装置のデータ書込み及びデータ消去動作における電界印加時の通過電荷量がゲート絶縁膜１２より多い電極間絶縁膜１４と、電極間絶縁膜１４上の制御ゲート電極１５とを備える。 （もっと読む）

フローティングゲートトンネリング素子をシールドする方法とその構造体。標準的なＣＭＯＳプロセスを用いて、電界酸化物に囲まれた基板内に形成された第１および第２のドープウェル領域により定義される２つの活性領域内のゲート酸化物上にフローティングゲートを配置する工程と、前記フローティングゲートを囲むようにフローティングゲートシールド層を形成する工程を含む方法。前記フローティングゲートは、前記第１のドープウェル領域内の活性領域上の第１のフローティングゲート部および前記第２のドープウェル領域内の活性領域上の第２のフローティングゲート部を含む。前記第１のドープウェル領域と前記第１のフローティングゲート部との間にファウラーノルドハイムトンネリングのための適当な電圧カップリングが発生しうるよう、前記第１のフローティングゲート部は第２のフローティングゲート部より実質的に小さくなっている。トンネリングの方向は、前記ドープウェル領域の１つに高電圧を印加することにより決定される。
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