【課題】第１及び第２のゲート絶縁膜と第１及び第２のゲート電極とを具備する半導体装置に関し、第１のゲート電極と第２のゲート電極との間のリーク電流を抑制する。
【解決手段】第１及び第２のゲート絶縁膜と第１及び第２のゲート電極とを具備する半導体装置であって、前記第２のゲート絶縁膜の膜厚は、前記第１のゲート電極のワード線方向の第１エッジ部上における膜厚と、前記第１のゲート電極のワード線方向の第２エッジ部上における膜厚とがそれぞれ、前記第１のゲート電極の上面上における膜厚、前記第１のゲート電極のワード線方向の第１側面上における膜厚、前記第１のゲート電極のワード線方向の第２側面上における膜厚、前記第１のゲート電極のビット線方向の第１エッジ部上における膜厚、及び前記第１のゲート電極のビット線方向の第２エッジ部上における膜厚よりも厚い半導体装置。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置のフローティングゲート電極に短時間で電荷を注入する手段を提供する。
【解決手段】絶縁膜３上に形成された半導体層４とで形成された半導体基板と、半導体基板に設定されたトランジスタ形成領域の半導体層に形成されたソース層１８とドレイン層１９、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、半導体基板に設定されたキャパシタ形成領域の半導体層に形成された、ソース層と同じ型の不純物を拡散させたキャパシタ電極２３を有するＭＯＳキャパシタと、を備えた半導体記憶装置であって、ＭＯＳキャパシタのキャパシタ電極２３を多角形に形成して、その周囲に絶縁膜に向かって拡大する斜面を設け、ＭＯＳＦＥＴのチャネル領域上から、キャパシタ電極２３のＭＯＳＦＥＴ側の端部の角部上に延在し、チャネル領域およびキャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極１６を設ける。 （もっと読む）

【課題】書き換え回数の増加に伴う書き込み後の閾値電圧の低下を抑制することのできる不揮発性半導体記憶装置及びそのデータ書き換え方法を提供する。
【解決手段】アバランシェ降伏により、チャネル形成領域のドレイン近傍端部に生じるホットキャリアによって消去を行う電気的に書き換え可能な不揮発性半導体記憶装置において、チャネル形成領域を、ドレインから所定領域の第１チャネル形成領域と、第２チャネル形成領域に隣接する第２チャネル形成領域とにより構成した。そして、第２チャネル形成領域の不純物濃度を第１チャネル形成領域の不純物濃度よりも高くするとともに、２つのチャネル形成領域の境界を、ドレイン近傍端部とは異なり、ドレイン近傍端部とソース近傍端部との間の中間部内とした。 （もっと読む）

【課題】
本発明は、プログラム障害を低減し、チップ領域が小さくなるアレイ構造および改良されたMTPメモリーを提供する。
【解決手段】複数のカラムと複数の列が配置されたメモリーセルのアレイを提供する。アレイは、第１の方向中に、第１のプログラム線と、第１の消去線と、第１のワード線とを備える。第１のプログラム線は、アレイの第１の列中のメモリーセルのプログラムゲートに接続され、第１の消去線は、アレイの第１の列中のメモリーセルの消去ゲートに接続され、第１のワード線は、アレイの第１の列中のメモリーセルのワード線ノードと接続されている。 （もっと読む）

【課題】高集積化が容易で、且つ高い信頼性を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】本発明の不揮発性メモリ素子は、複数の第１半導体層、複数の第２半導体層、複数の第１ストレージノード、及び複数の第１制御ゲート電極を備える。複数の第１半導体層は、基板上に積層され、複数の第２半導体層は、複数の第１半導体層の間にそれぞれ介在して複数の第１半導体層の間に複数の第１トレンチを限定するように複数の第１半導体層の一端からリセスされ、複数の第１ストレージノードは、複数の第１トレンチの内部の第２半導体層の表面上に提供され、複数の第１制御ゲート電極は、複数の第１トレンチを満たすように複数の第１ストレージノード上に形成される。 （もっと読む）

【課題】微細化が容易で、電流駆動力が大きなニューロン素子を提供する。
【解決手段】基板２に板状の第１導電型の半導体層と、半導体層の長手方向に離間するように設けられた第２導電型のソース・ドレイン領域と、半導体層の上面に設けられた保護膜８と、ソース領域とドレイン領域との間に形成されるチャネル領域６ａと、チャネル領域６ａの両側面に設けられた一対のゲート絶縁膜１０と、チャネル領域６ａの両側面のゲート絶縁膜１０を挟み上面に保護膜８を挟む第１部分１２ａと、第１部分１２ａから延在する第２部分１２ｂと、第１および第２部分１２ａ，１２ｂよりも幅の広い第３部分１２ｃと、を有する浮遊ゲート電極１２と、浮遊ゲート電極１２の上に設けられた電極間絶縁膜１４と、浮遊ゲート電極１２の第３部分１２ｃ上に電極間絶縁膜を挟むように設けられた複数の制御ゲート電極１６_１、１６_２と、を備える。 （もっと読む）

【課題】製造工程数の削減、また、それに加えて高速動作性、高信頼性を有する不揮発性半導体記憶装置及びその製造方法を提供すること。
【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成された、ゲート絶縁膜と、浮遊ゲート層となる第１の導電体３と、制御ゲート層となる第２の導電体７と、第１の導電体と前記第２の導電体を電気的に絶縁する絶縁膜６と、からなる自己整合的な二層ゲート構造を有するメモリセルを含む。メモリセルユニットは、メモリセルが複数個直列に接続されて構成される。ゲートトランジスタは、メモリセルユニットに直列に接続される。抵抗素子は、二層ゲート構造を用いて構成され、第１の導電体が抵抗体として用いられ、この第１の導電体上の一部の領域に関し第２の導電体及び絶縁膜が除去されている。 （もっと読む）

【課題】本発明は、非揮発性メモリセル、および、その製造方法に提供することを目的とする。具体的に、本発明は、単位セルが動作する際に隣接したセルへの影響を最小にすることができる非揮発性メモリおよびその製造方法を提供することを目的とする。
【解決手段】本発明の一実施例に係る非揮発性メモリセルは、基板と、前記基板の活性領域上に形成された第１の酸化膜と、前記活性領域内に形成されたソースおよびドレインと、前記第１の酸化膜上に形成された電荷蓄積部と、前記電荷蓄積部を囲む、前記第１の酸化膜上に形成された第２の酸化膜と、前記第２の酸化膜を囲んで形成されたゲートと、を有している。 （もっと読む）

【課題】フローティングゲート用導電膜を第１導電膜および第２導電膜を形成するが、第１導電膜の厚さを低くして横縦比を低め、素子分離膜を形成して素子分離膜内にボイドが発生しないようにするフラッシュメモリ素子の製造方法を提供する。
【解決手段】第２マスク膜１１４のパターンに応じてエッチング工程を行って第２導電膜１１２の一部を除去する。除去される第２導電膜１１２の領域は、第２絶縁膜１１０が形成された素子分離領域であって、第２導電膜１１２の一部を除去して第２絶縁膜１１０が露出するようにパターニングする。これにより、第１導電膜１０４と第２導電膜１１２はフローティングゲート１１５になる。エッチング工程の際に、第２マスク膜１１４が全て除去されてもよいし、または一部残留してもよい。第２マスク膜１１４の残留物があれば除去する。 （もっと読む）

【課題】サイクリングしきい電圧シフトを改善し、且つトレンチの上部領域に形成されたオーバーハングを防止することが可能な、半導体素子の素子分離膜形成方法の提供。
【解決手段】半導体基板のアクティブ領域上にトンネル絶縁膜、および下部より上部幅が狭い導電膜を形成する段階と、前記導電膜間の前記半導体基板にトレンチを形成する段階と、前記トレンチの一部が充填されるように絶縁膜を形成する段階と、前記導電膜の上部コーナーに形成された前記絶縁膜のオーバーハングが除去されるようにエッチング工程を行う段階とを含み、前記導電膜間の空間と前記トレンチが前記絶縁膜で充填されるまで、前記絶縁膜形成段階、および前記エッチング工程段階を繰り返し行う、半導体素子の素子分離膜形成方法を提供する。 （もっと読む）

【課題】ポリシリコンフィンを有する不揮発性メモリトランジスタ、該トランジスタを備える積層型不揮発性メモリ装置、該トランジスタの製造方法及び該装置の製造方法を提供する。
【解決手段】半導体基板の上部に突出した活性フィンと、活性フィンの上面及び側壁上に位置する少なくとも一つの第１電荷保存パターンと、少なくとも一つの第１電荷保存パターンの上面上に位置し、活性フィンの上部を横切る少なくとも一つの第１制御ゲートラインと、少なくとも一つの第１制御ゲートライン上に位置する層間絶縁膜と、層間絶縁膜上に位置するポリシリコンフィンと、ポリシリコンフィンの上面及び側壁上に位置する少なくとも一つの第２電荷保存パターンと、第２電荷保存パターンの上面上に位置し、ポリシリコンフィンの上部を横切る少なくとも一つの第２制御ゲートラインと、を備える積層型不揮発性メモリ装置である。 （もっと読む）

【課題】チャンネル長を効果的に延ばしつつも高集積化の可能な不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子において、半導体基板１０５は、素子分離膜１１０により限定された活性領域１１２を備える。活性領域１１２は、少なくとも一つの突出部１１５を備える。１対の制御ゲート電極１５５ａは、少なくとも一つの突出部１１５の両側面を覆って互いに離隔される。そして、１対の電荷保存層１３５ａは、少なくとも一つの突出部１１５の両側面及び制御ゲート電極１５５ａの間に介在される。 （もっと読む）

【課題】カップリング比の低下を抑制できる不揮発性メモリセルを備えた半導体装置を提供すること。
【解決手段】 半導体装置は、基板１と、基板１上に設けられ、複数の不揮発性のメモリセルとを備え、前記メモリセルは、トンネル絶縁膜２、浮遊ゲート電極３、制御ゲート電極５、電極間絶縁膜４、電極側壁絶縁膜８とを備え、電極間絶縁膜４は、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち両端領域を除いた中央領域に設けられ、第１の誘電率を有する第１の絶縁膜４₁ と、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち前記両端領域に設けられ、かつ、前記両端領域の外に突出している第２の誘電率を有する第２の絶縁膜４₂ とを含み、第１の誘電率は第２の誘電率よりも高く、第２の誘電率はシリコン窒化膜の誘電率よりも高い。 （もっと読む）

【課題】浮遊ゲートあるいはメモリセルキャパシタの容量の増加に効果的な凹部を備えた半導体装置と、この半導体装置の最適な製造方法を提供する。
【解決手段】浮遊ゲート電極９をエッチングにより分離する際に、同時に浮遊ゲート電極９上に同時に少なくとも１つの凹部２０及び開口部２２を形成する。分離された島状の浮遊ゲート電極９上に誘電体膜１０、多結晶シリコン膜１１を形成して、複合ゲート電極１２を形成する。浮遊ゲート電極９の凹部２０及び開口部２２により、誘電体膜１０の容量を増やすことができ、メモリセルの書き込み特性及び消去特性を向上することが可能となる。 （もっと読む）

【課題】電荷蓄積用のゲート電極に付随するカップリング容量を低減する不揮発性メモリセル技術を提供する。
【解決手段】半導体基板１の主面上にはフラッシュメモリを構成する複数の不揮発性メモリセルが形成されている。各不揮発性メモリセルは、絶縁膜２と、その上に形成された浮遊ゲート電極ＦＧと、その上に形成された絶縁膜１０と、その上に形成されたワード線ＷＬとを有している。浮遊ゲート電極ＦＧは、例えばポリシリコンにより形成されており、その内部には空洞部８ｂが形成されている。これにより、隣接する浮遊ゲート電極ＦＧ同士の対向面積や浮遊ゲート電極ＦＧと他の配線（例えばプラグ２２）との対向面積を低減でき、浮遊ゲート電極ＦＧに付随するカップリング容量を低減することができるので、フラッシュメモリの性能および動作信頼性を向上させることができる。 （もっと読む）

【課題】隣り合うメモリセル間の干渉を抑制できるようにする。
【解決手段】Ｘ方向に隣り合うドレインコンタクトＤＣ間にダミーコンタクトＵＣを設けている。すると、Ｙ方向にドレインコンタクトＤＣを挟んで隣り合うメモリセルトランジスタＴｍ１およびＴｍ２のデータ保持特性を維持することができ、当該メモリセルトランジスタＴｍ１およびＴｍ２間の干渉を抑制できる。 （もっと読む）

【課題】チップ面積を縮小出来る半導体記憶装置を提供すること。
【解決手段】各々が、電荷蓄積層１２と制御ゲート１４とを含む積層ゲートを備えたメモリセルＭＴと、複数の前記メモリセルＭＴが、前記メモリセルＭＴの電流経路が第１方向に沿うように配置されたメモリセルアレイ２と、前記メモリセルアレイ２に前記第１方向に直交する第２方向で隣接して設けられ、素子分離領域ＳＴＩを備え、前記制御ゲート１４の一端側の終端部が前記素子分離領域ＳＴＩ上まで引き出されたコンタクト領域４と、前記コンタクト領域４内において、前記素子分離領域ＳＴＩ上に位置する前記制御ゲート１４上に形成されたコンタクトプラグＣＰ３とを具備し、各々の前記制御ゲート１４上に形成された前記コンタクトプラグＣＰ３は、前記コンタクト領域４内において、前記第１方向に沿った第１の軸を交互に挟むように位置する。 （もっと読む）

【課題】溝部の両側面にそれぞれ形成された２つの電荷蓄積層からデータを読み出す際のデータの読み分け性を向上させることが可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０内に設けられた溝部３０と、溝部３０の両側面に設けられたボトム酸化膜１４と、ボトム酸化膜１４の側面に設けられた２つの電荷蓄積層１６と、２つの電荷蓄積層１６の側面に設けられたトップ酸化膜１８と、溝部３０の底面上に設けられ、膜厚がトップ酸化膜１８より薄い酸化シリコン層２２と、を具備する半導体装置およびその製造方法である。 （もっと読む）

【課題】ビットライン間隔を縮小し、高記憶容量密度化の容易な半導体装置およびその製造方法を提供する。
【解決手段】本発明は、基板１０上に設けられた第１ビットライン１４と、基板１０上で第１ビットライン１４間に設けられ、第１ビットライン１４より上面の高さが高い絶縁層１２と、絶縁層１２の両側面に設けられ、第１ビットライン１４とそれぞれ接続するチャネル層１６と、チャネル層１６の絶縁層１２が設けられた側面に対向する側面に設けられた電荷蓄積層２２と、を有する半導体装置およびその製造方法である。 （もっと読む）

【課題】ＳＯＩ領域内に特性の均質なメモリセルを作製できるＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、ＳＯＩ領域ＳＡとエピタキシャル領域ＥＡを表面に有する半導体基板１と、ＳＯＩ領域ＳＡ上に配置される埋め込み酸化膜２と、埋め込み酸化膜２上に配置されるＳＯＩ層３と、ＳＯＩ層３上に配置される複数のメモリセルＭＣ１〜ＭＣｎと、エピタキシャル領域ＥＡに配置されるエピタキシャル層４と、エピタキシャル層４上に配置される選択ゲートトランジスタＳＧＤ，ＳＧＳとを具備し、ＳＯＩ層３は、微結晶層からなることを備える。 （もっと読む）