【課題】ゲート絶縁膜に所望の大きさでバーズビークが形成され、ゲート絶縁膜の電気的特性に優れた半導体装置およびその製造方法、を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板１上にトンネル酸化膜３およびポリシリコン膜４を形成する工程と、ポリシリコン膜４、トンネル酸化膜３およびシリコン基板１をエッチングしてトレンチ２ｍ，２ｎを形成する工程と、サイドウォール４１をトレンチ２ｍ，２ｎの側面に形成する工程と、シリコン基板１をエッチングしてトレンチ４２ｍ，４２ｎを形成する工程と、サイドウォール４１が存在する状態で、トレンチ４２ｍ，４２ｎの内壁、ならびにサイドウォール４１と対向するトンネル酸化膜３の端部に隣接したポリシリコン膜４およびシリコン基板１の部分を酸化し、トンネル酸化膜３の端部にバーズビーク部１１，１２を形成する工程とを備える。 （もっと読む）

【課題】カップリング比の増大を図ることができる、半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板２に形成されたトレンチ３には、埋設絶縁体４が埋設されている。埋設絶縁体４の上部は、半導体基板２の表面よりも上方に突出している。半導体基板２の表面上には、トンネル酸化膜５が形成されている。埋設絶縁体４の側方において、トンネル酸化膜５上には、フローティングゲート６が形成されている。フローティングゲート６の側部は、埋設絶縁体４の上方に迫り出し、その側面は、平面１０およびその下方に連続する曲面１１からなる。フローティングゲート６の上面１２ならびに平面１０および曲面１１からなる側面上には、ＯＮＯ膜１３がそれらの各面に接して形成されている。そして、ＯＮＯ膜１３上には、コントロールゲート１４が形成されている。 （もっと読む）

【課題】 半導体素子とその製造及び動作方法を提供する。
【解決手段】 相異なるナノ構造体を含む半導体素子である。例えば、半導体素子は、ナノワイヤーで形成された第１構成要素とナノパーティクルで形成された第２構成要素とを含む。ここで、ナノワイヤーは、双極性の炭素ナノチューブでありうる。第１構成要素は、チャンネル層であり、第２構成要素は、電荷トラップ層であるが、この場合、前記半導体素子は、トランジスタやメモリ素子でありうる。 （もっと読む）

【課題】セルトランジスタのカップリング比を向上させることのできる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、セルトランジスタＣＴを備える。セルトランジスタＣＴは、素子領域１０上に設けられたトンネル絶縁膜１１と、浮遊ゲート電極１２と、制御ゲート電極１４と、浮遊ゲート電極１２と制御ゲート電極１４との間に設けられたゲート間絶縁膜１３とを備える。浮遊ゲート電極１２の平面形状は、一部においてｙ方向に幅Ｗを有する一方、他の部分においてｙ方向を向いた側面をくぼませた凹部を設けることにより、幅Ｗよりも狭い幅を有するように形成されている。 （もっと読む）

【課題】浮遊ゲート電極の高さを低くして制御ゲート電極の形成を容易にしつつ、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させるとともにメモリセルトランジスタ間の干渉効果を低減することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板平面上で第２の方向に隣接する浮遊ゲート電極２間の素子分離領域上には、第１の絶縁膜３が形成されている。制御ゲート電極１は、素子分離領域上の第１の方向の幅Ｄ１が素子領域上の第１の方向の幅Ｄ２よりも広い。 （もっと読む）

不揮発性記憶素子の組を含むメモリシステムが開示される。所与のメモリセルは、フローティングゲートの上に誘電体キャップを有している。一実施形態では、誘電体キャップがフローティングゲートと共形ＩＰＤ層との間にある。誘電体キャップは、フローティングゲートと制御ゲートとの間の漏れ電流を削減する。誘電体キャップは、狭いステムを有するフローティングゲートのための誘電体キャップが無い場合に電界が最も強くなる場所であるフローティングゲートの上部での電界の強さを低減させることによりこの削減を実現する。 （もっと読む）

【課題】ゲート電極間にエアギャップを制御良く形成する。
【解決手段】本発明の半導体装置の製造方法では、半導体基板２上のゲート絶縁膜３上に浮遊ゲート電極用の多結晶シリコン層４を形成するときに、多結晶シリコン層４の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、この多結晶シリコン層４上に形成したゲート間絶縁膜５上に制御ゲート電極用の多結晶シリコン層９を形成するときに、多結晶シリコン層９の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、複数のゲート電極の側面が露出した状態で熱酸化処理を行なった後、エッチングすることにより、多結晶シリコン層４、９の各側面に凹部１１、１２を形成し、複数のゲート電極間に絶縁膜７を埋め込み、埋め込まれた絶縁膜７の中にエアギャップ８を形成する。 （もっと読む）

【課題】電界集中を避けるためのフローティングゲート電極の上面の丸め加工で、ゲート高さのバラツキを低減する、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】シリコン基板１にゲート絶縁膜５、多結晶シリコン膜６、加工用絶縁膜を積層して、ＲＩＥ法によりエッチングをして溝１ａ、１ｂを形成し、溝内にシリコン酸化膜を埋め込んでＣＭＰ処理をする。メモリセル領域のみシリコン酸化膜をエッチングして落とし込み、この後、下層レジストを塗布してメモリセル領域のエッチングをする。下層レジストがエッチングされて多結晶シリコン膜６が露出すると上面端部６ａが丸み加工される。これにより、多結晶シリコン膜６の上部のみを露出させて丸み加工ができ、高さのバラツキを低減できる。 （もっと読む）

【課題】セルの間の間隔が狭くなっても干渉現象を改善することができ、トンネル絶縁膜とコントロールゲートの距離を確保することができるフラッシュメモリ素子及びその製造方法を提供する。
【解決手段】半導体基板の素子分離領域に形成された素子分離膜と、半導体基板の活性領域に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された第１導電膜と、第１導電膜及び前記素子分離膜上に形成され、素子分離膜を露出させる溝が形成された誘電体膜と、溝を介して露出して前記素子分離膜に形成されたトレンチと、トレンチを含む前記誘電体膜上に形成された第２導電膜と、を含む。 （もっと読む）

不揮発性メモリセル（１０、２０、３０、４０、５０、６０、７０、８０、９０、１００）に用いられる回路は、電荷変更端子（１０２，２０２，３０２，４０２，５０２，６０２，７０２，８０２，９０２，１００１）および出力端子（１０８，２０８，３０８，４０８，５０８，６０８，７０８，８０８，９０８，１００８）を備えている。回路は、電気的にフローティングの状態にあるゲート電極と電流伝達電極を備えるアクティブ領域とを有する第１のトランジスタ（１１，２１，３１，４１，５１，６１，７１，８１，９１，１０２１）をさらに備え、電流伝達電極は出力端子に結合する。回路は第１および第２の電極を有する第２のトランジスタ（１２，２２，３２，４２，５２，６２，７２，８２，９２，１００２）をさらに備え、第１の電極は第１のトランジスタのゲート電極に、第２の電極は電荷変更端子に結合する。メモリセルの状態を変更するときには、第２のトランジスタをアクティブにし、第１のトランジスタのゲート電極とアクティブ領域の間に有意量の電荷の流出は生じない。他の実施例は電子デバイス自体およびその製法に関する。
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【課題】メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避する半導体装置を提供する。
【解決手段】半導体装置は、半導体層上に形成された第１の絶縁膜１２と、第１の電極層１３と、第１の電極層１３及び第１の絶縁膜１２を貫通して半導体層内に至るまで形成され、第１の電極層１３と自己整合的に形成され、素子領域を分離し、素子分離絶縁膜からなる複数の素子分離領域１５と、素子分離領域１５を跨いで第１の電極層１３上に形成され、第１の電極層１３の表面を露出する開口部を有する第２の絶縁膜１６と、第２の絶縁膜１６上及び第１の電極層１３の露出された表面上に形成され、開口部を介して第１の電極層１３と電気的に接続され、第１の電極層１３よりも抵抗の低い第２の電極層１８と、素子分離領域１５の上方に位置し、第２の電極層１８に電気的に接続されたコンタクトホール２０と上層配線２１とを具備する。 （もっと読む）

【課題】注入効率が高いソースサイドインジェクションによる電荷注入が可能で、標準的なＣＭＯＳプロセス工程内で基板上に実装可能な不揮発性半導体記憶装置を提供する。
【解決手段】第２不純物拡散領域７と第３不純物拡散領域８と第２ゲート電極１４を有する選択トランジスタ２と、第１不純物拡散領域６と第３不純物拡散領域８と第１ゲート電極１３を有するメモリトランジスタ３と、第４不純物拡散領域９に形成された第５不純物拡散領域１０と第３ゲート電極１７を有するＭＯＳキャパシタ４を備え、第１ゲート電極１３と第３ゲート電極１７を電気的に接続してフローティングゲートＦＧとし、第４不純物拡散領域９と第５不純物拡散領域１０を制御ゲートＣＧとし、第２ゲート電極１４を選択ゲートとしてメモリセル１を構成し、第３不純物拡散領域８の不純物密度を第１及び第２不純物拡散領域６、７より低く５×１０^１２ｉｏｎｓ／ｃｍ^２以下に設定する。 （もっと読む）

【課題】不揮発性メモリセルから記憶情報を高速に読み出すことができる半導体装置を提供する。
【解決手段】マイクロコンピュータは、内部バス６８と、前記内部バスに結合されている中央演算部６１と、前記内部バスに結合された不揮発性メモリ６３とを含む。前記不揮発性メモリは、第１ゲートと第２ゲートとを含む複数の不揮発メモリセルと、前記複数の不揮発メモリセルの一つの前記第１ゲートに結合された第１回路２１と、前記複数の不揮発メモリセルの一つの前記第２ゲートに結合された第２回路２２と、前記第１回路に供給する第１電圧と前記第２回路に供給する第２電圧とを生成する電圧生成回路ＶＳ，７７と、を含む。前記第１回路のゲート耐圧は前記第２回路のゲート耐圧より低い。 （もっと読む）

【課題】 フローティングゲート電極の膜厚を厚くすることなく高いカップリング比の実現が可能で、且つ、データ保持特性に優れ、高集積化に適した半導体装置の製造方法を提供する。
【解決手段】 半導体基板１の一部領域に基板表面より突出する第１絶縁膜６を形成し、ゲート酸化膜７を基板の露出面に形成し、ゲート酸化膜７並びに第１絶縁膜６の突出部の上面と側面を覆うように全面に導電性の第１ゲート電極膜８を形成し、少なくとも第１絶縁膜６の突出部の上面の上方に形成された第１ゲート電極膜８を選択的に除去し、第１絶縁膜６の上面位置が第１ゲート電極膜８の底面位置より低くならない範囲内で第１絶縁膜６に対してエッチング処理を施し、凹部を完全には充填しない範囲内の膜厚で全面に第２絶縁膜１０を形成し、全面に導電性の第２ゲート電極膜１１を形成する。 （もっと読む）

【課題】 メモリセルトランジスタの制御ゲート電極として金属シリサイド電極を用いても選択トランジスタメモリの特性劣化を抑制できる半導体装置を提供すること。
【解決手段】 選択トランジスタは、半導体基板１１上に設けられたゲート絶縁膜１２ｂと、ゲート絶縁膜１３ｂ上に設けられたポリシリコンゲート電極１３ｂ,１９ｂと、ポリシリコンゲート電極１３ｂ上に設けられ、金属の拡散に対してバリアとなる導電性バリア層３０と、導電性バリア層３０上に設けられたシリサイドゲート電極２５ｂとを備えている。 （もっと読む）

【課題】セルのカップリング比を向上させるフラッシュメモリ素子及びその製造方法を提供すること。
【解決手段】 半導体基板に形成され、底面に段差を有するトレンチ;前記半導体基板の活性領域に形成されたトンネル絶縁膜;前記トンネル絶縁膜上に形成された第1の導電膜;前記トレンチ及び前記第1の導電膜間を満たす素子分離膜;及び前記第1の導電膜上に片面が前記素子分離膜と一部重畳して形成される第2の導電膜を含むフラッシュメモリ素子。 （もっと読む）

【課題】消去ゲートとフローティングゲートとのカップリング容量を低下し、高速な消去動作を可能にするスプリットゲート型の不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０のチャネル領域上に第１絶縁層１２を介して設けられたフローティングゲート２０と、フローティングゲート２０上に第２絶縁層１３、１４を介して設けられた消去ゲート４０と、フローティングゲート２０及び消去ゲート４０の側方に第３絶縁層を介して設けられたコントロールゲートとを具備する。フローティングゲート２０はＵ字型であるため、フローティングゲート２０を極めて小さい面積の端部で薄い第２絶縁層１４を介して消去ゲート４０と対向させることが出来る。そのため、フローティングゲート２０と消去ゲート４０との間のカップリング容量を小さくすることができ、消去動作での消去電圧を小さく抑えることが可能となる。 （もっと読む）

【課題】不揮発性半導体記憶装置の構造を簡便化する。
【解決手段】半導体基板２０の上にゲート絶縁膜３０を介してポリシリコンからなるフローティングゲート４０が設けられている。フローティングゲート４０の両側壁には、側壁絶縁膜５０が設けられている。拡散層６０は、半導体基板２０内に設けられ、フローティングゲート４０から所定の距離だけ離間している。拡散層７０は、フローティングゲート４０に近接して半導体基板２０内に設けられている。フローティングゲート４０は、拡散層６０と拡散層７０との間のチャネル領域９０から離間して半導体基板２０内に設けられた拡散層８０とオーバーラップしている。フローティングゲート４０と容量カップリングした拡散層８０に高電圧を印加し、拡散層７０に高電圧より低い電圧を印加することによりフローティングゲート４０に電子が注入される。 （もっと読む）

【課題】スプリットゲート型の不揮発性半導体記憶装置において、消去ゲートと対向するフローティングゲートの鋭角部をより尖らせること。
【解決手段】不揮発性半導体記憶装置は、半導体基板１と、半導体基板１中のチャネル領域上のゲート絶縁膜上に並んで形成されたコントロールゲート２２及びフローティングゲート３と、フローティングゲート３の上面ＦＵＳと対向する消去ゲート１０と、を備える。フローティングゲート３の側面は、対向する第１側面ＦＳＳ１と第２側面ＦＳＳ２を含む。第１側面ＦＳＳ１と第２側面ＦＳＳ２の間隔は、上面ＦＵＳから半導体基板１側に向かうにつれて狭くなる。 （もっと読む）

【課題】ディボットを発生させることなく、フローティングゲートの鋭角部を適切に形成するスプリットゲート型の不揮発性半導体記憶装置の提供。
【解決手段】不揮発性半導体記憶装置は、コントロールゲート及びフローティングゲート３と、フローティングゲート３の上面ＦＵＳと対向する消去ゲート１０と、半導体基板１から突出する第１突出部ＰＲ１を有する第１素子分離構造６−１と、半導体基板１から突出する第２突出部ＰＲ２を有する第２素子分離構造６−２と、を備える。第１突出部ＰＲ１は、第１傾斜面ＳＬＰ１を有し、第２突出部ＰＲ２は、第２傾斜面ＳＬＰ２を有する。それら第１傾斜面ＳＬＰ１と第２傾斜面ＳＬＰ２は対向しており、その間隔は半導体基板１から離れるにつれて広くなる。フローティングゲート３は、第１突出部ＰＲ１と第２突出部ＰＲ２に挟まれており、それらより半導体基板１側に位置する部分を少なくとも有する。 （もっと読む）