【課題】スプリットゲート型の不揮発性半導体記憶装置において、消去ゲートと対向するフローティングゲートの鋭角部をより尖らせること。
【解決手段】不揮発性半導体記憶装置は、半導体基板１と、半導体基板１中のチャネル領域上のゲート絶縁膜上に並んで形成されたコントロールゲート２２及びフローティングゲート３と、フローティングゲート３の上面ＦＵＳと対向する消去ゲート１０と、を備える。フローティングゲート３の側面は、対向する第１側面ＦＳＳ１と第２側面ＦＳＳ２を含む。第１側面ＦＳＳ１と第２側面ＦＳＳ２の間隔は、上面ＦＵＳから半導体基板１側に向かうにつれて狭くなる。 （もっと読む）

【課題】 ゲート絶縁膜にかかる電界を増大させるとともに、ホットエレクトロン発生数を増加させることにより、書き込み効率の向上を実現することができる。
【解決手段】 本発明の不揮発性半導体記憶装置は、第１導電型の半導体基板１内に互いに離間して形成された第２導電型のソース領域２及びドレイン領域３の間に、ソース領域２及びドレイン領域３と離間形成されるように第２導電型の半導体領域４を備える。そして、このソース領域２と半導体領域４との間、及びドレイン領域３と半導体領域４との間の半導体基板１上には、第１及び第２の浮遊ゲート６ａ、６ｂが互いに隔てられ、かつ第１のゲート絶縁膜５を介してそれぞれ形成されている。また、第１及び第２の浮遊ゲート６上、並びに第１及び第２の浮遊ゲート６ａ、６ｂ間の第１のゲート絶縁膜５上に、ゲート間絶縁膜７及び第２のゲート絶縁膜８をそれぞれ介して制御ゲート９が設けられている。 （もっと読む）

【課題】本発明は、フローティングゲートを多層の導電膜が積層された構造で形成して隣接するメモリセル間の干渉現象を減少させることが出来るフラッシュメモリ素子の製造方法を提供することを可能にすることを目的としている。
【解決手段】 半導体基板上にトンネル絶縁膜及び非晶質の第１の導電膜を形成する段階と、非晶質の第１の導電膜を結晶質の第１の導電膜に変形させるための熱処理工程を行う段階と、結晶質の第１の導電膜上に第２の導電膜を形成する段階と、第２の導電膜をパターニングする第１のエッチング工程を行う段階と、結晶質の第１の導電膜上の酸化膜を除去するための第２のエッチング工程を行う段階と、非晶質の第１の導電膜をパターニングする第３のエッチング工程を行う段階とを含むことを特徴とする。 （もっと読む）

【課題】メモリセルの微細化を図ることが可能なＮＯＲ型フラッシュメモリを提供する。
【解決手段】ＮＯＲ型フラッシュメモリのメモリセルトランジスタは、列方向の一方で隣接する他のメモリセルトランジスタとソース拡散層２８ｂを共有するとともに、列方向の他方で隣接するさらに他のメモリセルトランジスタとドレイン拡散層２８ａを共有する。ソースのローカルインターコネクト溝と、ドレインのコンタクトプラグ３７ａは、いずれもセルフアラインにより形成される。ソース拡散層２８ｂの列方向の幅は、ドレイン拡散層２８ａの列方向の幅よりも狭い。 （もっと読む）

【課題】 ＭＯＮＯＳ型メモリセル等のメモリセル当たりに２つの記憶サイトを有する不揮発性半導体記憶装置に好適で、簡単な製造工程により半導体基板表面へのダメージを抑制して記憶サイトを分離可能な製造方法を提供する。
【解決手段】 半導体基板１表面にゲート酸化膜２とゲート電極膜３を堆積し、ゲート電極膜３をパターニングしてゲート電極４を形成し、ゲート酸化膜２を等方性エッチングして、ゲート電極４の周縁部下側に位置するゲート酸化膜２を横方向からエッチング除去し、電荷保持膜５，６を堆積し、ゲート電極４の周縁部下側のゲート酸化膜２がエッチング除去された後の間隙部２ａを電荷保持膜５，６により充填し、ゲート電極４をマスクにして不純物注入してゲート電極４の両側にソース及びドレイン領域となる不純物拡散領域７を形成し、電荷保持膜５，６を異方性エッチングでエッチバックする。 （もっと読む）

【課題】所望の特性の層をより良好に確保できる多層浮遊ゲート不揮発性メモリデバイスを提供する。
【解決手段】本発明は、異なる導電性または半導電性の材料で構築された少なくとも２つの層（１ａ，１ｂ）を含む浮遊ゲートを持つ浮遊ゲート不揮発性メモリセルに関する。浮遊ゲートの少なくとも２つの層は、層間の直接トンネル電流を可能にする所定の厚さを有する中間誘電体層によって分離している。 （もっと読む）

【課題】Ｆｉｎ型構造を採用した半導体記憶装置においてカップリング比の各メモリセル間のバラつきを抑制する。また複数のアクティブエリア間のリーク電流を抑制する。
【解決手段】シリコン基板２の主表面高さは均一に形成されていると共にシリコン酸化膜３の上面高さは均一に形成されている。シリコン酸化膜３がＳＩＭＯＸ法により形成され、アクティブエリアＳａがシリコン酸化膜３の上面上まで達する素子分離溝２ｇによって複数に分断されている。したがって、素子分離溝２ｇの深さおよびアクティブエリアＳａの高さを各メモリセル間でほぼ等しい高さに調整でき、隣り合うアクティブエリアＳａ−Ｓａ間がシリコン酸化膜３によって互いに電気的に絶縁状態に保たれる。 （もっと読む）

【課題】短チャネル効果を抑制し、かつオン／オフ判別電流間の電圧差を低減できる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１０１上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜１０３と、前記トンネル絶縁膜上に形成された第１の部分１０４ａ、及び前記第１の部分上に形成され前記第１の方向の長さが前記第１の部分より短い第２の部分１０４ｂをそれぞれ有する複数の浮遊ゲート電極１０４と、前記浮遊ゲート電極を覆うように形成されたゲート間絶縁膜１０６と、前記複数の浮遊ゲート電極の各々について前記第２の部分の前記第１の方向側壁部に前記ゲート間絶縁膜を介してそれぞれ形成された第１の制御ゲート電極１０７及び第２の制御ゲート電極１０７と、を備える。 （もっと読む）

【課題】電荷トラップの溜まりを防止して書き換え回数を増加させる。
【解決手段】メモリセルＭＣは、半導体基板１０と、この半導体基板上に形成された第１のゲート絶縁層１１と、半導体基板１０上に第1のゲート絶縁層１１を介して形成された浮遊ゲート１２と、この浮遊ゲート１２上に形成された第２のゲート絶縁層１３と、浮遊ゲート１２上に第２のゲート絶縁層１３を介して形成された制御ゲート１４とを有する。メモリセルアレイは、このメモリセルＭＣを、複数マトリクス状に配列することにより構成されている。第１のゲート絶縁層１１は第１の空洞層となっている。 （もっと読む）

【課題】近接効果を低減してカップリング係数を増大し、かつ制御ゲート電極−基板間のリーク電流を低減する。
【解決手段】半導体基板１０と、半導体基板１０上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に第１の方向に沿って所定間隔を空けて形成された浮遊ゲート電極１２と、ゲート絶縁膜１１上の浮遊ゲート電極１２間に前記第１の方向に直交する第２の方向に沿って帯状に形成された絶縁膜１４と、絶縁膜１４上方に前記第２の方向に沿って帯状に形成され側面が浮遊ゲート電極１２の側面と対向する制御ゲート電極１６と、浮遊ゲート電極１２と制御ゲート電極１６との間、及び制御ゲート電極１６と絶縁膜１４との間に形成され、膜厚が絶縁膜１４の膜厚より大きいインターポリ絶縁膜１５と、を備える。 （もっと読む）

【課題】基板にトレンチを形成することなく、メモリセルサイズの小さい不揮発性半導体記憶装置を提供する。
【解決手段】ゲート絶縁膜１２を介して半導体基板４上に形成され、ゲート絶縁膜１２と接する第１部分８ａと、その第１部分８ａの上面の一部から上方に延伸する形状を有する第２部分８ｂとを有するフローティングゲート８を備える不揮発性半導体記憶装置を構成する。また、その半導体基板４の表面に平行な平面を含むように、第１拡散層５と第２拡散層６とを形成する。半導体基板４の表層のチャネル領域上には、フローティングゲート８に並設されるコントロールゲート７を構成する。さらに、第１拡散層５に接続され、第１絶縁膜１３を介して第１部分８ａの第２側面及び第２部分８ｂの第１側面に形成された導電体膜を備える不揮発性半導体記憶装置を構成する。 （もっと読む）

【課題】不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】少なくとも一つの半導体層１０５と、半導体層１０５の内部にリセスされて配された複数の制御ゲート電極１５０と、複数の制御ゲート電極１５０と半導体層１０５との間に介在された複数の電荷保存層１３０と、複数の制御ゲート電極１５０を介して相互反対側に配され、半導体層１０５にそれぞれ容量結合された少なくとも一つの第１補助電極１７０ａ，及び少なくとも一つの第２補助電極１７０ｂと、を備える。 （もっと読む）

【課題】同一チップ内に不揮発性メモリを備える半導体装置において、集積度を向上させる。
【解決手段】共通の浮遊電極ＦＧを備える書き込み／消去用素子ＷＤと、読み出し用トランジスタＱＲと、ＭＩＳキャパシタＣとを有する不揮発性メモリセルＮＶＭにおいて、上記書き込み／消去用素子ＷＤと読み出し用トランジスタＱＲとは、半導体基板１の主面Ｓ１上に配置された同一のｐ型の動作素子形成用ｐウェルＰＷ１内において、電気的に接続されるようにして形成され、上記ＭＩＳキャパシタＣは、動作素子形成用ｐウェルＰＷ１と分離され、かつ、動作素子形成用ｐウェルＰＷ１に沿うようにして配置されたｐ型のキャパシタ形成用ｐウェルＰＷ２内に形成されていることを特徴とする。 （もっと読む）

【課題】消去ゲートとコントロールゲートとの間のシリサイド・ショートの発生確率を低減させる消去ゲートを備えた不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１上に形成されたフローティングゲート３と、フローティングゲート３上に形成された消去ゲート１０と、半導体基板表層のチャネル領域上にフローティングゲート３と並設され、フローティングゲート３及び消去ゲート１０の一方の側面に形成されたコントロールゲート２２と、消去ゲート１０の上面に形成された第１シリサイド膜２７と、コントロールゲート２２の上面に形成された第２シリサイド膜２６と、を備え、コントロールゲート２２の上面の高さは、消去ゲート１０の上面の高さと同じ若しくはそれよりも下方に位置することを特徴とする。 （もっと読む）

【課題】 横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供する。
【解決手段】 本発明の半導体装置は、第１半導体素子１２０を含み、その周囲に設けられた第１遮光壁５０により画定された第１被遮光領域１０Ａと、
第２半導体素子１２０´を含み、その周囲に設けられた第２遮光壁５０´により画定され、前記第１被遮光領域１０Ａと隣り合う位置に設けられた第２被遮光領域１０Ａ´と、 前記第１遮光壁５０に設けられた第１開孔５２と、
前記第２遮光壁５０´に設けられ前記第１開孔５２と対向して位置する第２開孔５２´と、
前記第１半導体素子１２０と接続され、前記第１開孔５２から前記第１被遮光領域１０Ａの外側に引き出された第１配線層２４と、
前記第２半導体素子１２０´と接続され、前記第２開孔５２´から前記第２被遮光領域１０Ａ´の外側に引き出された第２配線層２４´と、
少なくとも、前記第１被遮光領域１０Ａと前記第２被遮光領域１０Ａ´とに挟まれた領域の上方に設けられた遮光膜６０と、を含む。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置のフローティングゲート電極に短時間で電荷を注入する手段を提供する。
【解決手段】半導体記憶装置が、支持基板と、支持基板上に形成された埋込み酸化膜と、埋込み酸化膜上に形成されたＳＯＩ層とで形成された半導体基板と、半導体基板に設定されたトランジスタ形成領域およびキャパシタ形成領域のＳＯＩ層の間を絶縁分離する素子分離層と、トランジスタ形成領域のＳＯＩ層に形成されたソース層とドレイン層、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、キャパシタ形成領域のＳＯＩ層に形成された、ソース層と同じ型の不純物を拡散させたキャパシタ電極を有するＭＯＳキャパシタと、ＭＯＳキャパシタのキャパシタ電極の周縁部に形成された、埋込み酸化膜に向かって拡大する傾斜した凹面を有する突起部と、ＭＯＳＦＥＴのチャネル領域上から、キャパシタ電極のＭＯＳＦＥＴ側の端部の突起部上に延在し、チャネル領域およびキャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極とを備える。 （もっと読む）

【課題】チャネル部の基板面を湾曲させたセルを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板面から突出する凸部１８が形成され、この凸部１８の上端部は湾曲し、凸部１８の根元は第１の幅Ｗ１を有する半導体基板１１と、凸部１８の根元の基板面上に形成され、凸部１８の上面Ｄよりも低い上面Ｃを有し、第２の幅Ｗ２を有する第１の素子分離絶縁膜ＳＴＩ１と、凸部１８内に形成され、第１及び第２の幅よりも狭い第３の幅Ｗ３を有する第２の素子分離絶縁膜ＳＴＩ２と、電荷蓄積層２６を含むゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極２８とを具備し、第１の素子分離絶縁膜ＳＴＩ１の上面の上方においてゲート電極２８とゲート絶縁膜４０とが接する第１の部分Ａの高さは、第２の素子分離絶縁膜ＳＴＩ２の上面の上方においてゲート電極２８とゲート絶縁膜とが接する第２の部分Ｂの高さより低い。 （もっと読む）

【課題】積層した導電体層を駆動回路などに接続する部分の製造効率を向上し、且つ信頼性を向上させること。
【解決手段】本発明の積層配線構造体は、導電体層と絶縁層とが交互に積層された積層部と、最上層の絶縁層から形成され導電体層それぞれに達し、側面が導電体層と絶縁膜を介して形成された複数のコンタクトと、を有している。また、コンタクトのうち少なくとも１つは、導電体層で区切られた複数の部分を有し、
上層の導電体層に区切られるコンタクトの内径より、下層の導電体層に接続されるコンタクトの開口部の内径が小さいことを特徴とすることもできる。 （もっと読む）

【課題】優れた動作性能を持ち高集積化可能な不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】基板電極と、基板電極上に離隔配置された半導体チャンネル層と、半導体チャンネル層と対向するように、基板電極上に離隔配置されたフローティングゲート電極と、フローティングゲート電極上の制御ゲート電極と、を備え、フローティングゲート電極の一部分と基板電極との離隔距離は、電荷のトンネリングを許容するように半導体チャンネル層と基板電極との離隔距離より短い不揮発性メモリ素子。 （もっと読む）

【課題】寄生容量を低減化，カップリング容量比を向上し、書き込み／消去電圧を低圧化できる。
【解決手段】ｐウェル領域２と、ｎ⁺領域５と６間のウェル領域に跨ってゲート絶縁膜１２を介して形成された選択ゲート電極（ＳＧ）と、ｎ⁺領域６と接するドレイン電極Ｄとからなる選択トランジスタと、ｎ⁺領域１と、ｎ⁺領域５と電気的に接続し、ｎ⁺領域１と離間するｎ⁺領域４と、ｎ⁺領域１の上のトンネル絶縁膜８と、ｎ⁺領域１からｎ⁺領域４の上面に跨って形成されたゲート絶縁膜１２と、ゲート絶縁膜よりも厚い選択絶縁膜１０と、トンネル絶縁膜，ゲート絶縁膜，および選択絶縁膜上のフローティングゲート電極（ＦＧ）と、選択絶縁膜上に形成され、ＦＧと側方で対向して形成されたコントロールゲート電極（ＣＧ）とからなるメモリトランジスタと、選択絶縁膜を挟んでＦＧと対向するフローティングのｎ⁺領域１が形成される不揮発性半導体記憶装置および製造方法。 （もっと読む）