【課題】マルチドットフラッシュメモリの書き込み／消去の低消費電力化を図る。
【解決手段】本発明の例に係わるマルチドットフラッシュメモリは、書き込み／消去の対象となる選択されたフローティングゲートの左側に存在するビット線ＢＬ１３，ＢＬ１２，ＢＬ１１，…の電位V2(1), V2(2), V2(3),…を、V2(1)>V2(2)>V2(3)>…とし、選択されたフローティングゲートの右側に存在するビット線ＢＬ１４，ＢＬ１５，ＢＬ１６，…の電位V1(1), V1(2), V1(3),…を、V1(1)<V1(2)<V1(3)<…とする。但し、V2(1)は、プラス電位、V1(1)は、マイナス電位である。また、ビット線の電位は、選択されたフローティングゲートから離れるに従い、０Ｖに収束する。 （もっと読む）

【課題】基板上に逆Ｔ形状を有するフローティングゲートを持った不揮発性メモリ構造を形成する、複雑ではない方法を提起する。
【解決手段】半導体材料の基板に少なくとも一つのメモリセルアレイを備えた不揮発性メモリの製造方法であって、メモリセルは、ＳＴＩ構造によって、互いに自己整合され互いから分離される。メモリセルは、メモリセルアレイに沿った断面において逆Ｔ形状を有するフローティングゲートを備える。ここで、逆Ｔ形状は、フローティングゲートの側壁の上部を酸化させることにより形成され、それによって犠牲酸化物層を形成し、その後、ＳＴＩ構造をさらにエッチバックすると同時に犠牲酸化物層を除去する。 （もっと読む）

【課題】チップサイズを増大させることなく、コントロールゲートとフローティングゲートとのカップリング比を増大させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板の表面に形成された複数のアクティブエリアと、隣接するアクティブエリア間に設けられた素子分離部と、アクティブエリア上に設けられたトンネル絶縁膜と、トンネル絶縁膜を介して各アクティブエリアと対向する下部ゲート部分、および、下部ゲート部分よりも幅が広く該下部ゲート部分上に設けられた上部ゲート部分を含むフローティングゲートと、フローティングゲートの上面および側面に設けられた中間絶縁膜と、中間絶縁膜を介してフローティングゲートの上面および側面に設けられたコントロールゲートとを備え、コントロールゲートの下端は、上部ゲート部分と下部ゲート部分との境界よりも半導体基板に近い。 （もっと読む）

【課題】高カップリング比を維持しつつ、浮遊ゲートの頂部のリーク電流を低減する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】トランジスタＴＲは、半導体層１０に設けられた、ソース領域１０ｓと、ドレイン領域１０ｄと、ソース領域１０ｓとドレイン領域１０ｄとの間のチャネル領域１０ｃと、チャネル領域１０ｃの上に設けられたゲート絶縁膜３０と、ゲート絶縁膜３０の上に設けられ、側部４０ｂと頂部４０ａとを有する電荷保持層（浮遊ゲート４０）と、側部４０ｂ及び頂部４０ａを覆う電極間絶縁膜５０と、電極間絶縁膜５０の上に設けられた制御ゲート６０と、を有する。制御ゲート６０は、側部４０ｂに対向する側部導電層６０ｂと、頂部４０ａに対向し、仕事関数が、電荷保持層よりも高く、側部導電層６０ｂよりも高い頂部導電層６０ａと、を有する。 （もっと読む）

【課題】コントロールゲートが半導体基板に形成された不純物拡散層によって構成されている不揮発性半導体記憶装置において、信頼性を維持しつつ、カップリング比を大きくする。
【解決手段】Ｐ型の半導体基板１に、Ｎ型ウェル３とＮ型高濃度拡散層１７からなるコントロールゲートと、コントロールゲートとは絶縁され、互いに間隔をもって形成された２つのＮ型拡散層からなるソース５及びドレイン７が形成されている。コントロールゲート表面に第１絶縁膜１１が形成されている。ソース５及びドレイン７の間の半導体基板１表面に第２絶縁膜１３が形成されている。第１絶縁膜１１上からフィールド酸化膜９上を介して第２絶縁膜１３上にわたって形成された半導体膜からなるフローティングゲート１５が形成されている。コントロールゲートの一部分を構成するＮ型高濃度拡散層１７は、フローティングゲート１５下にも配置されている。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置を小型にする。
【解決手段】複数の第１電極４Ｇと、これに交差する複数のワード線５と、複数の第１電極４Ｇの隣接間であって複数のワード線５が平面的に重なる部分に配置された複数の浮遊ゲート電極６Ｇとを有する複数の不揮発性メモリセルＭＣを持つＡＮＤ型のフラッシュメモリにおいて、上記複数の浮遊ゲート電極６Ｇの各々の断面形状を上記第１電極４Ｇよりも高い凸状とした。これにより、不揮発性メモリセルＭＣが微細化されても浮遊ゲート電極６Ｇを容易に加工できる上、不揮発性メモリセルＭＣの占有面積を増大させることなく浮遊ゲート電極６Ｇとワード線５の制御ゲート電極とのカップリング比を向上させることができる。 （もっと読む）

【課題】 電荷捕獲量の調節を容易且つ確実に行い、情報ばけ等の不都合の発生を防止して所望の多値情報を記憶する。
【解決手段】 ソース領域３−ドレイン領域４間のチャネル領域Ｃとゲート電極６との間に、ゲート酸化膜１１、シリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１４、シリコン酸化膜１５、シリコン窒化膜１６及びシリコン酸化膜１７が順次積層されてなる電荷捕獲膜５が配されて半導体記憶装置が構成される。ここで、各窒化膜１２，１４，１６とその下層の各酸化膜１１，１３，１５，１７との間に存するトラップに電荷を蓄積することで、４値（"００"，"０１"，"１０"，"１１"）の情報が記憶される。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置を高性能化する。
【解決手段】シリコン基板１上に配列された不揮発性メモリセルＮＶＭ１は、第１ｎウェルＮＷ１と、それとは異なる場所に形成された第２ｎウェルＮＷ２と、第１ｎウェルＮＷ１内に形成された選択トランジスタＱｓと、浮遊ゲート電極ＦＧおよび蓄積部ｐウェルを有する電荷蓄積部ＣＡとを有する。浮遊ゲート電極ＦＧは、第１ｎウェルＮＷ１の一部と第２ｎウェルＮＷ２とに重なるようにして配置され、蓄積部ｐウェルは、第１ｎウェルＮＷ１内において浮遊ゲート電極ＦＧに一部重なるようにして配置されている。この不揮発性メモリセルＮＶＭ１は、第２ｎウェルＮＷ２に正電圧を印加して、浮遊ゲート電極ＦＧの電子を第２ｎウェルＮＷ２に放出することで記憶情報を消去する。 （もっと読む）

【課題】信頼性の高いドレインコンタクトを有する半導体装置の製造方法を提供する。
【解決手段】第１ドレインコンタクト１４を形成する工程と、第１ドレインコンタクト１４に接続された第２ドレインコンタクト１５を形成する工程と、第２ドレインコンタクト１５に接続された配線１６を形成する工程と、配線１６をマスクとして自己整合的に、少なくとも第２ドレインコンタクト１５の近傍の第２層間絶縁膜３３に、第１層間絶縁膜１３と第２層間絶縁膜３３との界面３４より深い位置まで不純物イオンを注入し、界面３４に残置されている異物３２をアモルファス化する工程と、不純物イオンが注入された第１および第２層間絶縁膜１３、３３をエッチングして異物３２を露出させ、異物３２を除去する工程と、第１絶縁膜１３上に配線１６を覆うように第３層間絶縁膜３６を形成する工程と、を具備する。 （もっと読む）

【課題】隣接セルとの容量を低減し、カップリング比を向上させる。
【解決手段】半導体記憶装置は、半導体基板１０１と、前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜１０３と、前記第１の絶縁膜間にビット線方向に沿って設けられた素子分離領域１０２と、前記第１の絶縁膜上に設けられた第１の電荷蓄積膜１０４ａ、前記第１の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第１の電荷蓄積膜より狭い第２の電荷蓄積膜１０４ｂ、及び前記第２の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜１０４ｃを有する電荷蓄積層１０４と、前記第２の電荷蓄積膜と前記素子分離領域との間に設けられた第２の絶縁膜１０７と、前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第３の絶縁膜１０５と、前記第３の絶縁膜上に設けられた制御ゲート電極１０６と、を備える。 （もっと読む）

【課題】浮遊ゲート構造を有する不揮発性メモリおよびその製造プロセスを提供する。
【解決手段】不揮発性メモリは、基板と、基板に設けられ、その上に突き出た分離構造と、基板上に突き出た分離構造の側壁上にある導電性スペーサーとしての浮遊ゲートと、各浮遊ゲートと基板の間のトンネル層とを含む。また、不揮発性メモリの製造プロセスは、基板上に突き出た分離構造が基板に形成され、トンネル層が基板上に形成され、その後、浮遊ゲートが基板上に突き出た第１分離構造の側壁上に導電性スペーサーとして形成されることを含む。 （もっと読む）

【課題】 メモリセルトランジスタの高密度化が可能な不揮発性半導体記憶装置及びその
製造方法を提供する。
【解決手段】 本発明では半導体基板１上のトンネル絶縁膜２と、トンネル絶縁膜上に形
成された第１の浮遊ゲート電極３ａ及び第１の浮遊ゲート電極上に形成され第１の浮遊ゲ
ート電極よりもチャネル幅方向の幅が短い第２の浮遊ゲート電極３ｂを有する浮遊ゲート
電極３と、第１の浮遊ゲート電極及びトンネル絶縁膜のチャネル幅方向の側面と接触して
第１の浮遊ゲート電極上面と同じ高さまで上面が突出しかつ下部が前記半導体基板に埋め
込まれた素子分離絶縁膜４と、浮遊ゲート電極の上面及びチャネル幅方向の側面並びに素
子分離絶縁膜の上面を連続して覆い浮遊ゲート電極との界面における窒素濃度が素子分離
絶縁膜との界面における窒素濃度より高い電極間絶縁膜５と、電極間絶縁膜上に形成され
た制御ゲート電極６とを有する不揮発性半導体記憶装置が得られる。 （もっと読む）

【課題】素子分離領域の端部における応力ひずみの発生及び結晶欠陥発生を抑制する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１内に形成された第１素子領域９、半導体基板１に埋め込まれて第１素子領域９を分離する第１素子分離領域４を有し、印加される電圧が第１レベルで動作を行うメモリ回路領域と、半導体基板内１に形成された第２素子領域１５、半導体基板１に埋め込まれて第２素子領域１５を分離する第２素子分離領域１２を有し、印加される電圧が第１レベルよりも大きい第２レベルで動作を行う周辺回路領域とを備え、第１素子分離領域４の溝下方の側面と半導体基板１に垂直な平面のなす第１のテーパー角度は、第２素子分離領域１２の溝下方の側面と半導体基板１に垂直な平面のなす第２のテーパー角度よりも大きい。 （もっと読む）

【課題】本発明は、半導体基板表面の斜面に不揮発性素子のチャネル領域を形成して素子の微細化を図ることを最も主要な特徴とする。
【解決手段】素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域１３を有する半導体基板と、素子形成領域上に形成されたトンネル絶縁膜１４と、素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、トンネル絶縁膜１４を介して形成された浮遊ゲート１５と、浮遊ゲート上に形成されたゲート間絶縁膜１６と、ゲート間絶縁膜上に形成された制御ゲート１１と、浮遊ゲートに隣接するように凹部に形成された拡散層１７とを具備する。 （もっと読む）

【課題】メモリセル領域および周辺回路領域に素子分離溝を同時に形成するときに、メモリセル領域の素子分離溝の深さを十分深くすると共に、周辺回路領域の素子分離溝の深さが深くなりすぎることを防止する。
【解決手段】素子分離溝を形成する際に、半導体基板１上に形成した絶縁膜を加工するとき、メモリセル領域の薄い絶縁膜についてはすべて除去するようにエッチングし、周辺回路領域の厚い絶縁膜については途中で加工が止まるようにエッチングし、この後、周辺回路領域の残存する絶縁膜をエッチングストッパーとして半導体基板１をエッチングし、次いで、周辺回路領域の残存する絶縁膜をすべて除去した後、再び半導体基板１をエッチングした。 （もっと読む）

【課題】マルチドットフラッシメモリの新しいセルアレイアーキテクチャーを提案する。
【解決手段】本発明の例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、第一方向に交差する半導体基板に平行な第二方向に延びるアクティブエリアＡＡと、アクティブエリアＡＡ上に配置され、第一方向に並んで配置されるフローティングゲートＦＧと、フローティングゲートＦＧ上に配置され、第一方向に延びるワード線ＷＬと、フローティングゲートＦＧ間に配置され、第二方向に延びるビット線ＢＬｓ、ＢＬｒとを備える。フローティングゲートＦＧの各々は、第一方向の二つの側面の形状が異なり、かつ、第一方向に隣接する二つのフローティングゲートＦＧは、互いに対向する二つの側面の形状が対称的である。 （もっと読む）

【課題】金属膜からなるＦＧを用いることで、書き込み特性及びリテンション特性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成された第１のゲート絶縁層、前記半導体基板上に前記第1のゲート絶縁層を介して形成された浮遊ゲート、前記浮遊ゲート上に形成された第２のゲート絶縁層、及び前記浮遊ゲート上に前記第２のゲート絶縁層を介して形成された制御ゲートを有するメモリセルを備え、前記浮遊ゲートは、前記第１のゲート絶縁膜と接する第１の半導体膜、及び前記半導体膜上に積層された金属膜とからなる。 （もっと読む）

【課題】 制御ゲートと浮動ゲートとの間にジグザグ容量を含み、浮動ゲートおよびチャネルに対する制御ゲートの結合を増大するフラッシュ・メモリ・デバイスを提供する。
【解決手段】 フラッシュ・メモリ・デバイスは、ウェハと、このウェハの上に配置されたゲート酸化物層と、このゲート酸化物層、ウェハ、またはそれらの組み合わせの上に配置された浮動ゲートであって、平坦な浮動ゲート部およびこの平坦な浮動ゲート部の選択された領域の上に配置された概ね矩形の浮動ゲート部を含む浮動ゲートと、浮動ゲートの上に配置された高Ｋ誘電材料と、高Ｋ誘電材料の上に配置された制御ゲートとを含み、高Ｋ誘電材料が浮動ゲートを制御ゲートに結合するジグザグ・パターンを形成する。 （もっと読む）

【課題】負電位の半導体基板に形成可能なシングルゲート構造の半導体メモリー素子を提供する。
【解決手段】シングルゲート構造の半導体メモリー素子は、半導体基板の上部に形成された高電位第２導電型ウェルと、高電位第２導電型ウェルによって形成された第１導電型第１ウェルと、半導体基板の一側から他側まで高電位第２導電型ウェルを横切って形成された第１導電型第２ウェルと、第１導電型第１ウェル、第１導電型第２ウェル上に形成されたフローティングゲートと、フローティングゲートの一側に形成された第２導電型第１イオン注入領域と、フローティングゲートの他側に形成された第２導電型第２イオン注入領域と、第２導電型第２イオン注入領域横に形成された第１導電型第１イオン注入領域と、フローティングゲートの一側に形成された第２導電型第３イオン注入領域と、及びフローティングゲートの他側に形成された第１導電型第２イオン注入領域を有する。 （もっと読む）

【課題】不揮発性メモリと画素ＴＦＴとを同一基板上に形成でき、且つ両者を良好に動作させることが可能な電気光学装置を提供する。
【解決手段】画素ＴＦＴのゲート絶縁膜１８を不揮発性メモリのトンネル絶縁膜（第１の絶縁膜）３５と、トンネル絶縁膜３５よりも膜厚の大きい第２の絶縁膜３７によって構成する。また、フローティングゲート電極３６のコントロールゲート電極６０側の面を凹凸とし、該凹凸によってフローティングゲート電極３６の表面積を拡げる。これにより、フローティングゲート電極３６とコントロールゲート電極６０との間の容量を、フローティングゲート電極３６と半導体層３３との間の容量よりも大きくする。 （もっと読む）