浮遊ゲートNANDフラッシュメモリ用のゲート注入を用いるセル動作方法
【課題】浮遊ゲートに対して効率的なFNトンネリングを可能にするように、浮遊ゲート装置を動作させること。
【解決手段】フラッシュメモリ素子上で動作を行う方法であって、浮遊ゲートと制御ゲートの間にゲート結合率が0.4未満である場合に用いられる。電位は、制御ゲートを介して印加する必要がある。電子は、制御ゲートから浮遊ゲートに注入されるか、または浮遊ゲートから制御ゲートに放出される。注入および放出に対応した動作は、素子内に提供されるシリコンチャネルの性質によって決定される。この方法には特に、バルク結合FinFET状構造を用いる素子が適している。この方法は特に、NANDアレイ内のセル上で用いる場合にも適している。
【解決手段】フラッシュメモリ素子上で動作を行う方法であって、浮遊ゲートと制御ゲートの間にゲート結合率が0.4未満である場合に用いられる。電位は、制御ゲートを介して印加する必要がある。電子は、制御ゲートから浮遊ゲートに注入されるか、または浮遊ゲートから制御ゲートに放出される。注入および放出に対応した動作は、素子内に提供されるシリコンチャネルの性質によって決定される。この方法には特に、バルク結合FinFET状構造を用いる素子が適している。この方法は特に、NANDアレイ内のセル上で用いる場合にも適している。
【発明の詳細な説明】
【技術分野】
【0001】
フラッシュメモリ素子内では、浮遊ゲート技術を使用することがよく知られている。一般に、n型またはp型の半導体のSiチャネルが提供される。浮遊ゲートトランジスタは酸化物によって取り囲まれ、ゲート上に蓄積した電荷をそこに留まらせることができる。プログラムおよび消去動作は、チャネル注入のプロセスによって発生する。電子は動作中、Fowler−Nordheim(FN)トンネリングを経て、チャネルから浮遊ゲート、およびその逆に移動される。
【背景技術】
【0002】
効率的なチャネル注入を提供するために、ゲート注入の可能性(FNトンネリングによる制御ゲートと浮遊ゲートの間の電子の移動)を低減しなければならない。これは、ゲート結合率を最大化することによって実現される。ゲート結合率(GCR)は、浮遊ゲート電位と制御ゲート電位の比率として定義される。GCRは1であれば最適であるが、0.6より大きければほとんどのフラッシュメモリ素子用としては十分である。
【0003】
この結果はより大きなメモリ素子の場合は十分であるが、これらの素子を縮小する場合、高いGCRを維持することは困難になる。特に、NANDフラッシュの場合、ノードが45nm未満になると0.3未満のGCRが予想される。底部トンネル酸化物は、FNトンネリングを可能にするための十分大きな電界を有することができない。さらに、将来のフラッシュメモリ素子は、素子の短チャネル特性を改善するためにFinFET状構造を必要とする。これらの構造は元々大きなチャネル浮遊ゲート結合容量を有し、従って、元々低いGCRを有する。
【0004】
さらに、既存のフラッシュメモリ素子アレイには浮遊ゲート間結合の問題がある。アレイ内のセルの密度が大きくなると、浮遊ゲート間結合容量はチャネルおよび浮遊ゲートのゲート結合容量と同等になる。これはセル間の干渉を引き起こし、フラッシュメモリ素子の機能を劣化させる。さらに、ゲート酸化物上の電界ストレスが、ユニットの信頼性および耐久性に影響を与える。
【発明の開示】
【発明が解決しようとする課題】
【0005】
従って、特に、FinFET状構造を用いる場合、浮遊ゲートに対して効率的なFNトンネリングを可能にするように、浮遊ゲート装置を動作させることが望ましい。また、素子を縮小する際、信頼性および耐久性を向上させてセル間干渉を低減するように、浮遊ゲート装置を動作させることが望ましい。
【課題を解決するための手段】
【0006】
フラッシュメモリセル素子上で動作を行う方法は、浮遊ゲートと制御ゲートの間のゲート結合率が0.4未満であるときに提供される。電位は、制御ゲートを介して印加する必要がある。電子は、制御ゲートから浮遊ゲートに注入するか、または浮遊ゲートから制御ゲートに放出する。注入および放出に対応した動作は、素子内に提供されるシリコンチャネルの性質によって決定される。
【0007】
nチャネルセルの場合、書き込みは、浮遊ゲートから制御ゲートに電子を放出することによって実現される。消去は、制御ゲートから浮遊ゲートに電子を注入することによって実現される。pチャネルセルの場合、書き込みは、制御ゲートから浮遊ゲートに電子を注入することによって実現される。消去は、浮遊ゲートから制御ゲートに電子を放出することによって実現される。
【発明の効果】
【0008】
バルク結合FinFET状構造は元々低いゲート結合率を有するので、この構造を備えた素子はこの方法に特に適している。この方法はセルの規模を20nm未満まで縮小できるので、特にNANDフラッシュメモリアレイ内のセル上での使用にも適している。
【0009】
上記の概要および発明の好ましい実施例の以降の詳細な説明は、添付の図面と共に読むことでよく理解される。発明を例示するために、図面には現在の好ましい実施例が示されている。しかし、当然のことながら、この発明は示された正確な構成および手段には限定されない。
【発明を実施するための最良の形態】
【0010】
図1は、この発明の実施例で使用するためのフラッシュメモリセルのチャネルの長手方向における一般的な断面図を示している。図1の左の図は、nチャネル素子を示している。その構造は、p井戸24aと、nドープのソース20aおよびドレイン22aを備えたSiチャネル18を有する。好ましい実施例では、バルク結合FinFET構造を用いる。その構造はさらに、ゲート酸化物16、電荷蓄積浮遊ゲート14、ポリ間上部トンネリング誘電体12(inter-poly, top-tunneling dielectric)、および制御ゲート10を有する。図1の右側はpチャネル素子を示し、それはnチャネル素子と同一であるが、Siチャネル18はn井戸24b、およびpドープのソース20bとドレイン22bを有する。
【0011】
底部ゲート酸化物16は、プログラムおよび消去動作中、一般に約7MV/cm未満の比較的小さな電界ストレス下にある。これは任意のFNトンネリングを避け、既存のフラッシュメモリ素子で発生する大部分の損傷を防ぎ、より良好なDC性能を可能にする。さらに、底部酸化物層16とトンネリング酸化物層12は分離されている。これは、信頼性と耐久性を向上させる。
【0012】
図2Aと2Bを参照すると、−FNトンネリングによる制御ゲート10からの電子注入が示されている。図2Aを参照すると、例えば、−16Vの高い閾値電圧を制御ゲート10に加えることによって、nチャネル素子上での消去に影響を与える。GCRが0.3である場合、浮遊ゲート14の電位は−4.8Vである。底部酸化物16の電界は8MV/cm未満であるが、上部酸化物12の電界は10MV/cmより大きく、その結果、制御ゲート10から浮遊ゲート14にトンネリングが発生する。pチャネル素子を示す図2Bも同様である。しかし、この素子は、Siチャネル18の性質のために、消去ではなく書き込み動作を行っている。nチャネル素子とpチャネル素子の両方において、電子注入には約0.4未満のGCRが望ましい。
【0013】
図3Aと3Bを参照すると、+FNトンネリングによる浮遊ゲート14からの電子放出が示されている。図3Aを参照すると、例えば、+16Vの低い閾値電圧を制御ゲート10に加えることによって、nチャネル素子上での書き込み動作に影響を与える。GCRが0.3である場合、浮遊ゲート14の電位は+4.8Vになる。底部酸化物16内の電界は8MV/cm未満であるが、上部酸化物12の電界は10MV/cmより大きく、その結果、浮遊ゲート14から制御ゲート10にトンネリングが発生する。pチャネル素子を示す図3Bも同様である。しかし、この素子は、Siチャネル18の性質のために、書き込み動作ではなく消去動作を行っている。nチャネル素子とpチャネル素子の両方において、電子放出には約0.4未満のGCRが望ましい。
【0014】
図4は、この発明の好ましい一実施例で用いるためのフラッシュメモリセルのチャネルの幅方向の断面図を示している。高密度プラズマ(HDP)酸化物28は、チャネル18、ゲート酸化物16、および浮遊ゲート14を取り囲んでいる。この酸化物28は、そのセルを周囲のセルから分離する。Siチャネル18は、FinFET構造である。小さなGCRを得る一つの方法は、チャネル18と浮遊ゲート14の間の領域を増大させ、二つの間の結合容量を増大させることである。一般的なFinFET構造は元々、チャネル18と浮遊ゲート14の間に大きな結合領域を形成し、それはこの発明の好ましい実施例に従って使用するのに特に適したものとする。
【0015】
図5は、この発明の好ましい実施例に従って使用するためのNANDアレイにおいて、二つのフラッシュメモリセルのチャネルの長さ方向の断面図を示している。井戸24は、アレイ内のビットライン(図5には示されていない)に沿って広がっている。セルは、接合部26を共有している。制御ゲート10の第一角と制御ゲート10’の対応する角の間の距離は2Fであって、Fはセルの幅であり、技術ノードとも呼ばれる。
【0016】
図6は、この発明の好ましい実施例に従って使用するためのNANDアレイにおいて、二つのフラッシュメモリセルのチャネルの幅方向の断面図を示している。HDP酸化物28は、チャネルフィン18と18’を互いに分離している。制御ゲート10は、アレイ内のワードライン(図6には示されていない)に沿って広がっている。セルは、このゲート10を共有している。フィン18の第一端部とフィン18’の対応する端部の間の距離は2Fであり、Fは図5に対して定義したとおりである。
【0017】
図7A、7B、および7Cは、この発明の好ましい実施例によるnチャネルNANDアレイの動作を示している。図7Aでは、セルAに対する閾値電圧は、隣接するワードラインに沿って、例えば、15Vを印加し、対応するビットラインを接地することによって減少させる。+FNトンネリングが発生し、セルAがプログラムされる。隣接するセルB、C、およびDは、許容可能なレベルのプログラム障害を有する。図7Bでは、閾値電圧は、全てのワードライン上で、例えば、−18Vまで増大させる。−FNトンネリングが発生し、プログラムしたセルが消去される。図7Cでは、対応するワードラインに適切な電位を印加し、他のワードラインに通過電圧を印加し、電流を介して読み取り可能にすることによってセルAを読み出す。
【0018】
図8A、8B、および8Cは、この発明の好ましい実施例によるpチャネルNANDアレイの動作を示している。図8Aでは、セルAに対する閾値電圧は、隣接するワードラインに沿って、例えば、−18Vを印加し、対応するビットラインを接地することによって増大させる。−FNトンネリングが発生し、セルAがプログラムされる。隣接するセルB、C、およびDは、許容可能なレベルのプログラム障害を有する。図8Bでは、閾値電圧は、全てのワードライン上で、例えば、+15Vまで減少させる。+FNトンネリングが発生し、プログラムしたセルが消去される。図8Cでは、対応するワードラインに適切な電位を印加し、他のワードラインに通過電圧を印加し、電流を介して読み取り可能にすることによってセルAを読み出す。
【0019】
図9Aと9Bは、閾値電圧(V)と時間(秒、対数目盛)の関係を示すグラフである。図9Aのグラフは、浮遊ゲートからの+FNトンネリングに対応した閾値電圧の低下を示している。GCRは0.3に固定し、底部酸化物層の厚さ(O1)は7nmに設定し、トンネリング酸化物層の厚さ(O2)は10nmに設定する。制御ゲートには、三つの異なる電位を印加した。その結果は、中間の範囲の電圧を用いて、大きなメモリウィンドウが得られることを示している。図9Bのグラフは、制御ゲートからの−FNトンネリングに対応した閾値電圧の増大を示している。シミュレーションは図9Aのものと同じGCR、O1、およびO2パラメータを設定し、制御ゲートを介して同じ電位を印加している。
【0020】
図10は、結合率と技術ノードサイズ(nm)の関係を示す表およびグラフである。シミュレーションは、約20nmまでノードサイズを縮小して行った。αGはGCRである。αBは、浮遊ゲートとチャネルの間の結合率である。αWL-WLは、同じワードライン上のセル間の干渉結合率である。αBL-BLは、同じビットライン上のセル間の干渉結合率である。表の左の欄の残りのプロセスパラメータは、図5と6で定義されラベル付けされている。
【0021】
図10のデータは、上記のゲート注入法を用いる浮遊ゲート素子が、約20nm未満の技術ノードサイズまで縮小可能であることを示している。ゲート結合率は、約0.3に保持できる。さらに、隣接するセルの干渉結合率は0.1未満に制限され、セル機能の大部分の劣化を除去できる。
【0022】
当業者には明らかなように、その包括的な発明の概念から逸脱することなく上記の実施例に変更を行うことができる。従って、この発明は開示した特定の実施例には限定されず、この発明の精神および範囲内の修正を含むものと理解される。
【図面の簡単な説明】
【0023】
【図1】この発明の好ましい一実施例で使用するためのフラッシュメモリセルのチャネルの長手方向における一般的な断面図である。
【図2A】この発明の好ましい一実施例によるnおよびpチャネルセルの両方において、−FNトンネリングによる電子注入および電子放出を示す図である。
【図2B】この発明の好ましい一実施例によるnおよびpチャネルセルの両方において、−FNトンネリングによる電子注入および電子放出を示す図である。
【図3A】この発明の好ましい一実施例によるnおよびpチャネルセルの両方において、+FNトンネリングによる電子注入および電子放出を示す図である。
【図3B】この発明の好ましい一実施例によるnおよびpチャネルセルの両方において、+FNトンネリングによる電子注入および電子放出を示す図である。
【図4】この発明の好ましい一実施例で使用するための好ましいフラッシュメモリセルのチャネルの幅方向における断面図である。
【図5】この発明の好ましい一実施例に従って使用するためのNANDアレイにおいて、二つのフラッシュメモリセルのチャネルの長さ方向を示す断面図である。
【図6】この発明の好ましい一実施例に従って使用するためのNANDアレイにおいて、二つのフラッシュメモリセルのチャネルの幅方向を示す断面図である。
【図7A】この発明の好ましい一実施例に従って使用するためのnチャネルNANDアレイにおいて、セル上の動作を示す図である。
【図7B】この発明の好ましい一実施例に従って使用するためのnチャネルNANDアレイにおいて、セル上の動作を示す図である。
【図7C】この発明の好ましい一実施例に従って使用するためのnチャネルNANDアレイにおいて、セル上の動作を示す図である。
【図8A】この発明の好ましい一実施例に従って使用するためのpチャネルNANDアレイにおいて、セル上の動作を示す図である。
【図8B】この発明の好ましい一実施例に従って使用するためのpチャネルNANDアレイにおいて、セル上の動作を示す図である。
【図8C】この発明の好ましい一実施例に従って使用するためのpチャネルNANDアレイにおいて、セル上の動作を示す図である。
【図9A】閾値電圧(V)と時間(秒、対数目盛)の関係を示すグラフである。
【図9B】閾値電圧(V)と時間(秒、対数目盛)の関係を示すグラフである。
【図10】20nm未満まで規模を縮小可能なことを示す異なるサイズの技術ノード用のデータを示す図である。
【符号の説明】
【0024】
10 制御ゲート
12 ポリ間上部トンネリング誘電体
14 電荷蓄積浮遊ゲート
16 底部ゲート酸化物
18 チャネル
20a ソース
20b ソース
22a ドレイン
22b ドレイン
24 井戸
24a p井戸
24b n井戸
26 接合部
28 高密度プラズマ(HDP)酸化物
【技術分野】
【0001】
フラッシュメモリ素子内では、浮遊ゲート技術を使用することがよく知られている。一般に、n型またはp型の半導体のSiチャネルが提供される。浮遊ゲートトランジスタは酸化物によって取り囲まれ、ゲート上に蓄積した電荷をそこに留まらせることができる。プログラムおよび消去動作は、チャネル注入のプロセスによって発生する。電子は動作中、Fowler−Nordheim(FN)トンネリングを経て、チャネルから浮遊ゲート、およびその逆に移動される。
【背景技術】
【0002】
効率的なチャネル注入を提供するために、ゲート注入の可能性(FNトンネリングによる制御ゲートと浮遊ゲートの間の電子の移動)を低減しなければならない。これは、ゲート結合率を最大化することによって実現される。ゲート結合率(GCR)は、浮遊ゲート電位と制御ゲート電位の比率として定義される。GCRは1であれば最適であるが、0.6より大きければほとんどのフラッシュメモリ素子用としては十分である。
【0003】
この結果はより大きなメモリ素子の場合は十分であるが、これらの素子を縮小する場合、高いGCRを維持することは困難になる。特に、NANDフラッシュの場合、ノードが45nm未満になると0.3未満のGCRが予想される。底部トンネル酸化物は、FNトンネリングを可能にするための十分大きな電界を有することができない。さらに、将来のフラッシュメモリ素子は、素子の短チャネル特性を改善するためにFinFET状構造を必要とする。これらの構造は元々大きなチャネル浮遊ゲート結合容量を有し、従って、元々低いGCRを有する。
【0004】
さらに、既存のフラッシュメモリ素子アレイには浮遊ゲート間結合の問題がある。アレイ内のセルの密度が大きくなると、浮遊ゲート間結合容量はチャネルおよび浮遊ゲートのゲート結合容量と同等になる。これはセル間の干渉を引き起こし、フラッシュメモリ素子の機能を劣化させる。さらに、ゲート酸化物上の電界ストレスが、ユニットの信頼性および耐久性に影響を与える。
【発明の開示】
【発明が解決しようとする課題】
【0005】
従って、特に、FinFET状構造を用いる場合、浮遊ゲートに対して効率的なFNトンネリングを可能にするように、浮遊ゲート装置を動作させることが望ましい。また、素子を縮小する際、信頼性および耐久性を向上させてセル間干渉を低減するように、浮遊ゲート装置を動作させることが望ましい。
【課題を解決するための手段】
【0006】
フラッシュメモリセル素子上で動作を行う方法は、浮遊ゲートと制御ゲートの間のゲート結合率が0.4未満であるときに提供される。電位は、制御ゲートを介して印加する必要がある。電子は、制御ゲートから浮遊ゲートに注入するか、または浮遊ゲートから制御ゲートに放出する。注入および放出に対応した動作は、素子内に提供されるシリコンチャネルの性質によって決定される。
【0007】
nチャネルセルの場合、書き込みは、浮遊ゲートから制御ゲートに電子を放出することによって実現される。消去は、制御ゲートから浮遊ゲートに電子を注入することによって実現される。pチャネルセルの場合、書き込みは、制御ゲートから浮遊ゲートに電子を注入することによって実現される。消去は、浮遊ゲートから制御ゲートに電子を放出することによって実現される。
【発明の効果】
【0008】
バルク結合FinFET状構造は元々低いゲート結合率を有するので、この構造を備えた素子はこの方法に特に適している。この方法はセルの規模を20nm未満まで縮小できるので、特にNANDフラッシュメモリアレイ内のセル上での使用にも適している。
【0009】
上記の概要および発明の好ましい実施例の以降の詳細な説明は、添付の図面と共に読むことでよく理解される。発明を例示するために、図面には現在の好ましい実施例が示されている。しかし、当然のことながら、この発明は示された正確な構成および手段には限定されない。
【発明を実施するための最良の形態】
【0010】
図1は、この発明の実施例で使用するためのフラッシュメモリセルのチャネルの長手方向における一般的な断面図を示している。図1の左の図は、nチャネル素子を示している。その構造は、p井戸24aと、nドープのソース20aおよびドレイン22aを備えたSiチャネル18を有する。好ましい実施例では、バルク結合FinFET構造を用いる。その構造はさらに、ゲート酸化物16、電荷蓄積浮遊ゲート14、ポリ間上部トンネリング誘電体12(inter-poly, top-tunneling dielectric)、および制御ゲート10を有する。図1の右側はpチャネル素子を示し、それはnチャネル素子と同一であるが、Siチャネル18はn井戸24b、およびpドープのソース20bとドレイン22bを有する。
【0011】
底部ゲート酸化物16は、プログラムおよび消去動作中、一般に約7MV/cm未満の比較的小さな電界ストレス下にある。これは任意のFNトンネリングを避け、既存のフラッシュメモリ素子で発生する大部分の損傷を防ぎ、より良好なDC性能を可能にする。さらに、底部酸化物層16とトンネリング酸化物層12は分離されている。これは、信頼性と耐久性を向上させる。
【0012】
図2Aと2Bを参照すると、−FNトンネリングによる制御ゲート10からの電子注入が示されている。図2Aを参照すると、例えば、−16Vの高い閾値電圧を制御ゲート10に加えることによって、nチャネル素子上での消去に影響を与える。GCRが0.3である場合、浮遊ゲート14の電位は−4.8Vである。底部酸化物16の電界は8MV/cm未満であるが、上部酸化物12の電界は10MV/cmより大きく、その結果、制御ゲート10から浮遊ゲート14にトンネリングが発生する。pチャネル素子を示す図2Bも同様である。しかし、この素子は、Siチャネル18の性質のために、消去ではなく書き込み動作を行っている。nチャネル素子とpチャネル素子の両方において、電子注入には約0.4未満のGCRが望ましい。
【0013】
図3Aと3Bを参照すると、+FNトンネリングによる浮遊ゲート14からの電子放出が示されている。図3Aを参照すると、例えば、+16Vの低い閾値電圧を制御ゲート10に加えることによって、nチャネル素子上での書き込み動作に影響を与える。GCRが0.3である場合、浮遊ゲート14の電位は+4.8Vになる。底部酸化物16内の電界は8MV/cm未満であるが、上部酸化物12の電界は10MV/cmより大きく、その結果、浮遊ゲート14から制御ゲート10にトンネリングが発生する。pチャネル素子を示す図3Bも同様である。しかし、この素子は、Siチャネル18の性質のために、書き込み動作ではなく消去動作を行っている。nチャネル素子とpチャネル素子の両方において、電子放出には約0.4未満のGCRが望ましい。
【0014】
図4は、この発明の好ましい一実施例で用いるためのフラッシュメモリセルのチャネルの幅方向の断面図を示している。高密度プラズマ(HDP)酸化物28は、チャネル18、ゲート酸化物16、および浮遊ゲート14を取り囲んでいる。この酸化物28は、そのセルを周囲のセルから分離する。Siチャネル18は、FinFET構造である。小さなGCRを得る一つの方法は、チャネル18と浮遊ゲート14の間の領域を増大させ、二つの間の結合容量を増大させることである。一般的なFinFET構造は元々、チャネル18と浮遊ゲート14の間に大きな結合領域を形成し、それはこの発明の好ましい実施例に従って使用するのに特に適したものとする。
【0015】
図5は、この発明の好ましい実施例に従って使用するためのNANDアレイにおいて、二つのフラッシュメモリセルのチャネルの長さ方向の断面図を示している。井戸24は、アレイ内のビットライン(図5には示されていない)に沿って広がっている。セルは、接合部26を共有している。制御ゲート10の第一角と制御ゲート10’の対応する角の間の距離は2Fであって、Fはセルの幅であり、技術ノードとも呼ばれる。
【0016】
図6は、この発明の好ましい実施例に従って使用するためのNANDアレイにおいて、二つのフラッシュメモリセルのチャネルの幅方向の断面図を示している。HDP酸化物28は、チャネルフィン18と18’を互いに分離している。制御ゲート10は、アレイ内のワードライン(図6には示されていない)に沿って広がっている。セルは、このゲート10を共有している。フィン18の第一端部とフィン18’の対応する端部の間の距離は2Fであり、Fは図5に対して定義したとおりである。
【0017】
図7A、7B、および7Cは、この発明の好ましい実施例によるnチャネルNANDアレイの動作を示している。図7Aでは、セルAに対する閾値電圧は、隣接するワードラインに沿って、例えば、15Vを印加し、対応するビットラインを接地することによって減少させる。+FNトンネリングが発生し、セルAがプログラムされる。隣接するセルB、C、およびDは、許容可能なレベルのプログラム障害を有する。図7Bでは、閾値電圧は、全てのワードライン上で、例えば、−18Vまで増大させる。−FNトンネリングが発生し、プログラムしたセルが消去される。図7Cでは、対応するワードラインに適切な電位を印加し、他のワードラインに通過電圧を印加し、電流を介して読み取り可能にすることによってセルAを読み出す。
【0018】
図8A、8B、および8Cは、この発明の好ましい実施例によるpチャネルNANDアレイの動作を示している。図8Aでは、セルAに対する閾値電圧は、隣接するワードラインに沿って、例えば、−18Vを印加し、対応するビットラインを接地することによって増大させる。−FNトンネリングが発生し、セルAがプログラムされる。隣接するセルB、C、およびDは、許容可能なレベルのプログラム障害を有する。図8Bでは、閾値電圧は、全てのワードライン上で、例えば、+15Vまで減少させる。+FNトンネリングが発生し、プログラムしたセルが消去される。図8Cでは、対応するワードラインに適切な電位を印加し、他のワードラインに通過電圧を印加し、電流を介して読み取り可能にすることによってセルAを読み出す。
【0019】
図9Aと9Bは、閾値電圧(V)と時間(秒、対数目盛)の関係を示すグラフである。図9Aのグラフは、浮遊ゲートからの+FNトンネリングに対応した閾値電圧の低下を示している。GCRは0.3に固定し、底部酸化物層の厚さ(O1)は7nmに設定し、トンネリング酸化物層の厚さ(O2)は10nmに設定する。制御ゲートには、三つの異なる電位を印加した。その結果は、中間の範囲の電圧を用いて、大きなメモリウィンドウが得られることを示している。図9Bのグラフは、制御ゲートからの−FNトンネリングに対応した閾値電圧の増大を示している。シミュレーションは図9Aのものと同じGCR、O1、およびO2パラメータを設定し、制御ゲートを介して同じ電位を印加している。
【0020】
図10は、結合率と技術ノードサイズ(nm)の関係を示す表およびグラフである。シミュレーションは、約20nmまでノードサイズを縮小して行った。αGはGCRである。αBは、浮遊ゲートとチャネルの間の結合率である。αWL-WLは、同じワードライン上のセル間の干渉結合率である。αBL-BLは、同じビットライン上のセル間の干渉結合率である。表の左の欄の残りのプロセスパラメータは、図5と6で定義されラベル付けされている。
【0021】
図10のデータは、上記のゲート注入法を用いる浮遊ゲート素子が、約20nm未満の技術ノードサイズまで縮小可能であることを示している。ゲート結合率は、約0.3に保持できる。さらに、隣接するセルの干渉結合率は0.1未満に制限され、セル機能の大部分の劣化を除去できる。
【0022】
当業者には明らかなように、その包括的な発明の概念から逸脱することなく上記の実施例に変更を行うことができる。従って、この発明は開示した特定の実施例には限定されず、この発明の精神および範囲内の修正を含むものと理解される。
【図面の簡単な説明】
【0023】
【図1】この発明の好ましい一実施例で使用するためのフラッシュメモリセルのチャネルの長手方向における一般的な断面図である。
【図2A】この発明の好ましい一実施例によるnおよびpチャネルセルの両方において、−FNトンネリングによる電子注入および電子放出を示す図である。
【図2B】この発明の好ましい一実施例によるnおよびpチャネルセルの両方において、−FNトンネリングによる電子注入および電子放出を示す図である。
【図3A】この発明の好ましい一実施例によるnおよびpチャネルセルの両方において、+FNトンネリングによる電子注入および電子放出を示す図である。
【図3B】この発明の好ましい一実施例によるnおよびpチャネルセルの両方において、+FNトンネリングによる電子注入および電子放出を示す図である。
【図4】この発明の好ましい一実施例で使用するための好ましいフラッシュメモリセルのチャネルの幅方向における断面図である。
【図5】この発明の好ましい一実施例に従って使用するためのNANDアレイにおいて、二つのフラッシュメモリセルのチャネルの長さ方向を示す断面図である。
【図6】この発明の好ましい一実施例に従って使用するためのNANDアレイにおいて、二つのフラッシュメモリセルのチャネルの幅方向を示す断面図である。
【図7A】この発明の好ましい一実施例に従って使用するためのnチャネルNANDアレイにおいて、セル上の動作を示す図である。
【図7B】この発明の好ましい一実施例に従って使用するためのnチャネルNANDアレイにおいて、セル上の動作を示す図である。
【図7C】この発明の好ましい一実施例に従って使用するためのnチャネルNANDアレイにおいて、セル上の動作を示す図である。
【図8A】この発明の好ましい一実施例に従って使用するためのpチャネルNANDアレイにおいて、セル上の動作を示す図である。
【図8B】この発明の好ましい一実施例に従って使用するためのpチャネルNANDアレイにおいて、セル上の動作を示す図である。
【図8C】この発明の好ましい一実施例に従って使用するためのpチャネルNANDアレイにおいて、セル上の動作を示す図である。
【図9A】閾値電圧(V)と時間(秒、対数目盛)の関係を示すグラフである。
【図9B】閾値電圧(V)と時間(秒、対数目盛)の関係を示すグラフである。
【図10】20nm未満まで規模を縮小可能なことを示す異なるサイズの技術ノード用のデータを示す図である。
【符号の説明】
【0024】
10 制御ゲート
12 ポリ間上部トンネリング誘電体
14 電荷蓄積浮遊ゲート
16 底部ゲート酸化物
18 チャネル
20a ソース
20b ソース
22a ドレイン
22b ドレイン
24 井戸
24a p井戸
24b n井戸
26 接合部
28 高密度プラズマ(HDP)酸化物
【特許請求の範囲】
【請求項1】
フラッシュメモリセル素子上で動作を行う方法であって、前記素子の浮遊ゲートと制御ゲートの間のゲート結合率が約0.4未満であり、
(a)制御ゲートを介して電位を提供し、及び、
(b)制御ゲートから浮遊ゲートに電子を注入するか、または浮遊ゲートから制御ゲートに電子を放出することを含む方法。
【請求項2】
フラッシュメモリセル素子上で動作を行う方法であって、前記素子がバルク結合FinFET状構造のシリコンチャネルを備え、浮遊ゲートと制御ゲートの間のゲート結合率が約0.4未満であり、
(a)制御ゲートを介して電位を提供し、及び、
(b)制御ゲートから浮遊ゲートに電子を注入するか、または浮遊ゲートから制御ゲートに電子を放出することを含む方法。
【請求項3】
シリコンチャネルがnチャネル型であり、ステップ(b)がさらに、
(i)浮遊ゲートから制御ゲートに電子を放出することによってセルをプログラムし、及び、
(ii)制御ゲートから浮遊ゲートに電子を注入することによってセルを消去することを含む請求項2記載の方法。
【請求項4】
シリコンチャネルがpチャネル型であり、ステップ(b)がさらに、
(i)制御ゲートから浮遊ゲートに電子を注入することによってセルをプログラムし、及び、
(ii)浮遊ゲートから制御ゲートに電子を放出することによってセルを消去することを含む請求項2記載の方法。
【請求項5】
NANDフラッシュメモリアレイ内に提供されたフラッシュメモリセル素子上で動作を行う方法であって、前記素子がバルク結合FinFET状構造のシリコンチャネルを備え、浮遊ゲートと制御ゲートの間のゲート結合率が約0.4未満であり、
(a)制御ゲートを介して電位を提供し、及び、
(b)制御ゲートから浮遊ゲートに電子を注入するか、または浮遊ゲートから制御ゲートに電子を放出することを含む方法。
【請求項6】
シリコンチャネルがnチャネル型であり、ステップ(b)がさらに、
(i)浮遊ゲートから制御ゲートに電子を放出することによってセルをプログラムし、及び、
(ii)制御ゲートから浮遊ゲートに電子を注入することによってセルを消去することを含む請求項5記載の方法。
【請求項7】
シリコンチャネルがpチャネル型であり、ステップ(b)がさらに、
(i)制御ゲートから浮遊ゲートに電子を注入することによってセルをプログラムし、及び、
(ii)浮遊ゲートから制御ゲートに電子を放出することによってセルを消去することを含む請求項5記載の方法。
【請求項1】
フラッシュメモリセル素子上で動作を行う方法であって、前記素子の浮遊ゲートと制御ゲートの間のゲート結合率が約0.4未満であり、
(a)制御ゲートを介して電位を提供し、及び、
(b)制御ゲートから浮遊ゲートに電子を注入するか、または浮遊ゲートから制御ゲートに電子を放出することを含む方法。
【請求項2】
フラッシュメモリセル素子上で動作を行う方法であって、前記素子がバルク結合FinFET状構造のシリコンチャネルを備え、浮遊ゲートと制御ゲートの間のゲート結合率が約0.4未満であり、
(a)制御ゲートを介して電位を提供し、及び、
(b)制御ゲートから浮遊ゲートに電子を注入するか、または浮遊ゲートから制御ゲートに電子を放出することを含む方法。
【請求項3】
シリコンチャネルがnチャネル型であり、ステップ(b)がさらに、
(i)浮遊ゲートから制御ゲートに電子を放出することによってセルをプログラムし、及び、
(ii)制御ゲートから浮遊ゲートに電子を注入することによってセルを消去することを含む請求項2記載の方法。
【請求項4】
シリコンチャネルがpチャネル型であり、ステップ(b)がさらに、
(i)制御ゲートから浮遊ゲートに電子を注入することによってセルをプログラムし、及び、
(ii)浮遊ゲートから制御ゲートに電子を放出することによってセルを消去することを含む請求項2記載の方法。
【請求項5】
NANDフラッシュメモリアレイ内に提供されたフラッシュメモリセル素子上で動作を行う方法であって、前記素子がバルク結合FinFET状構造のシリコンチャネルを備え、浮遊ゲートと制御ゲートの間のゲート結合率が約0.4未満であり、
(a)制御ゲートを介して電位を提供し、及び、
(b)制御ゲートから浮遊ゲートに電子を注入するか、または浮遊ゲートから制御ゲートに電子を放出することを含む方法。
【請求項6】
シリコンチャネルがnチャネル型であり、ステップ(b)がさらに、
(i)浮遊ゲートから制御ゲートに電子を放出することによってセルをプログラムし、及び、
(ii)制御ゲートから浮遊ゲートに電子を注入することによってセルを消去することを含む請求項5記載の方法。
【請求項7】
シリコンチャネルがpチャネル型であり、ステップ(b)がさらに、
(i)制御ゲートから浮遊ゲートに電子を注入することによってセルをプログラムし、及び、
(ii)浮遊ゲートから制御ゲートに電子を放出することによってセルを消去することを含む請求項5記載の方法。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図10】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図10】
【公開番号】特開2008−91850(P2008−91850A)
【公開日】平成20年4月17日(2008.4.17)
【国際特許分類】
【出願番号】特願2007−11871(P2007−11871)
【出願日】平成19年1月22日(2007.1.22)
【出願人】(599129074)旺宏電子股▲ふん▼有限公司 (27)
【Fターム(参考)】
【公開日】平成20年4月17日(2008.4.17)
【国際特許分類】
【出願日】平成19年1月22日(2007.1.22)
【出願人】(599129074)旺宏電子股▲ふん▼有限公司 (27)
【Fターム(参考)】
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