【課題】優れた信頼性を有し、高集積化のために最適化された３次元半導体記憶素子が提供される。
【解決手段】本発明の素子によれば、積層構造体が基板上に配置されて第１の方向に延長される。積層構造体は交互に反復的に積層されたゲートパターン及び絶縁パターンを含む。垂直形活性パターンが積層構造体を貫通する。積層構造体は第１の部分及び第２の部分を含み、積層構造体の第２の部分は第１の方向と垂直である第２の方向に第１の部分より小さい幅を有する。積層構造体の第２の部分の横にストラッピングコンタクトプラグが配置されて、共通ソース領域と接触される。 （もっと読む）

【課題】二酸化シリコンとシリコンとの良好な界面特性を有し、絶縁基板上に作製された半導体素子を提供する。
【解決手段】半導体素子１０は、多結晶シリコン膜４と、絶縁膜５，９と、金属量子ドット８とを備える。多結晶シリコン膜４は、絶縁基板１上に配置され、アモルファスシリコン膜を熱プラズマジェットによってアニールして作製される。絶縁膜５は、ＳｉＯ_２からなり、多結晶シリコン膜４に接して多結晶シリコン膜４上に形成される。金属量子ドット８は、Ｐｔからなり、Ｐｔ薄膜を熱プラズマジェットによってアニールして絶縁膜５上に形成される。絶縁膜９は、ＳｉＯ_２からなり、金属量子ドット８を覆うように絶縁膜５上に形成される。 （もっと読む）

【課題】ポリシリコン上において高品質な絶縁膜を形成できる絶縁膜の形成方法を提供する
【解決手段】シリコン酸化膜の形成方法は、基板上にポリシリコン膜を堆積する工程と、
前記ポリシリコン膜の表面を、酸素を含むガスとＫｒガスを主体とする不活性ガスとよりなる混合ガスにマイクロ波によりプラズマを励起することで形成される原子状酸素Ｏ*に曝すことにより、前記ポリシリコン膜の表面にシリコン酸化膜を形成する工程とよりなる。 （もっと読む）

【課題】セレクトラインの抵抗を改善すると同時にナンドフラッシュメモリ素子の製造工程を単純化することができるナンドフラッシュメモリ素子及びその製造方法を提供する。
【解決手段】半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された選択トランジスタ及びメモリセル用第１導電膜パターンと、前記第１導電膜パターン上に形成された誘電体膜と、前記メモリセル用第１導電膜パターン上の前記誘電体膜上に形成された第２導電膜パターンと、前記選択トランジスタ用第１導電膜パターンと繋がれて前記第２導電膜パターンより抵抗の低い物質で形成されたセレクトラインと、を含む。 （もっと読む）

【課題】メモリデータを外部回路を用いずに、コピーを行う半導体記憶装置を提供することを課題とする。
【解決手段】複数のメモリセルの第一端子が共通接続されたビット線と、ビット線に接続され、読み出し時にビット線を特定の電位にプリチャージするプリチャージ回路と、メモリセルから読み出したデータ、もしくはメモリセルへの書き込みデータを一時的に保持する容量素子を有するデータ保持回路と、データ保持回路で保持しているデータの反転データをビット線に出力する反転データ出力回路とを有し、反転データ出力回路は、データ保持回路で保持しているデータの反転データの出力を制御する手段を有する構成とする。 （もっと読む）

【課題】フラッシュメモリセルと低電圧動作トランジスタや高電圧動作トランジスタを集積化し、異種トランジスタを混載する半導体装置の製造法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）トンネル絶縁膜、Ｆゲート電極膜、電極間絶縁膜を堆積したＦゲート電極構造を形成し（ｂ）ゲート絶縁膜を形成し（ｃ）導電膜、エッチストッパ膜を堆積し（ｄ）エッチストッパ膜、導電膜をエッチングした積層ゲート電極構造を形成し（ｅ）積層ゲート電極構造の側壁上に第１絶縁膜を形成し（ｆ）積層ゲート電極側壁上に第１サイドウォールスペーサ層を形成し（ｇ）エッチストッパ層を除去し（ｈ）他の領域の導電層から、ゲート電極構造を形成し（ｉ）積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを形成し（ｊ）希弗酸水溶液で半導体基板表面を露出し（ｋ）半導体基板表面にシリサイド層を形成する。 （もっと読む）

【課題】優れた結晶性を有する酸化物半導体膜を作製する。
【解決手段】酸化物半導体の膜を形成するに際し、基板を第１の温度以上第２の温度未満に加熱しつつ、基板の、典型的な長さが１ｎｍ乃至１μｍの部分だけ、第２の温度以上の温度に加熱する。ここで、第１の温度とは、何らかの刺激があれば結晶化する温度であり、第２の温度とは、刺激がなくとも自発的に結晶化する温度である。また、典型的な長さとは、その部分の面積を円周率で除したものの平方根である。 （もっと読む）

【課題】不揮発性メモリー装置の製造方法であって、特に半導体パターン厚さの均一性が向上される３次元半導体装置の製造方法、及び当該製造方法によって製造された３次元半導体装置を提供する。
【解決手段】この製造方法は、基板１０の上に複数の第１の膜（鋳型膜）１２０及び複数の第２の膜（犠牲膜）が交互に積層された積層膜構造体を形成する段階、積層膜構造体を貫通する開口部、及び開口部周囲にアンダーカット領域を形成する段階、アンダーカット領域に局所的に配置される絶縁スペーサー１５５を形成する段階、絶縁スペーサー１５５が形成された開口部内に半導体パターン１６５を形成する段階を含む。 （もっと読む）

【課題】 本発明の実施形態によれば、プロセッサの処理速度を低下させることなく、フラッシュメモリの信頼性を維持する半導体記憶装置を提供することができる。
【解決手段】 第１の電極に第１の電位を与え、全てのバックゲート電極に第１の電位よりも低い第２の電位を与え、第１乃至第ｎ−１のフロントゲート電極に第１の電位よりも高い第３の電位を与え、第ｎ以上のフロントゲート電極に第２の電位と第３の電位との間の第４の電位を与えることで半導体層に情報を書き込むことを特徴とする （もっと読む）

【課題】小型化が可能な不揮発性メモリを備えた半導体装置を提供する。
【解決手段】基板９０１上に画素と不揮発性メモリとを備え、不揮発性メモリは、基板９０１上に形成される半導体活性層と、半導体活性層上に形成される絶縁膜９２３と、絶縁膜９２３上に形成されるフローティングゲイト電極９０７と、フローティングゲイト電極９０７を酸化して得られる酸化膜９０８，９１５，９２２と、酸化膜９０８，９１５，９２２に接して形成されるコントロールゲイト電極９２９と、を備え、画素と不揮発性メモリとは、基板９０１上に一体形成される。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな駆動方法を提供する。また、新たな駆動方法により、メモリ素子への書き込み電位のばらつきを低減し、信頼性を向上させる。
【解決手段】半導体装置の駆動方法において、書き込み電位を段階的に上昇させて、同時に読み出し電流を確認し、読み出し電流の結果を書き込み電位に利用して書き込みを行う。つまり、正しい電位で書き込みが行われたか確認しながら書き込みを行うことで、信頼性の高い書き込みを行うことが可能である。 （もっと読む）

【課題】不揮発性半導体記憶装置の高集積化と高歩留りを実現する。
【解決手段】実施形態によれば、不揮発性半導体記憶装置は、複数のメモリストリングを有する第１乃至第４のフィン型積層構造９−１，９−２，９−３，９−４と、第１及び第２のフィン型積層構造９−１，９−２の第２の方向の一端を互いに接続する第１の部分Ｐ１と、第３及び第４のフィン型積層構造９−３，９−４の第２の方向の一端を互いに接続する第２の部分Ｐ２と、第１及び第３のフィン型積層構造９−１，９−３の第２の方向の他端を互いに接続する第３の部分Ｐ３と、第２及び第４のフィン型積層構造９−２，９−４の第２の方向の他端を互いに接続する第４の部分Ｐ４とを備える。第１及び第２の部分Ｐ１，Ｐ２は、ソース領域であり、第３及び第４の部分Ｐ３，Ｐ４は、ドレイン領域である。 （もっと読む）

【課題】データリテンションの特性を向上しつつ消去動作や書き込み動作に要する時間を短縮する。
【解決手段】
不揮発性半導体記憶装置は、第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイを備える。制御回路は、複数のメモリセルに対して印加する電圧を制御する。制御回路は、複数のメモリセルに対し消去動作を実行する場合に、第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルを除いた第１書き込み領域のメモリセルに第１閾値電圧を与える一方、第２書き込み領域のメモリセル及び第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルに第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御する。 （もっと読む）

【課題】１つの実施形態は、例えば、電荷蓄積層内に蓄積された電荷の第２のゲート絶縁膜を介した制御ゲート電極へのリークを低減することを目的とする。
【解決手段】１つの実施形態によれば、半導体基板内で素子分離部により画定された素子領域と、素子領域を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜を覆う電荷蓄積層と、半導体基板の素子領域が確定された面側を上とした場合において、電荷蓄積層の上面を覆う第１の部分と電荷蓄積層の側面を覆う第２の部分とを有する第２のゲート絶縁膜と、第２のゲート絶縁膜を介して電荷蓄積層の上面及び側面を覆う制御ゲート電極とを備え、第１の部分の耐圧は、前記第２の部分の耐圧より高い半導体記憶装置が提供される。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜９ａ，９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａからなり、窒化シリコン膜１０ａを有していない。 （もっと読む）

【課題】半導体記憶装置を構成する回路を高集積度化する。
【解決手段】一つの実施形態によれば、半導体記憶装置は、半導体基板と複数のメモリセルトランジスタを有する。前記複数のメモリセルトランジスタは、前記半導体基板に設けられた深溝にトレンチゲートが埋設され、直列接続される。メモリセルの書き込み動作及び読み出し動作のとき、トレンチゲートの周囲及び間の前記半導体基板の領域に、前記半導体基板とは逆導電型の反転層が形成される。 （もっと読む）

【課題】高速で高信頼動作できるようにした不揮発性半導体記憶装置およびその制御方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群と、書込回路とを備え、第１および第２のメモリセルの一方をデータ記憶保持に、他方を一方の閾値調整に用い、書込回路が、セル群の前記第１のメモリセルにデータを書込むときには、セル群の第２のメモリセルに電圧を印加し、セル群の第１のメモリセルの閾値電圧を所望の第１閾値電圧より高く調整する。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜６ｂとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた空洞ＣＡＶとを有し、窒化シリコン膜６ｂを有していない。 （もっと読む）

【課題】シリサイド工程による不具合を抑制しつつ、十分な量のシリサイドを形成することのできる不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】不揮発性半導体記憶装置の製造方法は、浮遊ゲート電極、浮遊ゲート電極上の第１の電極間絶縁膜及び第１の電極間絶縁膜上の制御ゲート電極を有するメモリセルトランジスタを形成し、下側ゲート電極、第２の電極間絶縁膜及び第２の電極間絶縁膜上の上側ゲート電極を有する電界効果トランジスタを形成する。制御ゲート電極及び上側ゲート電極の上面が露出するように層間絶縁膜を形成する。制御ゲート電極及び上側ゲート電極の上面が層間絶縁膜の上面よりも低くなるようにエッチバックする。制御ゲート電極、上側ゲート電極及び層間絶縁膜上の全面に第１の導電膜を形成する。第１の層間絶縁膜をエッチバックする。制御ゲート電極、上側ゲート電極及び第１の導電膜上に金属を堆積してシリサイド化する。 （もっと読む）

【課題】隣接セルとの容量を抑制することが可能な半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態の半導体記憶装置は、第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える。前記メモリセルトランジスタのそれぞれは、半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される制御ゲート電極と、を有する。前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有する。 （もっと読む）