【課題】メモリウィンドウが大きく信頼性の高い半導体記憶装置を提供することを課題とする。
【解決手段】表面が絶縁体からなる支持基板の上に設けられた半導体層と、前記半導体層内に設けられた、第１の導電型の２つの拡散層領域と、前記２つの拡散層領域の間の前記半導体層内に位置するチャネルと、前記チャネルの上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を有し、前記ゲート絶縁膜は、電荷蓄積機能を有し、前記ゲート電極は、その少なくとも一部がリング状平面構造をなし、前記２つの拡散層領域の一方が、前記リング状平面構造の内側に存在し、他方が前記リング状平面構造の外側に存在することを特徴とする半導体記憶装置により上記課題を解決する。 （もっと読む）

【課題】３次元半導体装置及びその動作方法を提供する。
【解決手段】３次元半導体装置及びその動作方法が提供される。この装置は、基板上に配置される複数のワードライン構造体と、ワードライン構造体の間に介在される活性半導体パターンと、ワードライン構造体と活性半導体パターンとの間に介在される情報格納要素とを具備する。ワードライン構造体の各々は、互いに離隔されながら積層された複数のワードラインを具備するとともに、活性半導体パターンは、互いに異なる導電型を有しながら交互に配列される電極領域と、チャンネル領域とを具備する。 （もっと読む）

【課題】第１ゲート電極と第２ゲート電極間の寄生容量の少なく高速アクセスが可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルが、書き込み・消去用の第１メモリセルユニットＵ１と、読み出し用の第２メモリセルユニットＵ２と、第３メモリセルユニットＵ３とを備えてなり、第１メモリセルユニットＵ１の第２ゲート電極７、第２メモリセルユニットＵ２の第３ゲート電極１１、第３メモリセルユニットＵ３の第４ゲート電極１３同士が電気的に接続してフローティングゲートＦＧが形成される。第４ゲート電極１３上に第２の絶縁膜を介して第５ゲート電極１５が形成され、第５ゲート電極１５が制御端子ＣＧと電気的に接続することにより、フローティングゲート７，１１，１３が制御端子ＣＧと容量結合している。 （もっと読む）

【課題】ショートの発生と面積の増大とを抑止しつつ、誤書き込みの防止が可能な半導体装置、及びその製造方法を提供すること
【解決手段】本発明にかかる半導体装置は、第１メモリセル領域４０ａ内で、Ｙ方向にソース拡散層を挟んで隣接する第１メモリセル８０ａ及び第２メモリセル８０ｂと、第２メモリセル領域４０ｂ内で、第２メモリセル８０ｂのＸ方向側に配置された第３メモリセル８０ｇと、第３メモリセル領域４０ｃ内で、第１メモリセル８０ａのＸ方向側に配置された第４メモリセル８０ｈと、第１メモリセル８０ａと第３メモリセル８０ｇのワードゲートＷＧを接続する第１接続部９１ａと、第２メモリセル８０ｂと第４メモリセル８０ｈのワードゲートＷＧを接続する第２接続部９１ｂとを備え、４つのメモリセル８０ａ、８０ｂ、８０ｇ、８０ｈのコントロールゲートＣＧが、それぞれ分離して形成されているものである。 （もっと読む）

【課題】不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】本発明は、プログラムされるデータによって選択されたメモリセルのチャンネルをフローティングさせる段階と、前記選択されたメモリセルと非選択されたメモリセルの間にゲート有機ドレーン漏れが発生するように前記選択された及び非選択されたメモリセルのワードラインを駆動する段階とを具備する不揮発性メモリ装置のプログラム方法を提供する。 （もっと読む）

【課題】動作信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体を設ける。電極膜１４は、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧ１〜ＣＧ４を貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。そして、最上層の制御ゲート電極ＣＧ４に、他の制御ゲート電極ＣＧ１〜ＣＧ３とは異なる電位を印加する。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置の歩留まりを向上させることの可能な半導体装置の製造方法および方法により得られた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、不揮発性メモリ形成領域のドレイン形成領域側において、ダミーゲート１６に対向しない第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅が、ソース形成領域側において、第２ゲート電極１４の側壁に形成された第２サイドウォール４３のゲート長方向の幅Ｘよりも長い第２サイドウォール４３を得る工程を含む。 （もっと読む）

【課題】ラッチ型メモリセルのラッチ部のサイズを増大させることなく、データ保持特性を改善する。
【解決手段】ラッチ型メモリセルの記憶ノードを構成するゲート電極配線（２１ａ，２１ｃ）と交差する方向に、フラッシュメモリセルトランジスタの固有の配線と同一配線層の導電線（２６ａ，２６ｂ）を連続的に延在させて配置する。ゲート電極配線と導電線の交差部において容量を形成し、導電線を固定電位に維持する。 （もっと読む）

【課題】不揮発性半導体記憶装置（メモリ）を構成するスプリットゲート型トランジスタで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。
【解決手段】メモリセル領域に形成されているメモリセルには、コントロールゲート電極ＣＧの側壁に電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２を介して、サイドウォール形状のメモリゲート電極ＭＧが形成されている。このとき、メモリセルのコントロールゲート電極ＣＧは矩形形状をしており、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部が逆テーパ形状に加工されている点に特徴がある。 （もっと読む）

【課題】ノイズの原因となる電荷の注入を防止することができる固体撮像素子及び撮像装置を提供する。
【解決手段】固体撮像素子は、光電変換部３と、半導体基板上に設けられた絶縁膜と、絶縁膜上に設けられた電荷蓄積部と、光電変換部３で発生した電荷を電荷蓄積部に注入するゲート電極を含むトランジスタとを有する固体撮像素子であって、トランジスタのドレイン領域の上方の絶縁膜の少なくとも一部が他の部分よりも厚く形成されている。 （もっと読む）

【課題】チャネル領域の端部に起因するリーク電流を低減し、低電圧で動作し安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子、メモリ素子を備える半導体記憶装置、表示装置、および表示装置を備える携帯電子機器を提供する。
【解決手段】メモリ素子１は、支持基板１０と、支持基板１０に積層され対向するソース領域１１ｓおよびドレイン領域１１ｄを有する半導体層１１と、ソース領域１１ｓおよびドレイン領域１１ｄの間で半導体層１１に形成されたチャネル領域１１ｃと、チャネル領域１１ｃに積層され電荷蓄積機能を有する第１ゲート絶縁膜１３と、第１ゲート絶縁膜１３を被覆する第１ゲート電極１７と、チャネル領域１１ｃのチャネル幅方向Ｄｃｗの端部１１ｃｔを被覆し第１ゲート絶縁膜１３の膜厚Ｔｇ１と異なる膜厚Ｔｇ２を有する第２ゲート絶縁膜１５を備え、第１ゲート電極１７は、第２ゲート絶縁膜１５を被覆している。 （もっと読む）

【課題】ノイズを抑えながら電荷蓄積部内の電荷を消去することが可能な撮像装置及び固体撮像素子の駆動方法を提供する。
【解決手段】光電変換部３を含む画素部１００を多数有する撮像装置であって、画素部１００は、光電変換部３で発生した電荷を蓄積するための半導体基板上方に設けられたフローティングゲートＦＧを含む書き込みトランジスタＷＴと読み出しトランジスタＲＴを有し、複数の画素部１００からなるグループ毎に、該グループ内の画素部１００の光電変換部３で発生した電荷を該画素部１００内の書き込みドレインＷＤ又は読み出しドレインＲＤに排出する第一の電荷排出駆動を独立に行って、各グループの露光期間の開始タイミングを制御する制御部４０を備える。 （もっと読む）

【課題】ＯＮＯ膜とシリサイド膜との短絡を起こさないようにし、ＯＮＯ膜での電荷の不安定や電解分布の不均一、ＯＮＯ膜の膜質低下などを防止する。
【解決手段】不揮発性半導体記憶装置はワードゲート２２とコントロールゲート２４と電荷蓄積層１４とを具備する。ワードゲート２２は半導体基板１０のチャネル領域上方に絶縁層１２を介して設けられている。コントロールゲート２４はワードゲート２２の側方に設けられている。電荷蓄積層１４はチャネル領域とコントロールゲート２４との間、及び、ワードゲート２２とコントロールゲート２４との間にＯＮＯ膜で設けられている。コントロールゲート２４は、シリサイド層２４ａと、非シリサイド層２４ｂ、２４ｃとを備える。シリサイド層２４ａはニッケルを含むシリサイドで設けられている。非シリサイド層２４ｂ、２４ｃはシリサイド層２４ａと電荷蓄積層１４との間に設けられている。 （もっと読む）

不揮発性メモリ素子などの電子素子用の方法および装置が記載される。メモリ素子は、２層または３層などの多層の制御誘電体を含む。多層制御誘電体は、酸化アルミニウム、酸化ハフニウム、および／または、酸化ハフニウムアルミニウムのハイブリッド膜などの高ｋ誘電体材料の組み合わせを含む。多層制御誘電体により、単一または多状態（例えば、２ビット、３ビット、または４ビット）動作の実現可能性を備えながら、増大された電荷保持、向上されたメモリプログラム／消去ウィンドウ、改善された信頼性および安定性を含む向上された特性を与える。
（もっと読む）

【課題】カップリング比の増大を図ることができる、半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板２に形成されたトレンチ３には、埋設絶縁体４が埋設されている。埋設絶縁体４の上部は、半導体基板２の表面よりも上方に突出している。半導体基板２の表面上には、トンネル酸化膜５が形成されている。埋設絶縁体４の側方において、トンネル酸化膜５上には、フローティングゲート６が形成されている。フローティングゲート６の側部は、埋設絶縁体４の上方に迫り出し、その側面は、平面１０およびその下方に連続する曲面１１からなる。フローティングゲート６の上面１２ならびに平面１０および曲面１１からなる側面上には、ＯＮＯ膜１３がそれらの各面に接して形成されている。そして、ＯＮＯ膜１３上には、コントロールゲート１４が形成されている。 （もっと読む）

【課題】多結晶シリコン膜上に成膜されたシリコンナイトライド膜を除去する際に、多結晶シリコン膜にシリコンダストが付着することを防止する。
【解決手段】 本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜４、多結晶シリコン膜５、親水性を有する膜２２、シリコンナイトライド膜２３およびシリコン酸化膜２４を積層形成し、シリコン酸化膜２４とシリコンナイトライド膜２３と親水性を有する膜２２を加工し、シリコン酸化膜をマスクにして多結晶シリコン膜５を加工し、シリコン酸化膜をマスクにしてゲート絶縁膜４およびシリコン基板１を加工して素子分離溝２０を形成し、素子分離溝２０内に素子分離絶縁膜２１を埋め込み、ウエットエッチングによりシリコンナイトライド膜２３を除去することを特徴とする。 （もっと読む）

【課題】メモリセルの微細加工のばらつきを抑制することができる半導体装置の製造方法を提供する。
【解決手段】電荷蓄積層とゲート電極層とを有する積層された層ＳＬ上に、第１の開口部ＯＰ１を有し、灰化可能な材質を含有する第１の層１０１が形成される。第１の開口部ＯＰ１を狭める第１の側壁膜２０１が形成される。第１の層１０１が灰化される。第１の側壁膜２０１の平面形状に対応する平面形状を有するように、積層された層ＳＬがパターニングされる。パターニングにおいて、第１の側壁膜２０１をマスクとして用いたエッチングがなされる。積層された層ＳＬをマスクとして用いて拡散層７０が形成される。 （もっと読む）

【課題】カップリング比を減少させずにゲート電極と不純物拡散領域との位置が整合して形成される不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板に形成される複数の不純物拡散領域と、前記半導体基板上に形成される絶縁膜と、隣り合う前記不純物拡散領域を繋ぐように前記半導体基板上に前記絶縁膜を介して形成されるフローティングゲート電極と、前記フローティングゲートの上面及び側面に形成されるゲート間絶縁膜と、前記ゲート間絶縁膜を介して前記フローティングゲート電極の上面及び両側面と接するように形成されるコントロールゲート電極とを備える。 （もっと読む）

【課題】レイアウト面積を削減し、且つ、記憶保持の信頼性を向上する不揮発性半導体メモリ装置を提供する。
【解決手段】不揮発性半導体メモリセルは、第１の選択トランジスタ、２つのフローティングゲート型のメモリ素子及び第２の選択トランジスタの順に直列に接続し、レイアウトとしては、トランジスタ形成部２２０にそれぞれの素子のドレイン及びソースを直列に配置し、メモリ素子のコントロールゲート電極であるｎ＋型拡散層２１９をトランジスタ形成部と平行に配置し、メモリ素子のフローティングゲートであるポリシリコン２０３ａ、２０３ｂをトランジスタ形成部２２０とｎ＋型拡散層２１９とに垂直に交わる方向に配置し、第１の選択トランジスタ及び第２の選択トランジスタのゲート電極であるポリシリコン２１４ａ、２１４ｂをトランジスタ形成部２２０と垂直に交わる方向に配置する。 （もっと読む）

【課題】標準ロジックのＣＭＯＳプロセスで不揮発性メモリを実現し、メモリセルの面積を最小限にすると共に、ＯＴＰおよびＭＴＰを実現する。
【解決手段】トランジスタ形成部３を上下方向に配置し、トランジスタ形成部３の左側にメタル配線１２を配置しドレインと接続する。また、ソースに接続されるメタル配線１３を左右方向に配置する。またトランジスタ形成部３の左側にｎ型ウェル２を配置し、このｎ型ウェル２の表面とトランジスタのゲート領域部（符号４で示す領域）とに対向するようにフローティングゲート９を左右方向に配置し、フローティングゲート９に電位を付与するコントロールゲート配線１９も左右方向に配置する。そして、ドレインＤとコントロールゲートＣＧとソースＳに印加する信号を制御することにより、このメモリセルをＯＴＰまたはＭＴＰとして動作させる。 （もっと読む）