【課題】いわゆるＭＮＯＳ構造において、ゲート絶縁膜を介した漏れ電流の発生を大幅に抑制させた半導体メモリ装置の提供。
【解決手段】ゲート絶縁膜は、半導体層側に半導体酸化膜、ゲート電極側に半導体窒化膜の積層膜からなる半導体メモリ装置であって、
横軸にゲート電圧をとり縦軸にドレイン電流をとったヒステリシス特性が、ゲート電圧を負側から正側への掃引によって得られる特性を第１特性とし、ゲート電圧を正側から負側への掃引によって得られる特性を第２特性とした場合、前記第１特性は、前記第２特性に対して、ゲート電圧が大きくなる側に位置づけられる特性となっている。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】シリコン基板１上に配置された不揮発性メモリＮＶＭ１を有する半導体装置であって、不揮発性メモリＮＶＭ１は、シリコン基板１上に順に形成されたメモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１を有する。メモリゲート絶縁膜ＭＩ１は、酸化シリコンを主体とする下部バリア膜ＢＢ１、窒化シリコンを主体とする電荷保持膜ＣＳ１、および、酸窒化シリコンを主体とする上部バリア膜ＴＢ１の、３層の積層絶縁膜からなる。特に、上部バリア膜ＴＢ１において、酸窒化シリコンのうちの酸化シリコンの割合は０．４６より大きく、かつ、０．９２以下である。 （もっと読む）

【課題】書き込み速度の遅れや書き込み不良等を招くことなく、更なる微細化を実現し得る不揮発性半導体記憶装置及びその書き込み方法を提供する。
【解決手段】選択トランジスタとメモリセルトランジスタとを有する複数のメモリセルと、選択トランジスタのドレインに接続されたビット線と、メモリセルトランジスタのコントロールゲートに接続された第１のワード線と、選択トランジスタのセレクトゲートに接続された第２のワード線と、メモリセルトランジスタのソースに接続されたソース線とを有し、第１の電圧Ｖ_{ｓｔｅｐ（１）}を第１のワード線に印加しながら、ソース線に第２の電圧Ｖ_{ｐｕｌｓｅ（１）}をパルス状に印加する第１のステップと、第１の電圧より高い第３の電圧Ｖ_{ｓｔｅｐ（２）}を第１のワード線に印加しながら、ソース線に第２の電圧より低い第４の電圧Ｖ_{ｐｕｌｓｅ（２）}をパルス状に印加する第２のステップとを少なくとも実行することにより、メモリセルに情報を書き込む。 （もっと読む）

【課題】 トラップが豊富に存在し、不揮発性半導体メモリ装置の電荷蓄積層として有用な窒化珪素膜をプラズマＣＶＤ法により成膜する方法を提供する。
【解決手段】 複数の孔を有する平面アンテナにより処理容器内にマイクロ波を導入してプラズマを生成して成膜を行うプラズマＣＶＤ装置においてシリコン原子と塩素原子からなる化合物のガスと窒素ガスを含む処理ガスを用い、処理容器内の圧力を０．１Ｐａ以上８Ｐａ以下の範囲内に設定してプラズマＣＶＤを行うことにより、多くのトラップを含む窒化珪素膜を成膜する。 （もっと読む）

【課題】安価なメモリデバイスを提供する。
【解決手段】１Ｆ^２当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイは、アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造を含む。電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶するよう構成されている。また、アレイは、実質的に縦型の構造を含むメモリセルに対する電気接点も含む。セルは、第１のソース／ドレイン領域に隣接したゲート絶縁物にトラップされた多数の電荷レベルの１つを有するようプログラムすることができる。これにより、チャネル領域は第１のしきい値電圧領域と第２のしきい値電圧領域とを有し、プログラムされたセルが低減されたドレインソース電流で動作する。 （もっと読む）

【課題】ワードゲートとコントロールゲートの間の高低差を大きくすることなく、シリサイドショートを防止することが可能な不揮発性半導体記憶装置、及びその製造方法を提供すること。
【解決手段】本発明にかかる不揮発性半導体記憶装置は、半導体基板１上にゲート絶縁膜２を介して形成され、一定の幅を有する部分が上に突出した突出部３ｂが設けられているワードゲート３と、ワードゲート３の側壁面にＯＮＯ膜４を介して設けられたコントロールゲート５と、コントロールゲート５の側壁面と、ワードゲート３の突出部３ｂの側壁面とに形成された絶縁性のサイドウォール７と、ワードゲート３の突出部３ｂの上面と、コントロールゲート５の表面の一部とに形成されたシリサイド層９と、を備え、突出部３ｂの幅は、突出部３ｂよりも下側の部分のワードゲート３の幅よりも狭いものである。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの信頼性を向上させる。
【解決手段】メモリセルは、選択ゲート６とその一方の側面に配置されたメモリゲート８とを有している。メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成されたＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。選択ゲート６の側面にはサイドウォール状の酸化シリコン膜１２が形成されており、メモリゲートの側面にはサイドウォール状の酸化シリコン膜９と酸化シリコン膜１２とが形成されている。メモリゲート８の下部に形成されたＯＮＯ膜７は、酸化シリコン膜９の下部で終端し、酸化シリコン膜１２の堆積時にメモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じるのを防いでいる。 （もっと読む）

【課題】高集積化されたスプリットゲート型不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１の表面に第１の柱状凸部２ａと第２の柱状凸部２ｂが離間して形成され、第１、第２の柱状凸部２ａ，２ｂは、周辺部と先端部とにソースドレイン３，８の一方と他方とが形成され、周辺部と先端部との間の側壁の表面に、電荷蓄積膜４とメモリゲート線５とが積層された第１積層構造と、ゲート酸化膜６と制御ゲート線７とが積層された第２積層構造と、が形成されたスプリットゲート型の不揮発性メモリセルを、それぞれ含み、第１積層構造が第１、第２の柱状凸部２ａ，２ｂの間にも形成され、それによって、第１の柱状凸部２ａと第２の柱状凸部２ｂとで、メモリゲート線５が共通に接続されている （もっと読む）

【課題】高記録密度かつ低消費電力を実現した情報記録再生装置を提供する。
【解決手段】情報記録再生装置は、電圧パルスの印加によって所定の抵抗値を持つ第１の状態とこの第１の状態よりも高い抵抗値を持つ第２の状態との間を可逆的に遷移する記録層からなるメモリセルを備える。前記記録層は、組成式A_xM_yX₄（0.1≦x≦1.2、2＜y≦2.9）で表される第１化合物層を含む。前記Aは、Mn（マンガン）、Fe（鉄）、Co（コバルト）、Ni（ニッケル）、及びCu（銅）のグループから選択される少なくとも１種類の元素である。前記Mは、Al（アルミニウム）、Ga（ガリウム）、Ti（チタン）、Ge（ゲルマニウム）、及びSn（スズ）のグループから選択される少なくとも１種類の元素であり、かつ、前記Aとは異なる元素である。前記Xは、O（酸素）であることを特徴とする。 （もっと読む）

【課題】ゲート電極から電荷蓄積層に電荷を注入する不揮発性メモリにおいて、従来のゲート構造に比べて電荷の注入効率、電荷保持特性および信頼性を共に向上させる。
【解決手段】電荷蓄積層を構成する窒化シリコン膜に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極からの電荷注入を高効率で行うために、メモリセルのゲート電極を、ノンドープのポリシリコン層５４とメタル材料電極層５９の２層膜で構成する。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】ビット線方向のセル間干渉を解消する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１と、半導体基板１を複数の素子領域に分離する素子分離絶縁膜２と、半導体基板１の素子領域上に形成されたトンネル絶縁膜３と、トンネル絶縁膜３上に形成されたフローティングゲート電極４と、積層絶縁膜５を介して、フローティングゲート電極４上及びチャネル幅方向に隣接するフローティングゲート電極４間に形成された第１コントロールゲート電極６と、半導体基板１の素子領域のチャネル幅方向に面する側面に形成されたアシスト絶縁膜７と、アシスト絶縁膜７を介して、複数の素子領域間に形成された第２コントロールゲート電極８と、を備えている。 （もっと読む）

【課題】ＮＡＮＤ型フラッシュメモリにおいて、微細化にともなうソース領域およびドレイン領域の導通を回避できるようにする。
【解決手段】たとえば、ｐ型ウェル１２の少なくとも表面領域のボロン濃度が１Ｅ１５ｃｍ^-3以下となるように設定する。また、そのｐ型ウェル１２の表面部に、ソース領域およびドレイン領域を有さず、トンネル酸化膜２１を介して設けられた浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜２２を介して設けられたワード線ＷＬとなる制御ゲートＣＧとを有するゲート電極を備える、複数のフラッシュメモリセルＭＣｎを設けてなる構成とされている。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置を小型にする。
【解決手段】複数の第１電極４Ｇと、これに交差する複数のワード線５と、複数の第１電極４Ｇの隣接間であって複数のワード線５が平面的に重なる部分に配置された複数の浮遊ゲート電極６Ｇとを有する複数の不揮発性メモリセルＭＣを持つＡＮＤ型のフラッシュメモリにおいて、上記複数の浮遊ゲート電極６Ｇの各々の断面形状を上記第１電極４Ｇよりも高い凸状とした。これにより、不揮発性メモリセルＭＣが微細化されても浮遊ゲート電極６Ｇを容易に加工できる上、不揮発性メモリセルＭＣの占有面積を増大させることなく浮遊ゲート電極６Ｇとワード線５の制御ゲート電極とのカップリング比を向上させることができる。 （もっと読む）

【課題】液晶パネルの表示品質を向上させることができると共に、高速動作することができる半導体装置を提供する。
【解決手段】Ｄ／Ａコンバータの基準電圧発生回路７１は、絶縁性基板と、この絶縁基板上に形成された不揮発性メモリ素子１３１，１３２，１３３，…およびＴＦＴ素子１４１，１４２，１４３，…，１５１，１５２，１５３，…を有する。Ｄ／Ａコンバータのアナログバッファ回路は、基準電圧発生回路７１から出力された基準電圧Ｖ_０，Ｖ_１，Ｖ_２，Ｖ_３，…を受ける。不揮発性メモリ素子１３１，１３２，１３３，…の素子特性の変更して、アナログバッファ回路のオフセット電圧を調整することが可能になっている。 （もっと読む）

【課題】 電荷捕獲量の調節を容易且つ確実に行い、情報ばけ等の不都合の発生を防止して所望の多値情報を記憶する。
【解決手段】 ソース領域３−ドレイン領域４間のチャネル領域Ｃとゲート電極６との間に、ゲート酸化膜１１、シリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１４、シリコン酸化膜１５、シリコン窒化膜１６及びシリコン酸化膜１７が順次積層されてなる電荷捕獲膜５が配されて半導体記憶装置が構成される。ここで、各窒化膜１２，１４，１６とその下層の各酸化膜１１，１３，１５，１７との間に存するトラップに電荷を蓄積することで、４値（"００"，"０１"，"１０"，"１１"）の情報が記憶される。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】プログラム及び消去時に生成される電子及びホールの分布を意図的に調節でき、同時に短チャンネル現象を減らせて、０．１０μｍ以下のメモリゲート長でも安定した２ビット特性を有するＳＯＮＯＳ形態のメモリ素子を製造できるＳＯＮＯＳメモリ素子製造方法を提供する。
【解決手段】スペーサを使用した自己整合方式でゲート下部のＯＮＯ誘電層を、中間部分が分離され、分離された両側が対称的なツインＯＮＯ誘電層構造に形成する。ＯＮＯ誘電層が分離された中間部分には、ＯＮＯ誘電層と独立してゲート誘電層を形成する。 （もっと読む）

【課題】動作速度が速く、かつ書き換え可能な回数が多くい不揮発性メモリセルと、高い信頼性を有する不揮発性メモリセルとを有する半導体装置を提供する。
【解決手段】メモリゲート電極１１ａ、１１ｂがコントロールゲート電極５ａ、５ｂのサイドウォール形状に形成されたスプリットゲート型の不揮発性メモリにおいて、メモリゲート長Ｌａ、Ｌｂの異なるメモリセルを同一チップ内に混載することにより、動作速度が速く書き換え可能回数の多いメモリと信頼性のあるメモリとを有するメモリチップを安価に製造することができる。 （もっと読む）

【課題】不揮発性メモリで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。
【解決手段】半導体基板１Ｓ上に、第１電位障壁膜ＥＢ１と電荷蓄積膜ＥＣと第２電位障壁膜ＥＢ２からなる積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。そして、このメモリゲート電極ＭＧの両側の側壁に酸化シリコン膜ＯＸ３を介して補助ゲート電極ＡＧ１、ＡＧ２が形成されている。補助ゲート電極ＡＧ１、ＡＧ２の直下にある半導体基板１Ｓ内には浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されている。このように構成されているメモリセルの書き込み動作時において、非選択セルの補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加する。 （もっと読む）