【課題】複数のメモリセルの基板として機能する柱状の半導体層に直接電位を与えることができ、安定した書き込みと消去動作を可能にする。
【解決手段】複数の第１メモリセルのゲート電極が積層された第１積層体１００と、複数の第２メモリセルのゲート電極が積層された第２積層体２００と、積層体１００，２００の側面上に設けられたゲート絶縁膜部１６と、積層体１００，２００間に形成された第１の半導体層１２と、第１メモリセルの最上部セルに接続された第１の選択トランジスタと、第２メモリセルの最上部セルに接続された第２の選択トランジスタとを備えた不揮発性半導体記憶装置であって、各選択トランジスタを第１積層体１００側と第２の積層体２００側とに分離するように分離用絶縁膜２３を設け、且つ分離用絶縁膜２３を表面側から裏面側まで貫通して第１の半導体層１２に接続された基板電位印加用電極２７を設けた。 （もっと読む）

【課題】不揮発性メモリで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。
【解決手段】半導体基板１Ｓ上に、第１電位障壁膜ＥＢ１と電荷蓄積膜ＥＣと第２電位障壁膜ＥＢ２からなる積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。そして、このメモリゲート電極ＭＧの両側の側壁に酸化シリコン膜ＯＸ３を介して補助ゲート電極ＡＧ１、ＡＧ２が形成されている。補助ゲート電極ＡＧ１、ＡＧ２の直下にある半導体基板１Ｓ内には浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されている。このように構成されているメモリセルの書き込み動作時において、非選択セルの補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加する。 （もっと読む）

【課題】周辺回路の増大を極力抑えつつ、データディスターブを改善する不揮発性半導体記憶装置を提供する。
【解決手段】第１ボディ領域１００上に不純物拡散層１０４，１２４を、第１不純物拡散層１０４上に第２ボディ領域１０６を形成する。第１不純物拡散層１０４はメモリトランジスタMTのドレイン領域と選択トランジスタSTのソース領域、第１不純物拡散層１２４は選択トランジスタSTのドレイン領域をなす。第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。両トランジスタMT，STは、バックゲートとなるボディ領域が電気的に分離される。 （もっと読む）

【課題】ＮＯＲ型Ｂ４−Ｆｌａｓｈ不揮発性半導体記憶装置の構造および動作方法の改良に関する。Ｂ４−Ｆｌａｓｈではソース側でも弱いＢ４−ＨＥ注入が起り、書込み非選択のセルに対して不必要な書込みが起ってしまう。またスケーリングが進みゲート長が短くなるとショートチャネル効果によりメモリセルのパンチスルーが起こり書き込みが出来なくなると言う課題があった。
【解決手段】ソース・ドレイン拡散層の構造を非対称にし、ソース側の濃度を下げ電荷蓄積層に対してオフセット構造とすることでソース側からの不必要な書き込みが起こらないようにする。さらに前記ソース構造を採用する事による読み出し電流の低下を避ける為に書込み時とソース・ドレインの電位配置を逆にしたリバースリード読み出しを行う。これにより、ＮＯＲ型アレイ配置のＢ４−Ｆｌａｓｈにおけるソース側からの誤書込みの低減とショートチャネル耐性の改善が可能になる。 （もっと読む）

【課題】消去時間の短縮を行なうとともにデータアクセスを効率的に実行することのできる不揮発性メモリ機能を有する半導体装置を提供する。
【解決手段】コマンドレジスタ／制御回路（２４）の制御のもとに、メモリセル境界領域に配置される埋込消去ゲート配線（４）に対して消去電圧を印加し、フローティングゲート（ＦＧ）と埋込消去ゲートＥＧの間で電荷を移動させて消去動作を行なうとき、消去電圧印加中にメモリゲート線（ＭＧＬ）およびアシストゲート線（ＡＧＬ）に読出選択電圧を印加してデータの読出を実行する。 （もっと読む）

【課題】コントロールゲート電極とメモリゲート電極間に発生する電界強度を緩和してリーク電流を低減できる、コントロールゲート電極とメモリゲート電極が近接するスプリットゲート型不揮発性メモリを提供する。
【解決手段】半導体基板１Ｓ上にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極ＣＧが形成されている。そして、コントロールゲート電極ＣＧの右側の側壁には、積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。このとき、コントロールゲート電極ＣＧの上端部にバーズビークＢＶが形成されている。この結果、コントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部が、バーズビークＢＶ分だけ離れるので電界強度の緩和を図ることができ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減できる。 （もっと読む）

【課題】動作の高速化を図り得る不揮発性メモリセルおよびその製造方法を提供すること。
【解決手段】半導体基板１１と、半導体基板１１の表面上にゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３両側の半導体基板の表面層にそれぞれ形成された一対の不純物拡散層１４、１５と、一対の不純物拡散層１４、１５の間の半導体基板の表面層に配置されたチャネル領域１６と、少なくとも一方の不純物拡散層１５の表面からゲート電極１３の側壁に沿って形成された電荷蓄積層１７と、電荷蓄積層１７に積層された電荷蓄積層用電極１８とを備えることを特徴とする不揮発性メモリセル。 （もっと読む）

【課題】メモリセルを高集積度化することができるチャージトラップ型フラッシュ構造の不揮発性半導体記憶装置を提供する。
【解決手段】半導体記憶装置５０は、接地線ＳＵＢＬとしての半導体基板層１ａの第１主面（表面）上に、素子分離層２、ソース電極３ａ、ソース電極３ｂ、ドレイン電極４ａ、及びドレイン電極４ｂを柱状にエッチング開口した開口部５が互いに離間して複数設けられる。開口部５には、半導体基板層１ｂ、積層膜６、及びゲート電極７が埋設され、開口部５の内側には半導体基板層１ｂが半導体基板層１ａと接するように設けられる。半導体基板層１ｂの内側には、トンネル酸化膜、電荷蓄積膜、電流遮断膜から構成される積層膜６が設けられる。積層膜６の内側にはゲート電極７が埋設される。半導体基板層１ｂにはソース層８とドレイン層９が垂直方向に複数設けられ、チャネルが垂直方向に設けられるメモリトランジスタが積層形成される。 （もっと読む）

【課題】電荷トラップ型の不揮発性半導体メモリのデータ読み出し速度を向上させること。
【解決手段】本発明に係る不揮発性半導体メモリは、半導体基板１００中のチャネル領域上に第１ゲート絶縁膜１１０を介して形成された第１ゲート電極ＷＧと、チャネル領域上に第２ゲート絶縁膜１２０を介して形成された第２ゲート電極ＣＧと、第１ゲート電極ＷＧの上面に形成された第１シリサイド膜１５１と、第２ゲート電極ＣＧの上面に形成された第２シリサイド膜１５２と、を備える。第１ゲート電極ＷＧと第２ゲート電極ＣＧは共にサイドウォール形状を有する。第１ゲート電極ＷＧと第２ゲート電極ＣＧは、チャネル領域上で絶縁膜を挟んで並んで配置されており、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜１２０のいずれか一方は、電荷をトラップする電荷トラップ膜である。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。 （もっと読む）

【課題】絶縁膜界面の汚染を防止し、半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板２の第１表面領域Ｃ１上にゲート絶縁膜４を介してフローティングゲート５を形成する工程と；第１表面領域Ｃ１に隣接する第２表面領域Ｃ２及びフローティングゲート５の端部を覆うようにトンネル絶縁膜８ａを形成する工程と；トンネル絶縁膜８ａを覆い、第２表面領域Ｃ２の上方が厚く、フローティングゲート５の上方が薄くなるように第１酸化膜３３を形成する工程と；第１酸化膜３３とフローティングゲート５上のトンネル絶縁膜８ａの表面とをエッチバックする工程と；第２表面領域Ｃ２上の第トンネル絶縁膜８ａ上にコントロールゲート９を形成する工程とを具備する。 （もっと読む）

【課題】保持特性に優れた不揮発性半導体メモリ装置の消去方法を提供することである。
【解決手段】ソース・ドレイン領域２、３が離間して形成された半導体基板１と、半導体基板１上に形成された第１の絶縁層７と、第1の絶縁層７上の第１の領域１０に形成された第１のゲート電極５と、第１の絶縁層７上の第２の領域１１、１２に形成された電荷蓄積層８と、電荷蓄積層８上に形成された第２の絶縁層９と、第２の絶縁層９上に形成された第２のゲート電極４、６と、を有する不揮発性半導体メモリ装置の消去方法は次のステップを有する。ソース・ドレイン領域から電荷蓄積層にホットホールを注入するステップ。電荷蓄積層の第１のゲート電極側の領域にチャネルホットエレクトロンを注入するステップ。 （もっと読む）

【課題】ウエハの設置状態にかかわらず、ドレイン領域およびソース領域をゲート電極に対して対称に形成することにより、単一セルにおける電流の対称性を確保する。
【解決手段】
半導体基板上にゲート酸化膜を形成する。ゲート酸化膜上にゲート電極を形成する。半導体基板の表面のゲート電極を挟む位置にドレイン領域およびソース領域を形成する。ドレイン領域およびソース領域を形成する工程は、半導体基板をイオン注入装置の搭載ステージ上に載置して、ゲート電極をマスクとして半導体基板の表面に不純物イオンを注入する第１のイオン注入工程と、搭載ステージの載置面内において、半導体基板を搭載ステージに対して１８０°回転させた向きに搭載ステージ上に再載置して、ゲート電極をマスクとして半導体基板の表面に不純物イオンを注入する第２のイオン注入工程と、を含む。 （もっと読む）

【課題】第２領域において不純物低密度拡散領域をゲート電極に近接して形成することができる半導体装置、及びその製造方法を得る。
【解決手段】半導体不揮発性メモリ１０は、第１ゲート電極２２と一対の第１不純物拡散領域２４と一対の第１サイドウォール部２６とを有し構成された第１ＭＯＳ型電界効果トランジスタ１８と、第２ゲート電極４２と一対の第２不純物拡散領域４４と一対の第２サイドウォール部４６とを有し構成された第２ＭＯＳ型電界効果トランジスタ２０とを備える。第２サイドウォール部４６の第２下部絶縁膜５４は、Ｐ型半導体基板１２の上表面１２Ａの上表面１２Ａの上表面１２Ａ上においてシリコン酸化膜６２の分だけ第１サイドウォール部２６のシリコン熱酸化膜３４よりも厚肉とされ、該シリコン酸化膜６２は第２ゲート電極４２の側壁を側方から覆う部分を有しない。 （もっと読む）

【課題】モリセルトランジスタ素子以外の周辺回路の特性を低減させることなく、書込み特性の劣化を抑制した半導体記憶装置を提供すること。
【解決手段】ホットエレクトロン注入による書込み方式の半導体記憶装置１０１において、例えば、Ｐ＋半導体基板１０と、Ｐ＋半導体基板１０上に形成されるＰ−エピ層（半導体層）であって、Ｐ＋半導体基板１０よりも高い抵抗を持つＰ−エピ層１１（半導体層）と、Ｐ−エピ層１１に形成されたメモリセルトランジスタ素子２０と、メモリセルトランジスタ素子２０の下方のＰ−エピ層１１内に、底部がＰ＋半導体基板１０に到達する深さで形成されたＰ＋不純物拡散領域１２であって、Ｐ−エピ層１１よりも低い抵抗を持つＰ＋不純物拡散領域１２と、を備える半導体記憶装置である。 （もっと読む）

【課題】メモリ装置を製造するための方法。
【解決手段】ナノ粒子２４４を含むメモリ装置１００を製造するための方法であって、少なくとも１つの半導体をベースとする基板において、ソースおよびドレイン領域１１８、１２０と、ソースおよびドレイン領域１１８、１２０の間に配置され、かつメモリ装置１００のチャネル１２１を形成するための基板の少なくとも１つの領域上に少なくとも１つの第１の誘電体２４１とを形成するステップと、少なくとも１つの導電材料のナノ粒子を懸濁した状態で含み、少なくとも第１の誘電体２４１を覆う少なくとも１つのイオン液を堆積するステップと、ナノ粒子２４４の堆積物を少なくとも第１の誘電体２４１上に形成するステップと、残りのイオン液を除去するステップと、ナノ粒子２４４の堆積物の少なくとも一部上に、少なくとも１つの第２の誘電体２５２および少なくとも１つの制御ゲート２５４を形成するステップとを含む。 （もっと読む）

【課題】電流値分布幅をより狭くして電流ウィンドウをより広げる。
【解決手段】半導体基板における電荷蓄積部に電荷を徐々に蓄積するため、ゲート電圧は書き込み回数が増加するに従って徐々に増加させる（Ｂ）。チャネル領域に流れる電流の値が、電荷蓄積部に蓄積される電荷の量が所定のデータに対応する値となった場合に該チャネル領域に流れる電流の予め定められた目標値よりも大きい領域において、該電流の値が該目標値に近づいた場合に、ソース電圧、ドレイン電圧を下げることにより、１回当たりの電荷の蓄積量の増加割合を減少させる（Ｃ）。よって、各電荷蓄積部への電荷の蓄積量が目標値を超えることを抑えることができる。 （もっと読む）

【課題】電気的に書き込み可能かつ消去可能な不揮発性メモリを有する集積回路デバイスの製造方法およびデータとコードの保存方法を提供する。
【解決手段】第１の動作アルゴリズムに従って第１のデータ用途のためのデータを保存する第１のメモリアレイと、第２の動作アルゴリズムに従って第２のデータ用途のためのデータを保存する前記半導体基板上の第２のメモリアレイと、を備え、前記第１のメモリアレイと前記第２のメモリアレイにおける電荷蓄積不揮発性メモリセルは、窒化物電荷トラッピング構造を備えた互いに略同一構造を有する複数のフラッシュメモリセルを含み、前記第１の動作アルゴリズムは、ホール注入によって書き込みすることと、電界アシストエレクトロン注入によって消去することを含み、前記第２の動作アルゴリズムは、エレクトロン注入によって書き込みすることと、ホール注入によって消去することを含むことを特徴とする集積回路デバイス。 （もっと読む）

【課題】製造工程においてメモリセル領域へのＵＶ光の入射が抑えられ、メモリセル特性の局所的なバラツキが抑えられた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のビット線４、複数のビット線４と交差する複数のワード線６２、及び半導体基板と各ワード線６２との間に挟まれ、隣接する二本のビット線４の間の領域に形成され、電荷保持機能を有する第１の絶縁膜５が配置されたメモリセル領域８０、９０と、複数のビット線４にそれぞれ接続されるコンタクト３０が配置されたビット線コンタクト領域６３と、少なくともビット線コンタクト領域６３内の半導体基板の一部を覆う第１のＵＶ遮光膜２５と、層間絶縁膜２０と、層間絶縁膜２０上に形成され、メモリセル領域８０、９０を覆う第２のＵＶ遮光膜２１とを備えている。第１のＵＶ遮光膜２５は、製造工程で発生するＵＶ光を効果的に遮る。 （もっと読む）

【課題】チップサイズの更なる縮小化に寄与する不揮発性メモリ装置を提供すること。
【解決手段】本発明に係る不揮発性メモリ装置は、半導体基板と；前記半導体基板上に形成された柱状のゲート電極と；前記半導体基板の表面付近に形成されたソース／ドレイン拡散層と；前記ゲート電極の側面に形成された電荷蓄積用の窒化膜と；前記半導体基板に形成された素子分離領域とを備える。そして、前記素子分離領域の平面形状を略菱形とすることを特徴としている。 （もっと読む）