【課題】チップ面積の増大を抑制しつつ、安定的に動作するスプリットゲート型不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体メモリのベリファイステップを以下の手順で実行する。（ａ）通常読み出し動作のワードゲート電圧よりも低いベリファイ電圧を、ワードゲートに供給する。（ｂ）通常読み出し動作のコントロールゲート電圧を、コントロールゲートに供給する。（ｃ）そのベリファイ電圧とそのコントロールゲート電圧とに応じて流れる電流が、通常読み出し動作のときの参照電流に一致するか否かを判定する。ＴｗｉｎＭＯＮＯＳセルの消去ベリファイ時に、ワードゲートの電圧を低くすることで、コントロールゲートの負電圧を利用せずに消去ベリファイを可能にする。 （もっと読む）

【課題】不揮発性半導体メモリの周辺回路を小さくし、集積回路の縮小化に寄与する。
【解決手段】ｐ型基板１０に形成され、ソース線４３０と接続するｎ型拡散層５０と、ｐ型基板１０上に設けられ、ワード線４００と接続するワード電極２００と、ｐ型基板１０とワード電極２００の間に設けられたワード絶縁層と、ｎ型拡散層５０上、及びワード電極２００の側壁に設けられたトンネル絶縁層と、トンネル絶縁層上に設けられた電荷蓄積層と、電荷蓄積層上に設けられたコントロール絶縁層と、コントロール絶縁層上に設けられ、コントロール線４２０と接続するコントロール電極３００と、を備え、制御部は、メモリ素子６００に書込みを行うときに、ソース線４３０に正電圧を印加し、ワード線４００に負電圧を印加し、かつコントロール線４２０に正電圧を印加する不揮発性半導体メモリ。 （もっと読む）

【課題】電荷蓄積層をもち、電荷のトラップを利用する記憶素子の保持特性を向上させる技術を提供する。
【解決手段】電荷蓄積層（２４）の上のメモリゲート（２１）と、第１サイドゲート（２２）と、第２サイドゲート（２３）と、第１サイドゲート（２２）側の第１不純物注入領域（３１）と、第２サイドゲート（２３）側の第２不純物注入領域（３２）と、チャネル領域（３３、３４、３５）とを具備する不揮発性半導体記憶装置を構成する。チャネル領域（３３、３４、３５）は、電荷蓄積層（２４）の下の第１領域（３３）と、第１領域（３３）と第１不純物注入領域（３１）との間のセレクト側領域（３４）と、第１領域（３３）と第２不純物注入領域（３２）との間のアシスト側領域（３５）とを含むことが好ましい。そして、ゲート長方向におけるセレクト側領域（３４）の長さ（Ｌ１）は、アシスト側領域（３５）の長さ（Ｌ２）よりも長いものとする。 （もっと読む）

【課題】ホットキャリア注入によって書き換えを行うスプリットゲート型ＭＯＮＯＳメモリにおいて、リテンション特性を向上させる。
【解決手段】メモリセルＭ００の選択ゲート電極は選択ゲート線ＳＧ０に接続され、メモリゲート電極はメモリゲート線ＭＧ０に接続される。また、ドレイン領域はビット線ＢＬ０に接続され、ソース領域はソース線ＳＬ０に接続される。さらに、メモリセルＭ００が形成されたｐ型ウエル領域にはウエル線ＷＬ０が接続される。メモリセルＭ００に書き込みを行うときは、ウエル線ＷＬ０を通じてｐ型ウエル領域に負電圧を印加しながら、ソースサイド注入方式による書込みを行う。 （もっと読む）

【課題】電荷を蓄積可能な電荷蓄積膜を有する不揮発性メモリセルを含む半導体装置において、データ保持特性劣化を改善し、その信頼性を向上させることにある。
【解決手段】半導体基板の主面に不揮発性メモリセルを含む半導体装置であって、不揮発性メモリセルは、半導体基板上に第１絶縁膜と、導電膜と、第２絶縁膜と、電荷を蓄積可能な電荷蓄積膜とを有する。また、電荷蓄積膜上に第３絶縁膜と、第１ゲート電極と、第１絶縁膜から前記第１ゲート電極までの一連の積層膜と接するように第４絶縁膜と、第１絶縁膜と並ぶように前記半導体基板上に第５絶縁膜とを有する。さらに、第５絶縁膜上に形成され、第４絶縁膜の側面に前記第１ゲート電極と隣り合うように第２ゲート電極と、第１ゲート電極と第２ゲート電極を挟むように半導体基板にソース領域およびドレイン領域とを有する。半導体装置は、導電膜と電荷蓄積膜が平面的に重なり合うように形成されている。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】不揮発性メモリのメモリセルは、ｐ型ウエルＰＷの上部に絶縁膜３を介して形成された制御ゲート電極ＣＧと、ｐ型ウエルＰＷの上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧと、メモリゲート電極ＭＧとｐ型ウエルＰＷとの間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されかつ内部に電荷蓄積部を有する絶縁膜５とを有している。メモリゲート電極ＭＧは、ノンドープのシリコン膜６ａと不純物を導入したシリコン膜６ｂとの積層膜により形成されている。シリコン膜６ｂの不純物濃度を高くすることでメモリゲート電極ＭＧの抵抗を低くして不揮発性メモリの動作速度を向上させ、シリコン膜６ａの不純物濃度を低くすることで、不揮発性メモリのデータ保持特性を向上させることができる。 （もっと読む）

【課題】面積を縮小させることが出来、また歩留まりを向上させる半導体装置及びそれを用いた論理回路を提供すること。
【解決手段】第１トランジスタＴｒ１と第２トランジスタＴｒ２とが形成され、前記第１トランジスタＴｒ１はソース及びドレインとして機能する第１拡散層群１０３と、第１ゲート電極１０２と、第２ゲート電極１０４とを備え、前記第２トランジスタＴｒ２はソース及びドレインとして機能する第２拡散層群２０１と、電荷を蓄積可能な浮遊ゲート２０２と、第３ゲート電極２００とを備え第２ゲート電極２００は、前記第１トランジスタＴｒ１の閾値Ｖｔｈを制御可能とし、この第２ゲート電極１０４の電位は、前記浮遊ゲート２０２が蓄積する電荷量に応じた値である。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。また、半導体装置の信頼性を向上させる。また、半導体装置の性能を向上すると共に、半導体装置の信頼性を向上する。
【解決手段】フローティングゲート電極ＦＧを有するメモリトランジスタとこのメモリトランジスタに直列に接続された制御トランジスタとで構成されたメモリセルを、半導体基板の主面にＸ方向およびＹ方向にアレイ状に複数配列させる。そして、Ｘ方向に配列したメモリセルのメモリトランジスタのドレイン領域同士を接続するビット配線Ｍ１Ｂを、半導体基板上に形成された多層配線構造のうちの最下層の配線層に設け、このビット配線Ｍ１Ｂがフローティングゲート電極ＦＧ全体を覆うようにする。 （もっと読む）

【課題】過消去ビットの発生を抑制してエンデュランス特性等を向上させることができる不揮発性記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１〜Ｍ４４を有するメモリーセルアレイと、複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路ＥＲＣＮとを含む。消去制御回路ＥＲＣＮは、消去対象メモリーセルが多い場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４がフローティング状態に設定される第１の消去動作制御を行う。消去対象メモリーセルが少ない場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４が低電位電源電圧ＶＳＳに設定される第２の消去動作制御を行う。 （もっと読む）

【課題】選択トランジスタの閾値電圧を所定の値とし、且つ選択トランジスタのチャネル領域の不純物がメモリセルトランジスタに与える影響を低減する。
【解決手段】メモリセルトランジスタＭＣ０〜ＭＣ１５、選択トランジスタＳＴ１，ＳＴ２を備える半導体記憶装置であって、前記選択トランジスタと前記メモリセルトランジスタの間には、記憶素子として用いられないダミーセルトランジスタＤＣ０，ＤＣ１が設けられる。前記選択トランジスタのゲート電極１３は第１の導電層と第２の導電層を有し、前記第１及び第２の導電層は接続部１６により電気的に接続される。前記選択トランジスタのチャネル領域の不純物濃度は、前記メモリセルトランジスタのチャネル領域の不純物濃度よりも高い。 （もっと読む）

【課題】 低消費電力、高集積化を図ることができる不揮発性メモリ装置を提供する。
【解決手段】 行列状に配置されたメモリセルを含み、メモリセルのゲートにワード線が接続され、ドレインにローカルビット線LBLdが接続され、ソースに第１または第２のローカルビット線LBLSが接続される。メモリセルMC2の読み出しを行うとき、ビット線選択トランジスタTRd1によって選択されたローカルビット線LBLd1に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0によって選択された第１のローカルビット線LBLs0に0vを印加する。隣接するメモリセルMC3のソースは、第２の選択トランジスタTRs4によって一定電位にクランプされ、隣接するメモリセルMC1のソースは、ビット線選択トランジスタTRd0によって0vに印加される。 （もっと読む）

【課題】高効率的に書き込みを行うことができる不揮発性半導体記憶装置を提供する。
【解決手段】直列接続された複数のメモリセルトランジスタＭＴと、メモリセルトランジスタの一端とソース線との間に接続された選択ゲートトランジスタＳＴ２と、メモリセルトランジスタの他端とビット線との間に接続された選択ゲートトランジスタＳＴ１と、ソース線に第１の電圧を印加し、ビット線に第１の電圧よりも高く且つ第１の電圧との差がトンネル絶縁膜のバリアハイトに対応する電圧よりも小さい第２の電圧を印加し、書き込み対象のメモリセルトランジスタＭＴとソース線との間に位置し、且つ書き込み対象のメモリセルトランジスタに隣接する隣接メモリセルトランジスタＭＴの導通状態を、他のメモリセルトランジスタＭＴの導通状態よりも弱くすることで書き込み対象のメモリセルトランジスタに書き込みを行う制御回路と、を具備する。 （もっと読む）

【課題】不揮発性半導体メモリの保持特性の悪化を抑制しつつ、消去動作に要する時間を短縮する。
【解決手段】（ａ）メモリセルアレイのデータ消去対象領域に消去パルスを印加するステップと、（ｂ）データ消去対象領域に配置されたメモリセルの閾値電圧が消去レベルに達したか否かを判定するステップと、（ｃ）ベリファイ結果に基づいて、新たな消去パルスを印加するか、待機状態に移行するかを決定するステップとを具備する方法で、不揮発性半導体メモリの消去動作を実行する。（ｂ）ステップは、消去パルスの印加が行われた印加期間が経過した後、待機状態に移行する前に閾値電圧が消去レベルに達したか否かを判定する。（ｃ）ステップは、閾値電圧が消去レベルに達していないとき、データ消去対象領域に新たな消去パルスを印加するステップと、閾値電圧が消去レベルに達しているとき、新たな消去パルスの印加を禁止するステップとを含む。 （もっと読む）

電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法に対する様々な実施例が与えられる。一実施例では、半導体デバイスは、ゲート層、誘電体層、メモリ層、ソース層、半導体チャネル層、及びドレイン層を含む。ソース層は電気的浸透性及びパーフォレーションを有する。半導体チャネル層はソース層及びメモリ層と接触する。ソース層及び半導体チャネル層は、ゲート電圧チューナブル電荷注入バリアを形成する。
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【課題】不揮発性半導体記憶装置について、製造工程中のゲート絶縁膜及び容量絶縁膜の特性劣化を抑制する。
【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板２上のＭＩＳＦＥＴ１６と、第２導電型の第１ウェル３のＭＩＳキャパシタ１７とを含む。ＭＩＳＦＥＴ１６は、半導体基板２上のゲート絶縁膜４、その上のゲート電極６ａ、ゲート電極６ａの両側のソース・ドレイン不純物層７及び８を含む。ＭＩＳキャパシタ１７は、第１電極としての第１ウェル３上の容量絶縁膜５、その上の第２電極６ｂ、第１導電型の第１不純物層１１ａ及び１１ｂを含む。ゲート電極６ａと第２電極６ｂとが電気的に接続されてフローティングゲート６を構成する。ゲート絶縁膜４と容量絶縁膜５とは材料及び膜厚が同一である。ゲート電極６ａと第２電極６ｂとは同一の導電膜からなる。半導体基板２と第１ウェル３との境界を跨ぐ第２不純物層１４が形成されている。 （もっと読む）

【課題】半導体装置の信頼性を向上する。
【解決手段】メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ膜９と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上部には、シリサイド膜１５およびシリサイド膜１５の表面の酸化によって形成された絶縁膜５１が設けられている。 （もっと読む）

【課題】シリアル・インターフェース方式のメモリ装置において、回路規模の増加を抑えつつ、データの読み出しを高速化する。
【解決手段】ＥＥＰＲＯＭ１００は、データを格納するメモリセルアレイ１０と、クロックに同期してシリアル入力されるアドレス信号に応じて、メモリセルアレイ１０のアドレスを選択するロウアドレスデコーダ１１及びカラムアドレスデコーダ１２と、データの各ビットに対応して１個ずつ設けられたセンスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１と、これらのセンスアンプから読み出されたデータをクロックに同期して先頭ビットから順にシリアル出力するシフトレジスタ１５とを備える。カラムアドレスデコーダ１２は、カラムアドレス信号の全ビットが確定する前に先頭ビットの２個の候補データを２個のセンスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１にそれぞれ入力することにより２個の候補データの読み出しを開始する。 （もっと読む）

【課題】半導体装置の性能を向上させ、製造歩留りを向上させる。
【解決手段】メモリセル３０が複数アレイ状に配置され、Ｘ方向に並ぶメモリセル３０の選択ゲート電極８は選択ゲート線９によって接続され、メモリゲート電極１３はメモリゲート線１４によって接続される。ソース領域２０を介して隣接するメモリセル３０のメモリゲート電極１３にそれぞれ接続されたメモリゲート線１４同士は電気的に接続されていない。選択ゲート線９は、Ｘ方向に延在する第１の部分９ａと、一端が第１の部分９ａに接続してＹ方向に延在する第２の部分９ｂを有している。メモリゲート線１４は、選択ゲート線９の側壁上に絶縁膜を介して形成され、選択ゲート線９の第２の部分９ｂ上から素子分離領域上にかけてＸ方向に延在するコンタクト部１４ａを有し、コンタクト部１４ａ上に形成されたコンタクトホール２３ｄを埋めるプラグを介して配線に接続される。 （もっと読む）

【課題】低消費電力、低減されたリーク問題、および単純なプロセスを伴った新規なフラッシュメモリ、新規なプログラミング方法、およびそのセンシングスキームを提供する。
【解決手段】ワード線２１８、第１のビット線２０４、および第２のビット線２０６を備えた不揮発性メモリセル２００を動作させる方法は、メモリセル２００をプログラミングする工程を有し、そのプログラミングする工程が、高い正電圧のバイアスを第１のビット線に印加し、接地バイアスを第２のビット線に印加し、高い負電圧のバイアスをワード線に印加することを備え、正帯電ホールが誘電体層２１２を介してトラッピング層２１４に突き抜けるようにする。 （もっと読む）

【課題】書き込み／消去におけるディスターブを抑制し、かつ面積の増大を抑えた不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルＭＣを含む第１セルアレイ３２が形成された第１導電型の第１のウェル領域と、複数のメモリセルＭＣを含む第２セルアレイ３２が形成された第１導電型の第２のウェル領域と、第１、第２のウェル領域を含む第２導電型の第３のウェル領域とを備える。さらに、第１セルアレイ３２が含むメモリセルと第２セルアレイ３２が含むメモリセルとに共通に接続されたビット線ＢＬと、ビット線ＢＬに接続されたカラムデコーダ１３とを備える。 （もっと読む）