【課題】GIDLが抑制できるメモリセルトランジスタと選択トランジスタからなるフラッシュＥＥＰＲＯＭを製造する。
【解決手段】半導体基板の表面に対して斜め方向且つメモリセルトランジスタＣＴ及び選択トランジスタＳＴのゲート長方向に対して平行する方向に不純物を導入し、水平方向に所定角度回転させた半導体基板の表面に対して斜め方向且つメモリセルトランジスタ及び選択トランジスタのゲート長方向に対して交差する方向に不純物を導入して、メモリセルトランジスタのゲート電極と選択トランジスタのゲート電極との間の基板表面における不純物濃度が、メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるようにメモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成する。 （もっと読む）

【課題】選択ゲート電極の上部と制御ゲート電極の上部の距離を短くしつつ、選択ゲート電極と制御ゲート電極の間の短絡不良を抑制させること。
【解決手段】半導体基板１０のチャネル領域の両側に形成された不純物領域１５と、チャネル領域上にゲート絶縁膜１１ａを介して形成された選択ゲート電極１２ａと、選択ゲート電極１２ａの両側面乃至チャネル領域の表面にゲート分離絶縁膜１３を介してサイドウォール状に形成された制御ゲート電極１４ａと、制御ゲート電極１４ａの側壁上を覆う保護絶縁膜１６、１７と、選択ゲート電極１２ａ上に形成されたシリサイド層１８と、を備える。保護絶縁膜１６、１７は、制御ゲート電極１４ａの側壁上を覆うシリコン窒化膜１６と、シリコン窒化膜１６上を覆うシリコン酸化膜１７との２層構造となっている。 （もっと読む）

【課題】データの書き込み効率の向上およびデータの書き込み時間の低減を達成することができる、ＥＥＰＲＯＭを提供する。
【解決手段】半導体層には、第１不純物領域５、第２不純物領域６、第３不純物領域７、第４不純物領域８および第５不純物領域９が形成されている。第１セレクトゲート１１は、第１不純物領域５と第２不純物領域６との間の領域に、第１絶縁膜１０を挟んで対向している。第１フローティングゲート１２は、第２不純物領域６と第３不純物領域７との間の領域に、第１絶縁膜１０を挟んで対向している。第２フローティングゲート１９は、第３不純物領域７と第４不純物領域８との間の領域に、第１絶縁膜１０を挟んで対向している。第２セレクトゲート２０は、第４不純物領域８と第５不純物領域９との間の領域に、第１絶縁膜１０を挟んで対向している。 （もっと読む）

【課題】プロセスを簡略化でき、論理回路は十分に速く、メモリートランジスタに格納された情報の保持時間は十分に長いメモリーアレイを提供する。
【解決手段】シリコンウェハー２０１と、その第１表面領域２０１ａに位置するラテラルに規定された第１層配列２１２と、シリコンウェハー２０１の第２表面領域２０１ｂに位置するラテラルに規定された第２層配列２１３と、第１および第２層配列２１２・２１３の側壁に沿った幅ｄ１の第１二酸化シリコン側壁層２１５と、ラテラルに規定された第２層配列２１３の第１二酸化シリコン側壁層２１５に沿った第２幅ｄ２の第２二酸化シリコン側壁層２１７とを備える。 （もっと読む）

【課題】マスクＲＯＭとＥＥＰＲＯＭとは、その構造が著しく異なることら、マスクＲＯＭ領域をＥＥＰＲＯＭ領域に、あるいはＥＥＰＲＯＭ領域をマスクＲＯＭ領域に変更することは難しい。各メモリのメモリ容量は固定化され、結果として、システムの自由度が制限されるという問題が生じていた。
【解決手段】本発明の半導体記憶装置は、半導体基板上のチャネル領域に同一構造のメモリ絶縁膜を備える複数のメモリ素子を有し、メモリ絶縁膜の所定の領域に電荷を注入することで情報を記憶する第１のメモリ素子と、ソースとドレインとの間に電流を流さないことで情報を記憶する第２のメモリ素子とからなる。このような構造とすることで、第１のメモリ素子と第２のメモリ素子との変更が容易となる。 （もっと読む）

【課題】２つのメモリトランジスタに同一のデータを確実に書き込むことができる、Ｗ（ダブル）セル方式のＥＥＰＲＯＭを提供する。
【解決手段】半導体層には、第１不純物領域８、第２不純物領域９、第３不純物領域１０、第４不純物領域１１、第５不純物領域１２および第６不純物領域１３が形成されている。セレクトゲート１５は、第１不純物領域８と第２不純物領域９との間の領域に、第１絶縁膜１４を挟んで対向している。第１フローティングゲート１６は、第２不純物領域９と第３不純物領域１０との間の領域および第５不純物領域１２に、第１絶縁膜１４を挟んで対向している。第２フローティングゲート２０は、第３不純物領域１０と第４不純物領域１１との間の領域および第６不純物領域１３に、第１絶縁膜１４を挟んで対向している。第５不純物領域１２および第６不純物領域１３は、第２不純物領域９と接続されている。 （もっと読む）

【課題】ソース及びドレインとの接触抵抗のばらつきが少なく、ソース同士が容易に接続
可能なコンタクトプラグ構成の半導体装置を提供する。
【解決手段】ソース及びドレイン領域１８、１９を有する半導体基板１１と、浮遊ゲート
膜２２を有し、ソース及びドレイン領域１８、１９の間の表面に配設されたゲート電極膜
２８と、ゲート電極膜２８の上に上下を絶縁されたソース接続膜３３と、ゲート電極膜２
８及びソース接続膜３３を被うサイドウォール絶縁膜３７及びバリア絶縁膜３９と、バリ
ア絶縁膜３９を埋め込む下部及び上部層間絶縁膜４１、４３と、ソース領域１８に接続さ
れ、下部及び上部層間絶縁膜４１、４３を貫通し断面が楕円形の柱状体をなし、柱状体の
側面でソース接続膜３３と接続されたソースコンタクト４５と、ドレイン領域１９に接続
され、下部及び上部層間絶縁膜４１、４３を貫通し断面が楕円形の柱状体をなすドレイン
コンタクト４７とを備える。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、プラズマダメージからゲート絶縁膜を保護することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、トランジスタ領域の半導体基板上にゲート絶縁膜５を形成し、このゲート絶縁膜５上にゲート電極１４を形成する。ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上及びトランジスタ領域のゲート電極１４上にトンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域の酸化シリコン膜９上にマスク膜１３を形成し、マスク膜１３を用いて酸化シリコン膜９及び窒化シリコン膜８をドライエッチングにより除去する工程とを具備することを特徴とする。 （もっと読む）

【課題】不揮発性半導体記憶装置（メモリ）を構成するスプリットゲート型トランジスタで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。
【解決手段】メモリセル領域に形成されているメモリセルには、コントロールゲート電極ＣＧの側壁に電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２を介して、サイドウォール形状のメモリゲート電極ＭＧが形成されている。このとき、メモリセルのコントロールゲート電極ＣＧは矩形形状をしており、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部が逆テーパ形状に加工されている点に特徴がある。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、特にプラズマダメージを受けたゲート絶縁膜のダメージ層を除去し、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、その上に酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域にマスク膜１０を形成し、マスク膜１０を用いて酸化シリコン膜９を除去し、窒化シリコン膜８をドライエッチングにて除去し、トランジスタ領域１００のゲート絶縁膜５の上層部分をウェットエッチングにより除去することを特徴とする。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、ゲート絶縁膜へのプラズマダメージをなくし、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域１０１にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、窒化シリコン膜上に酸化シリコン膜９を形成する工程と、ＭＯＮＯＳ型メモリトランジスタ領域１０１にマスク膜１０を形成し、マスク膜１０をマスクとして酸化シリコン膜９を除去する工程と、マスク膜１０をマスクとして窒化シリコン膜８を熱燐酸によるウェットエッチングにより除去する工程とを具備することを特徴とする。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】ＯＮＯ膜とシリサイド膜との短絡を起こさないようにし、ＯＮＯ膜での電荷の不安定や電解分布の不均一、ＯＮＯ膜の膜質低下などを防止する。
【解決手段】不揮発性半導体記憶装置はワードゲート２２とコントロールゲート２４と電荷蓄積層１４とを具備する。ワードゲート２２は半導体基板１０のチャネル領域上方に絶縁層１２を介して設けられている。コントロールゲート２４はワードゲート２２の側方に設けられている。電荷蓄積層１４はチャネル領域とコントロールゲート２４との間、及び、ワードゲート２２とコントロールゲート２４との間にＯＮＯ膜で設けられている。コントロールゲート２４は、シリサイド層２４ａと、非シリサイド層２４ｂ、２４ｃとを備える。シリサイド層２４ａはニッケルを含むシリサイドで設けられている。非シリサイド層２４ｂ、２４ｃはシリサイド層２４ａと電荷蓄積層１４との間に設けられている。 （もっと読む）

【課題】不揮発性半導体記憶装置の信頼性を向上できる技術を提供することにあり、特に、スプリットゲート型トランジスタのメモリゲート電極への給電を確実に行なうことができる技術を提供する。
【解決手段】給電配線ＥＳＬは、給電配線ＥＳＬの一端を終端部ＴＥ１上に配置し、かつ、給電配線ＥＳＬの他端を終端部ＴＥ２上に配置し、さらに、給電配線ＥＳＬの中央部をダミー部ＤＭＹ上に配置している。つまり、終端部ＴＥ１と終端部ＴＥ２およびダミー部ＤＭＹはほぼ同じ高さであるので、終端部ＴＥ１上からダミー部ＤＭＹ上を介して終端部ＴＥ２上に配置されている給電配線ＥＳＬの大部分は同じ高さに形成される。 （もっと読む）

【課題】多結晶シリコン膜上に成膜されたシリコンナイトライド膜を除去する際に、多結晶シリコン膜にシリコンダストが付着することを防止する。
【解決手段】 本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜４、多結晶シリコン膜５、親水性を有する膜２２、シリコンナイトライド膜２３およびシリコン酸化膜２４を積層形成し、シリコン酸化膜２４とシリコンナイトライド膜２３と親水性を有する膜２２を加工し、シリコン酸化膜をマスクにして多結晶シリコン膜５を加工し、シリコン酸化膜をマスクにしてゲート絶縁膜４およびシリコン基板１を加工して素子分離溝２０を形成し、素子分離溝２０内に素子分離絶縁膜２１を埋め込み、ウエットエッチングによりシリコンナイトライド膜２３を除去することを特徴とする。 （もっと読む）

【課題】カップリング比を減少させずにゲート電極と不純物拡散領域との位置が整合して形成される不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板に形成される複数の不純物拡散領域と、前記半導体基板上に形成される絶縁膜と、隣り合う前記不純物拡散領域を繋ぐように前記半導体基板上に前記絶縁膜を介して形成されるフローティングゲート電極と、前記フローティングゲートの上面及び側面に形成されるゲート間絶縁膜と、前記ゲート間絶縁膜を介して前記フローティングゲート電極の上面及び両側面と接するように形成されるコントロールゲート電極とを備える。 （もっと読む）

【課題】スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現する。
【解決手段】メモリ用ｎＭＩＳのメモリゲート電極ＭＧの高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さよりも２０〜１００ｎｍ高く形成することにより、メモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさとする。また、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さ以下とすることにより、ゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を小さくして、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐ。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１の主面ｓ１上に順に形成したメモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１を覆うようにして、第１保護膜ｐｔ１を形成する。その後、メモリゲート電極ＭＧ１の側方下部の主面ｓ１にイオン注入ｄｐ０１を施してｎ型イオン注入領域ｎ１を形成する。続いて、熱処理によってｎ型イオン注入領域ｎ１を拡散および活性化させることで、ｎ型メモリエクステンション領域を形成する。イオン注入ｄｐ０１では、メモリゲート電極ＭＧ１およびその側壁に形成した第１保護膜ｐｔ１がイオン注入マスクとなり、メモリゲート電極ＭＧ１から、第１保護膜ｐｔ１の厚さ分だけ離れた位置に、ｎ型イオン注入領域ｎ１を形成する。 （もっと読む）

【課題】 動作速度の向上および周辺回路面積の縮小化が達成可能である複数の不揮発性記憶装置を含む半導体装置を提供する。
【解決手段】 本発明の半導体装置は、行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置１００を含む。不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられたゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、第１導電型の第１および第２不純物領域３４，２４と、ビット導電層８０とを含む。ビット導電層８０は、ｉ行［ｊ＋１］列に配置されたメモリセル１００の第２不純物領域２４と、［ｉ＋１］行［ｊ＋１］列に配置されたメモリセル１００の第１不純物領域３４とを電気的に接続する。電荷捕捉層２２ｂのうちゲート導電層１４の一方の端部近傍に電荷蓄積領域を有し、他方の端部近傍には電荷蓄積領域を有さない。 （もっと読む）