【課題】歩留まりと信頼性を高めるフラッシュメモリセルを備えた半導体装置とその製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板１に素子分離絶縁膜６を形成する工程と、シリコン基板１の表面にトンネル絶縁膜を形成する工程と、素子分離絶縁膜６とトンネル絶縁膜の上に第１導電膜を形成する工程と、第１導電膜をパターニングして導電パターン１３ａにする工程と、導電パターン１３ａの表層部分をスパッタエッチングする工程と、導電パターン１３ａと素子分離絶縁膜６の上に中間絶縁膜１６を形成する工程と、中間絶縁膜１６の上に第２導電膜１７を形成する工程と、導電パターン１３ａ、中間絶縁膜１６、及び第２導電膜１７をパターニングすることによりフラッシュメモリセルFLを形成する工程とを有する。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】不揮発性メモリで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。
【解決手段】半導体基板１Ｓ上に、第１電位障壁膜ＥＢ１と電荷蓄積膜ＥＣと第２電位障壁膜ＥＢ２からなる積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。そして、このメモリゲート電極ＭＧの両側の側壁に酸化シリコン膜ＯＸ３を介して補助ゲート電極ＡＧ１、ＡＧ２が形成されている。補助ゲート電極ＡＧ１、ＡＧ２の直下にある半導体基板１Ｓ内には浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されている。このように構成されているメモリセルの書き込み動作時において、非選択セルの補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加する。 （もっと読む）

【課題】周辺回路の増大を極力抑えつつ、データディスターブを改善する不揮発性半導体記憶装置を提供する。
【解決手段】第１ボディ領域１００上に不純物拡散層１０４，１２４を、第１不純物拡散層１０４上に第２ボディ領域１０６を形成する。第１不純物拡散層１０４はメモリトランジスタMTのドレイン領域と選択トランジスタSTのソース領域、第１不純物拡散層１２４は選択トランジスタSTのドレイン領域をなす。第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。両トランジスタMT，STは、バックゲートとなるボディ領域が電気的に分離される。 （もっと読む）

【課題】周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】フォトリソグラフィ法に用いるフォトマスクの枚数を少なくする。
【解決手段】第１の膜を形成し、該第１の膜上にフォトリソグラフィ法により第１のレジストマスクを形成し、第１のレジストマスクを用いて所定のパターンを有する第１の層を形成し、第１のレジストマスクを除去し、第２の膜を形成し、該第２の膜上にフォトリソグラフィ法により第１のレジストマスクと同一のフォトマスクにより第２のレジストマスクを形成し、該第２のレジストマスクを縮小して第３のレジストマスクを形成し、第３のレジストマスクを用いて所定のパターンを有する第２の層を形成する。 （もっと読む）

【課題】ＮＯＲ型Ｂ４−Ｆｌａｓｈ不揮発性半導体記憶装置の構造および動作方法の改良に関する。Ｂ４−Ｆｌａｓｈではソース側でも弱いＢ４−ＨＥ注入が起り、書込み非選択のセルに対して不必要な書込みが起ってしまう。またスケーリングが進みゲート長が短くなるとショートチャネル効果によりメモリセルのパンチスルーが起こり書き込みが出来なくなると言う課題があった。
【解決手段】ソース・ドレイン拡散層の構造を非対称にし、ソース側の濃度を下げ電荷蓄積層に対してオフセット構造とすることでソース側からの不必要な書き込みが起こらないようにする。さらに前記ソース構造を採用する事による読み出し電流の低下を避ける為に書込み時とソース・ドレインの電位配置を逆にしたリバースリード読み出しを行う。これにより、ＮＯＲ型アレイ配置のＢ４−Ｆｌａｓｈにおけるソース側からの誤書込みの低減とショートチャネル耐性の改善が可能になる。 （もっと読む）

【課題】コントロールゲート電極とメモリゲート電極間に発生する電界強度を緩和してリーク電流を低減できる、コントロールゲート電極とメモリゲート電極が近接するスプリットゲート型不揮発性メモリを提供する。
【解決手段】半導体基板１Ｓ上にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極ＣＧが形成されている。そして、コントロールゲート電極ＣＧの右側の側壁には、積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。このとき、コントロールゲート電極ＣＧの上端部にバーズビークＢＶが形成されている。この結果、コントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部が、バーズビークＢＶ分だけ離れるので電界強度の緩和を図ることができ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減できる。 （もっと読む）

【課題】絶縁膜界面の汚染を防止し、半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板２の第１表面領域Ｃ１上にゲート絶縁膜４を介してフローティングゲート５を形成する工程と；第１表面領域Ｃ１に隣接する第２表面領域Ｃ２及びフローティングゲート５の端部を覆うようにトンネル絶縁膜８ａを形成する工程と；トンネル絶縁膜８ａを覆い、第２表面領域Ｃ２の上方が厚く、フローティングゲート５の上方が薄くなるように第１酸化膜３３を形成する工程と；第１酸化膜３３とフローティングゲート５上のトンネル絶縁膜８ａの表面とをエッチバックする工程と；第２表面領域Ｃ２上の第トンネル絶縁膜８ａ上にコントロールゲート９を形成する工程とを具備する。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。 （もっと読む）

【課題】メモリセルトランジスタのゲート電極ＭＧと選択ゲートトランジスタのゲート電極ＳＧとの微細パターン形成で、ゲート電極ＭＧ−ＳＧ間の配置間隔を狭くできるようにする。
【解決手段】シリコン基板１に、ゲート絶縁膜４を形成し、ゲート電極用の膜を積層する。シリコン窒化膜８を積層し、その上にシリコン酸化膜からなる芯材パターン９を形成する。ゲート電極ＳＧ−ＳＧ間は広い間隔に配置させる。非晶質シリコン膜１０を形成し、ＲＩＥ法でスペーサ１０ａを形成した後、芯材パターン９を除去する。ネガ型レジスト膜１１を塗布し、スペーサ１０ａの上部が露出する膜厚に加工する。所定波長の光で露光し、スペーサ１０ａの配置間隔が広いゲート電極ＳＧ部分にネガ型レジスト膜１１を残す。ＲＩＥ加工でゲート電極ＭＧを形成し、こののちフォトリソグラフィ処理でゲート電極ＳＧを形成する。 （もっと読む）

【課題】第２領域において不純物低密度拡散領域をゲート電極に近接して形成することができる半導体装置、及びその製造方法を得る。
【解決手段】半導体不揮発性メモリ１０は、第１ゲート電極２２と一対の第１不純物拡散領域２４と一対の第１サイドウォール部２６とを有し構成された第１ＭＯＳ型電界効果トランジスタ１８と、第２ゲート電極４２と一対の第２不純物拡散領域４４と一対の第２サイドウォール部４６とを有し構成された第２ＭＯＳ型電界効果トランジスタ２０とを備える。第２サイドウォール部４６の第２下部絶縁膜５４は、Ｐ型半導体基板１２の上表面１２Ａの上表面１２Ａの上表面１２Ａ上においてシリコン酸化膜６２の分だけ第１サイドウォール部２６のシリコン熱酸化膜３４よりも厚肉とされ、該シリコン酸化膜６２は第２ゲート電極４２の側壁を側方から覆う部分を有しない。 （もっと読む）

【課題】メモリ装置を製造するための方法。
【解決手段】ナノ粒子２４４を含むメモリ装置１００を製造するための方法であって、少なくとも１つの半導体をベースとする基板において、ソースおよびドレイン領域１１８、１２０と、ソースおよびドレイン領域１１８、１２０の間に配置され、かつメモリ装置１００のチャネル１２１を形成するための基板の少なくとも１つの領域上に少なくとも１つの第１の誘電体２４１とを形成するステップと、少なくとも１つの導電材料のナノ粒子を懸濁した状態で含み、少なくとも第１の誘電体２４１を覆う少なくとも１つのイオン液を堆積するステップと、ナノ粒子２４４の堆積物を少なくとも第１の誘電体２４１上に形成するステップと、残りのイオン液を除去するステップと、ナノ粒子２４４の堆積物の少なくとも一部上に、少なくとも１つの第２の誘電体２５２および少なくとも１つの制御ゲート２５４を形成するステップとを含む。 （もっと読む）

【課題】電流値分布幅をより狭くして電流ウィンドウをより広げる。
【解決手段】半導体基板における電荷蓄積部に電荷を徐々に蓄積するため、ゲート電圧は書き込み回数が増加するに従って徐々に増加させる（Ｂ）。チャネル領域に流れる電流の値が、電荷蓄積部に蓄積される電荷の量が所定のデータに対応する値となった場合に該チャネル領域に流れる電流の予め定められた目標値よりも大きい領域において、該電流の値が該目標値に近づいた場合に、ソース電圧、ドレイン電圧を下げることにより、１回当たりの電荷の蓄積量の増加割合を減少させる（Ｃ）。よって、各電荷蓄積部への電荷の蓄積量が目標値を超えることを抑えることができる。 （もっと読む）

【課題】フローティングゲート電極を備えた不揮発性メモリ素子の駆動電圧を高くすることなく、不揮発性メモリ素子、および厚いゲート絶縁膜を備えた高耐圧型トランジスタを同一基板上に形成する。
【解決手段】不揮発性メモリ素子の島状半導体領域とフローティングゲート電極間、および、トランジスタの島状半導体領域とゲート電極間には、第１の絶縁膜と第２の絶縁膜の積層膜が形成されている。第１の絶縁膜はフローティングゲート電極と重なる部分が除去されており、島状半導体領域とフローティングゲート電極間の絶縁膜が、トランジスタのゲート絶縁膜よりも薄くされている。トランジスタはフローティングゲート電極と同じ層に形成されている導電膜と、コントロールゲート電極と同じ層に形成されている導電膜とを有し、これら２つの導電膜は電気的に接続され、トランジスタのゲート電極として機能する。 （もっと読む）

【課題】チップサイズの更なる縮小化に寄与する不揮発性メモリ装置を提供すること。
【解決手段】本発明に係る不揮発性メモリ装置は、半導体基板と；前記半導体基板上に形成された柱状のゲート電極と；前記半導体基板の表面付近に形成されたソース／ドレイン拡散層と；前記ゲート電極の側面に形成された電荷蓄積用の窒化膜と；前記半導体基板に形成された素子分離領域とを備える。そして、前記素子分離領域の平面形状を略菱形とすることを特徴としている。 （もっと読む）

【課題】本発明は、安定した動作信頼性を確保しつつ、全体的にセルのサイズを減少させ、これによって高集積メモリ素子に適用可能な不揮発性メモリセル及びその製造方法を提供する。
【解決手段】基板内に形成されたドレイン領域と、前記ドレイン領域と離隔して前記基板内に形成されたソース領域と、前記ドレイン領域と前記ソース領域との間の前記基板上に形成されたフローティングゲートと、前記ドレイン領域が形成された方向に前記基板内に形成されたハロー領域と、前記フローティングゲートの側壁に形成された誘電膜と、前記フローティングゲートの少なくとも一側壁と重なるように前記誘電膜上に形成されたコントロールゲートと、を備える不揮発性メモリセルを提供する。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリーの消去を行う場合には、ＦＮ電流を用いた消去法を用いる場合でも、バンド間トンネリングホットホールを用いた消去を行う場合においても、負電源を用いることが必要となる。負電源を用いるためには別途電気的に分離できるよう配線パターンを設計する必要があり、配線パターンに制約が加わるという課題がある。
【解決手段】接合深さとして、１０ｎｍ以上５００ｎｍ以下の値となるようドレイン領域２０３Ｄ、ソース領域２０３Ｓを形成した。ドレイン領域２０３Ｄ、ソース領域２０３Ｓでの電界強度が大きくとれることから、バンド間トンネリングホットホールをゲート電極２０６を接地し、ドレイン領域２０３Ｄに５［Ｖ］程度の電位を供給することで発生させることができ、負電源を用いることなく消去を行うことが可能となる。 （もっと読む）

【課題】付加情報を記憶することができる不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線を含む主記憶回路１０と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線を含む情報記憶回路２０と、主記憶回路１０の対応ビット線と情報記憶回路２０の対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターを含む選択回路とを含み、情報記憶回路２０は、主記憶回路１０の不良アドレス情報を記憶する第１の情報メモリーセルと、管理情報及び不揮発性記憶装置の外部の回路のための調整情報のうちの少なくとも一方の情報である付加情報を記憶する第２の情報メモリーセルとを含む。 （もっと読む）