【課題】本発明の目的は、欠陥の少ない良質な塗布型酸化シリコン膜の製造方法を提供することにある。
【解決手段】本発明の一態様にかかる半導体装置の製造方法は、半導体基板に素子分離溝を形成し、前記素子分離溝の内部に、前記素子分離溝を埋め込むように、シリコン化合物膜を形成し、第１の温度での第１の酸化処理により、前記シリコン化合物膜の表面を、酸化剤及び不純物の通過を許容しつつもシリコン原子を含む揮発物が通過不可能な揮発物放出防止層に、改質し、前記第１の温度よりも高い第２の温度での第２の酸化処理により、前記素子分離溝の内部に、塗布型酸化シリコン膜を形成する。 （もっと読む）

【課題】メモリ装置を製造するための方法。
【解決手段】ナノ粒子２４４を含むメモリ装置１００を製造するための方法であって、少なくとも１つの半導体をベースとする基板において、ソースおよびドレイン領域１１８、１２０と、ソースおよびドレイン領域１１８、１２０の間に配置され、かつメモリ装置１００のチャネル１２１を形成するための基板の少なくとも１つの領域上に少なくとも１つの第１の誘電体２４１とを形成するステップと、少なくとも１つの導電材料のナノ粒子を懸濁した状態で含み、少なくとも第１の誘電体２４１を覆う少なくとも１つのイオン液を堆積するステップと、ナノ粒子２４４の堆積物を少なくとも第１の誘電体２４１上に形成するステップと、残りのイオン液を除去するステップと、ナノ粒子２４４の堆積物の少なくとも一部上に、少なくとも１つの第２の誘電体２５２および少なくとも１つの制御ゲート２５４を形成するステップとを含む。 （もっと読む）

【課題】基板上に垂直方向に積層されたメモリセルストリング内での書き込み及び消去特性の向上を図る。
【解決手段】半導体基板１１１と、半導体基板上に形成された第１選択トランジスタＬＳＴと、第１選択トランジスタ上に積層され、直列に接続された複数のメモリセルトランジスタＭＴｒと、メモリセルトランジスタ上に形成された第２選択トランジスタＵＳＴと、を具備し、メモリセルトランジスタは、第１選択トランジスタから第２選択トランジスタに向けて径が大きくなるテーパー形状の柱状半導体ＳＰと、柱状半導体の側面に形成されたトンネル絶縁膜１２２と、トンネル絶縁膜の側面に形成され、第１選択トランジスタ側から第２選択トランジスタ側に向けて電荷のトラップ密度が大きくなる電荷蓄積層１２１と、電荷蓄積層の側面に形成されたブロック絶縁膜１２０と、ブロック絶縁膜の側面に形成されたゲート電極としての複数の導電体膜ＷＬと、を有する。 （もっと読む）

【課題】素子分離領域の端部における応力ひずみの発生及び結晶欠陥発生を抑制する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１内に形成された第１素子領域９、半導体基板１に埋め込まれて第１素子領域９を分離する第１素子分離領域４を有し、印加される電圧が第１レベルで動作を行うメモリ回路領域と、半導体基板内１に形成された第２素子領域１５、半導体基板１に埋め込まれて第２素子領域１５を分離する第２素子分離領域１２を有し、印加される電圧が第１レベルよりも大きい第２レベルで動作を行う周辺回路領域とを備え、第１素子分離領域４の溝下方の側面と半導体基板１に垂直な平面のなす第１のテーパー角度は、第２素子分離領域１２の溝下方の側面と半導体基板１に垂直な平面のなす第２のテーパー角度よりも大きい。 （もっと読む）

【課題】ゲート絶縁膜とゲート電極との間の界面層にカーボン層を導入して、低い閾値電圧を実現している例では、カーボン層中のカーボンはＳｉ半導体基板中に入り、欠陥準位を形成するため、ＥＷＦが不安定であった。本発明は上記問題点を解決するためになされたもので、ｐ−ｍｅｔａｌを用いたＭＩＳ型半導体装置において、ＥＷＦを安定して増加させることが可能な半導体装置を提供する。
【解決手段】半導体基板１０と、半導体基１０上に形成された絶縁膜２０と、絶縁膜２０上に形成され、且つ、ＣＮ基又はＣＯ基を含む界面層３０と、界面層３０上に形成された金属層４０とを備えて半導体装置を構成する。 （もっと読む）

【課題】本発明は、積層数が増えた場合にも成膜工程数を抑制して生産性の高い不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。
【解決手段】交互に積層された複数の絶縁膜１４及び複数の電極膜ＷＬを有する積層構造体ＭＬと、前記積層構造体を前記積層方向に貫通する半導体ピラーＳＰと、を有する不揮発性半導体記憶装置の製造方法において、前記第１方向に対して垂直な基板の主面上に、芯材膜５３と犠牲膜５１とを交互に積層して積層体ＭＬ０を形成し、前記積層体にトレンチ７１を形成し、前記トレンチ内に充填材５５を埋め込み、前記犠牲膜を除去して前記充填材からなる支柱部５６が前記芯材膜を前記基板の上に支持する中空構造体ＭＬ１を形成し、前記犠牲膜が除去されて露出した前記芯材膜の面に前記絶縁膜と前記電極膜とを積層して前記積層構造体を形成する。 （もっと読む）

【課題】トンネル絶縁膜中に挿入する微粒子層における粒径の微小化でエネルギーバリアを高くして記憶保持を改善しても、低電圧／低電界書き込み・消去時にける低いエネルギーバリアによる書き込み・消去の劣化を抑制する。
【解決手段】半導体基板１００のチャネル領域１０１上にトンネル絶縁膜１１０を介して電荷蓄積層１３０を形成した不揮発性半導体メモリであって、トンネル絶縁膜１１０中に、第１の導電性微粒子を含む第１の微粒子層１２１をチャネル側に、第１の導電性微粒子よりも平均粒径が大きい複数の第２の導電性微粒子を含む第２の微粒子層１２２を電荷蓄積層側に設け、第１の導電性微粒子における電子１個の帯電に必要なエネルギーの平均値ΔＥ₁ を、第２の導電性微粒子の電子１個の帯電に必要なエネルギーの平均値ΔＥよりも小さくし、ΔＥ₁ とΔＥとの差を熱揺らぎのエネルギー（ｋ_BＴ）よりも大きくした。 （もっと読む）

【課題】電気的性質が良好なｈｉｇｈ−ｋ膜／Ｇｅゲートスタック構造を有する半導体装置を提供する。
【解決手段】Ｇｅを主成分とする半導体領域（１０）と、前記半導体領域上に形成された絶縁膜（１１）と、前記絶縁膜上に形成された金属膜（１２）とを具備する半導体装置である。前記絶縁膜は、少なくとも１種の希土類元素（Ｍ_R）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（Ｍ_IV）と、酸素とを含むことを特徴とする。 （もっと読む）

【課題】セル電流を増大させる不揮発性半導体記憶装置、その製造方法を提供する。
【解決手段】メモリトランジスタ層３０は、一対の柱状部３５ａ、及び連結部３５ｂを有するＵ字状半導体層３５と、Ｕ字状半導体層３５の側面を取り囲むように形成された電荷蓄積層３４ｂと、電荷蓄積層３４ｂの側面を取り囲むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。選択トランジスタ層４０Ａは、柱状部３５ａの上面から上方に延びるドレイン側柱状半導体層４７ａ（ソース側柱状半導体層４７ｂ）と、その側面を取り囲むように形成されたドレイン側ゲート絶縁層４６Ａ（ソース側ゲート絶縁層４６Ｂ）と、その側面を取り囲むように形成されたドレイン側導電層４２ａ（ソース側導電層４２ｂ）と、その上面に形成され、且つシリコンゲルマニウムを含む半導体層４９ａとを備える。 （もっと読む）

【課題】メモリトランジスタの特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体を設ける。電極膜１４は、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧを貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。そして、各制御ゲート電極ＣＧは、Ｙ方向において隣り合う２本のシリコンピラー３１によって貫かれており、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。 （もっと読む）

【課題】上部絶縁層と素子分離絶縁層の界面に起因する信頼性劣化が抑制された半導体装置を提供する。
【解決手段】半導体装置は，半導体基板と，前記半導体基板上に配置され，かつトンネル絶縁膜，電荷蓄積層，上部絶縁層，および制御電極が順に積層される積層構造と，前記積層構造の側面に配置される素子分離絶縁層と，前記半導体基板の前記トンネル絶縁膜の両側に形成された不純物ドーピング層と，を具え，前記素子分離絶縁層は，ＳｉＯ_２，ＳｉＮ及びＳｉＯＮの少なくとも一つからなり，前記上部絶縁層は，希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍ，及びＳｉを含む酸化物であり，前記電荷蓄積層，前記上部絶縁層，前記制御電極それぞれのチャネル長方向の長さＬ_{ｃｈａｒｇｅ}，Ｌ_ｔｏｐ，Ｌ_ｇａｔｅが関係「Ｌ_{ｃｈａｒｇｅ}，Ｌ_ｇａｔｅ ＜ Ｌ_ｔｏｐ」を満たす。 （もっと読む）

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子及びその製造方法が提供される。本発明の不揮発性メモリ素子は、基板と、互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部とを前記基板上に含む半導体構造物と、前記半導体構造物の前記第１部及び第２部に沿って離隔配置されて互いに直列に連結された複数のメモリセルと、を含む。本発明の不揮発性メモリ素子の製造方法は、互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部と、を基板上に含む半導体構造物を前記基板上に形成する段階と、前記半導体構造物の前記第１部及び第２部に沿って離隔配置され、互いに直列に連結された複数のメモリセルを形成する段階と、を含む。 （もっと読む）

【課題】高電界領域及び低電界領域のリーク電流を低減する揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１の表面領域に互いに離間して設けられたソース／ドレイン領域１１１と、ソース／ドレイン領域１１１間のチャネル上に設けられたトンネル絶縁膜１０２と、トンネル絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第１の誘電体膜１０５と、第１の誘電体膜１０５上に設けられ、かつハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第２の誘電体膜１０６と、第２の誘電体膜１０６上に設けられた制御ゲート電極１０７とを含む。 （もっと読む）

【課題】所望のシリサイド膜を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】第１の加熱温度の第１の加熱処理により、ソース・ドレイン拡散層３のシリコンとソース・ドレイン拡散層上の第１の金属とを反応させて、ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成し、素子分離絶縁膜の上の第１の金属膜の表面上に第１の金属よりも融点が高い高融点金属である第２の金属を堆積して、少なくとも第１の金属膜の表面を被覆するように第２の金属膜を形成し、第２の加熱温度の第２の加熱処理により、少なくとも第１の金属膜の表面を第２の金属膜と反応させて、合金膜１０６ａを形成し、第１の加熱温度および第２の加熱温度よりも高い第３の加熱温度の第３の加熱処理により、シリサイド膜のシリコンの濃度を増加させ、合金膜、第１の金属膜の未反応部分、および、第２の金属膜の未反応部分を選択的に除去する。 （もっと読む）

【課題】メモリセルの微細化を図ることが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのメモリセルは、素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲート電極と、素子領域のうち浮遊ゲート電極の両側に位置する領域に形成された拡散層と、浮遊ゲート電極の上面から第１の方向に直交する第２の方向に浮遊ゲート電極の側面に亘って形成されたＩＰＤ膜と、浮遊ゲート電極上および隣接する浮遊ゲート電極間に、ＩＰＤ膜を介して、第２の方向に連続して形成された制御ゲート電極と、を有する。ＩＰＤ膜は、Ｌｏｗ−ｋ膜である。 （もっと読む）

【課題】微細化した場合でも電荷保持特性の劣化を可及的に防止することを可能にする。
【解決手段】半導体基板１上に形成された第１絶縁膜２と、第１絶縁膜上に形成された第１窒化層４ａと、第１窒化層上に形成された第１酸窒化層４ｂと、第１酸窒化層上に形成された第２窒化層４ｃと、を有する電荷トラップ膜４と、電荷トラップ膜上に形成された第２絶縁膜１０と、第２絶縁膜上に形成された制御ゲート１１と、を備えている。 （もっと読む）

【課題】 優れたＱｂｄ特性とＲｄ特性を兼ね備えた良質な酸化珪素膜を形成する方法を提供し、もって信頼性の高い半導体デバイスを提供する。
【解決手段】ウエハＷをプラズマ処理装置に搬入し、ウエハＷのシリコン層５０１の表面をプラズマ酸化処理してシリコン層５０１の上に膜厚Ｔ_１で酸化珪素膜５０３を形成する。次に、酸化珪素膜５０３が形成されたウエハＷを熱酸化処理装置に移送し、酸化珪素膜５０３に対して熱酸化処理を実施することにより、目標膜厚Ｔ_２で酸化珪素膜５０５が形成される。 （もっと読む）

【課題】半導体装置の結晶欠陥発生を抑制することができる半導体装置の製造方法を提供する。
【解決手段】ウエハ上にＳＴＩ用のトレンチを形成し、そのトレンチに絶縁膜を埋め込む。次に、ウエハ表面に酸素を導入する。酸素導入は、酸素１００％雰囲気下で、１１００℃、６０秒間、ウエハ表面にＲＴＯ（Rapid Thermal Oxidation）を行う。その後、高温アニールを行う。ＳＲＡＭ製造プロセスにおいて、転位が発生するおそれのある高温アニール工程とソース／ドレイン部のイオン注入工程の前に酸素導入を行うため、ウエハの結晶強度を高めることができ、アニール工程やイオン注入工程によって発生する転位を抑えることができる。 （もっと読む）

【課題】メモリウィンドウが広い半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置１において、半導体基板１１上にトンネル絶縁膜１２及びブロック絶縁膜１３を設け、その上に制御ゲート電極１８を設ける。そして、トンネル絶縁膜１２とブロック絶縁膜１３との間に、電荷蓄積粒１５を分散させる。電荷蓄積粒１５は、シリコン窒化物からなる窒化部１６と、窒化部１６に接し、シリコンからなるシリコン部１７とにより構成する。電荷蓄積粒１５は、シリコン窒化膜の表面上にシリコンを堆積させることにより、複数のシリコン粒子を形成した後、シリコン窒化膜をシリコン粒子毎に分断することによって形成されたものである。 （もっと読む）

【課題】プログラマブルＭＯＳＦＥＴ（１０５）とロジックＭＯＳＦＥＴ（１１０）とを含むメモリデバイスを同一チップ上に形成する。
【解決手段】半導体基板を被う層状ゲート積層体の成形から始まり、層状ゲート積層体の高ｋゲート電極層上で停止するよう金属ゲート電極層にパターンを形成して、半導体基板上に第１、第２ゲート金属ゲート電極（１６、２１）を形成するメモリデバイスの製法が提供される。次のプロセスで、高ｋゲート誘電体層の一部を被う少なくとも１つのスペーサ（５５）を第１ゲート電極（１６）に形成する。高ｋゲート誘電体層の露出された残存部分をエッチングし、第１金属ゲート電極のサイドウォールを越えて延びる部分を有する第１高ｋゲート誘電体（１７）及び第２金属ゲート電極（２１）のサイドウォールに整合されたエッジを有する第２高ｋゲート誘電体（２２）を形成する。 （もっと読む）