半導体装置の製造方法
【課題】半導体装置の結晶欠陥発生を抑制することができる半導体装置の製造方法を提供する。
【解決手段】ウエハ上にＳＴＩ用のトレンチを形成し、そのトレンチに絶縁膜を埋め込む。次に、ウエハ表面に酸素を導入する。酸素導入は、酸素１００％雰囲気下で、１１００℃、６０秒間、ウエハ表面にＲＴＯ（Rapid Thermal Oxidation）を行う。その後、高温アニールを行う。ＳＲＡＭ製造プロセスにおいて、転位が発生するおそれのある高温アニール工程とソース／ドレイン部のイオン注入工程の前に酸素導入を行うため、ウエハの結晶強度を高めることができ、アニール工程やイオン注入工程によって発生する転位を抑えることができる。
【解決手段】ウエハ上にＳＴＩ用のトレンチを形成し、そのトレンチに絶縁膜を埋め込む。次に、ウエハ表面に酸素を導入する。酸素導入は、酸素１００％雰囲気下で、１１００℃、６０秒間、ウエハ表面にＲＴＯ（Rapid Thermal Oxidation）を行う。その後、高温アニールを行う。ＳＲＡＭ製造プロセスにおいて、転位が発生するおそれのある高温アニール工程とソース／ドレイン部のイオン注入工程の前に酸素導入を行うため、ウエハの結晶強度を高めることができ、アニール工程やイオン注入工程によって発生する転位を抑えることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、結晶欠陥の発生を抑制する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来は、半導体装置の基板として、チョクラルスキー引上げ（Ｃｚ）法で製造されたＣｚウエハを使用するのが一般的であった。Ｃｚウエハは、表面の酸素濃度が高く、強度が高いため、転位（プロセスで誘起された結晶欠陥）が発生しにくいという長所がある。その反面、Ｃｚウエハの表面にはＣＯＰ（Crystal Originated Particle/Pit）と呼ばれる、結晶成長時に発生する空洞欠陥が存在し、ＭＯＳトランジスタを形成した場合にゲート耐圧が低くなるという短所があった。
【０００３】
そこで、近年では、ＣＯＰを減らした低ＣＯＰ Ｃｚウエハや、アニール処理を行って表面の欠陥を減らしたアニールウエハ、単結晶半導体層を均一にエピタキシャル成長させたエピタキシャルウエハが用いられることが多くなってきた。
【０００４】
しかしながら、これらのウエハは、Ｃｚウエハに比べて表面付近の酸素濃度が低く、結晶強度も低いため、転位が発生しやすいという問題がある。例えば、これらのウエハを用いて、素子分離用のＳＴＩ（Shallow Trench Isolation）を形成する場合、ＳＴＩへの埋め込み材である二酸化ケイ素の応力が過大となり、線状に転位が発生してしまう。また、これらのウエハを用いてＭＯＳトランジスタを製造する場合、窒化シリコンや二酸化ケイ素などからなるゲート側壁材を用いてスペーサ（以後、側壁）を形成し、この側壁の下方の基板内に、低濃度不純物領域を形成した後に高濃度不純物領域を形成している。このため、側壁下部の応力が大きくなり、応力を緩和するために転位が発生する。この転位はさらに成長して拡散層やウェルを貫通して、空乏層に至るほど長く拡張することもあり、その結果、リーク電流が増加し、製造歩留りが低下してしまう。
【０００５】
応力によって発生する転位を抑えるため、半導体基板に酸素を導入して強度を高める手法が提案されている。例えば、特許文献１には、熱処理で半導体基板表面の酸素濃度を高くし、結晶強度を高めた後にトランジスタ等の半導体素子を形成する手法が開示されている。しかしながら、この手法では、半導体素子形成のプロセスで種々の高温熱処理が繰り返される間に酸素の外拡散が進行してしまい、転位が発生する工程では表面の酸素濃度が低下して、転位の発生を抑えられないという問題がある。
【特許文献１】特開平２−２０８９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体装置の製造工程での結晶欠陥の発生を抑制することができる半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、シリコン基板に対して酸化処理、アニール処理、イオン注入処理、プラズマ処理または拡散処理のうち少なくとも一つの処理を行う工程と、前記少なくとも一つの処理を行う以前に、前記シリコン基板に対して酸素を含む雰囲気での熱処理、または前記シリコン基板上に酸素膜を形成した後に酸素を含まない雰囲気での熱処理を行って、前記シリコン基板中に酸素導入を行う工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、半導体装置の製造工程での結晶欠陥の発生を抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る半導体装置の製造方法の実施形態について、図面を参照しながら具体的に説明する。
【００１０】
（第１の実施形態）
第１の実施形態は、アニール工程やイオン注入工程で発生する転位を抑える半導体装置の製造方法に係るものである。
【００１１】
ＳＲＡＭ（Static Random Access Memory）製造プロセスでは、ＳＴＩの埋め込み材として、ＳＯＤ膜（Spin On Dielectric、塗布絶縁膜）を埋め込んだ後の高温アニール工程で転位（プロセスで誘起された結晶欠陥）が発生する。高温アニールにより、ＳＯＤ膜中に含まれる揮発性成分が抜けて、半導体基板表面が収縮し、応力が発生するためである。
【００１２】
また、ソース／ドレインを形成するために高ドーズのイオン注入を行う工程や、その後の活性化アニール工程でも転位が発生する。イオン注入により半導体基板内のシリコンがアモルファス化することにより転位が発生することがあるためである。また、イオン注入によりアモルファス化したシリコンが、ゲート電極のエッジ周辺で活性化アニールにより再結晶化する過程でも転位が生じるためである。
【００１３】
本実施形態は、これらの転位が発生する工程の前に酸素導入を行い、半導体基板の結晶強度を高めて、転位を抑制することを目的とする。
【００１４】
図１は、第１の実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。図１は、低ＣＯＰ Ｃｚウエハ、アニールウエハ、エピタキシャルウエハのいずれかを半導体基板として用い、ＳＴＩ構造を有するＳＲＡＭを製造する工程の一例を示している。なお、図１では、本実施形態の特徴的な工程を主に示している。
【００１５】
まず、ウエハ上にＳＴＩ用のトレンチを形成し（ステップＳ１）、そのトレンチにＳＯＤ膜を埋め込む（ステップＳ２）。次に、ウエハ表面に酸素を導入する（ステップＳ３）。酸素導入は、酸素１００％雰囲気下で、１１００℃、６０秒間、ウエハ表面にＲＴＯ（Rapid Thermal Oxidation）を行う。その後、高温アニールを行う（ステップＳ４）。この高温アニール（ステップＳ４）により、トレンチに埋め込まれたＳＯＤ膜底部での欠陥発生を抑制できる。
【００１６】
図２は、ＳＲＡＭの製造を行う前の低ＣＯＰ Ｃｚウエハ、アニールウエハ、エピタキシャルウエハの酸素濃度についてＳＩＭＳ（Secondary Ion Mass Spectroscopy）分析を行った結果の一例を示す図である。換算係数４．８１のＯｌｄ ＡＳＴＭを用いたＦＴ−ＩＲで得られた酸素濃度により校正した値で結果を比較している。アニールウエハは、１２００℃のアルゴン雰囲気下で形成された約１０μｍのＤＺ（Denuded Zone）層を備えている。エピタキシャルウエハのエピタキシャル層は４μｍである。また、ウエハは３種類ともｐ型である。
【００１７】
低ＣＯＰ Ｃｚウエハの酸素濃度は、ウエハ表面からの深さによらず１．２＊１０１８ｃｍ−３である。それに対し、アニールウエハとエピタキシャルウエハの表面付近では、酸素濃度はＳＩＭＳ分析の検出下限に近い１０１６ｃｍ−３のオーダーであり、非常に低濃度である。
【００１８】
図３は、酸素導入（図１のステップＳ３）を行わずに高温アニール（ステップＳ４）を行った後の酸素濃度のＳＩＭＳ分析結果の一例を示す図である。低ＣＯＰ Ｃｚウエハの酸素濃度は、ウエハ表面からの深さ３μｍ以上では、図１の製造工程を開始する前とほとんど変化がないが、深さ３μｍ以下では酸素濃度が急速に低下し、表面付近では２．０＊１０１７ｃｍ−３程度となっている。表面付近で酸素濃度が急激に低下する理由は、熱処理により、ウエハ内の酸素の外拡散が進行するためである。
【００１９】
一方、アニールウエハの酸素濃度には変化はほとんどない。エピタキシャルウエハの酸素濃度は、図２では急峻だった酸素濃度分布が高温アニール（ステップＳ４）によりウエハ表面側に外拡散した結果、深さ方向に傾斜のある特性になる。
【００２０】
図３に示すように、いずれのウエハも酸素導入を行わずに高温アニールを行うと、表面の酸素濃度が低く、ウエハ内の結晶強度が低下することから、高温アニール（ステップＳ４）を行ったときに応力による転位が発生する。
【００２１】
図４は、酸素導入（ステップＳ３）を行った後に高温アニール（ステップＳ４）を行った場合の酸素濃度のＳＩＭＳ分析結果の一例を示す図である。いずれのウエハも、表面付近の酸素濃度は２．０＊１０１７ｃｍ−３以上であり、図３より高くなっている。また、酸素濃度は、表面から徐々に減少しており、ＲＴＯによりウエハの表面から内部に酸素が拡散したことを示している。図５は、高温アニール（ステップＳ４）を行った後の転位密度を、酸素導入（ステップＳ３）の有無で比較した図である。図５から、高温アニールを行う前の酸素導入により転位を完全に抑制できたことがわかる。このように、酸素導入（ステップＳ３）を行うことで、ウエハの結晶強度が高まり、応力に対する耐性が向上して転位発生を抑制することができる。
【００２２】
図１のステップＳ４の高温アニール工程が終わると、ゲートを形成する（ステップＳ５）。次に、上記と同様の条件でＲＴＯによる酸素導入を行う（ステップＳ６）。その後、ソース／ドレイン部に高ドーズイオン注入を行い（ステップＳ７）、ソース／ドレイン部を最終的に形成するための活性化アニールを行う（ステップＳ８）。
【００２３】
図６は、活性化アニール（ステップＳ８）を行った後の転位密度を、酸素導入（ステップＳ６）の有無で比較した図である。低ＣＯＰ Ｃｚウエハでは転位を完全になくすことができた。アニールウエハおよびエピタキシャルウエハでも、酸素導入を行わない場合と比べて、転位を数百分の一に減らすことができた。
【００２４】
このように、第１の実施形態では、ＳＲＡＭ製造プロセスにおいて、転位が発生するおそれのある高温アニール工程（ステップＳ４）とソース／ドレイン部のイオン注入工程（ステップＳ７）の前に酸素導入（ステップＳ３，Ｓ６）を行うため、ウエハの結晶強度を高めることができ、アニール工程やイオン注入工程によって発生する転位を抑えることができる。
【００２５】
なお、本実施形態では、ＳＲＡＭ製造プロセスを例に取って説明したが、他の種々の半導体装置の製造プロセスにおいても、転位が発生するおそれのある種々の工程の前に酸素導入工程を設けることにより、アニール工程やイオン注入工程などで発生する転位を抑制することができる。
【００２６】
（第２の実施形態）
第２の実施形態は、酸化工程で発生する転位を抑える半導体装置の製造方法に係るものである。
【００２７】
フラッシュメモリの製造プロセスでは、ゲート絶縁膜上にゲート電極を形成した後のゲート側壁酸化工程で転位が発生する。これは、ゲートのポリシリコンが酸化されて二酸化ケイ素（ＳｉＯ２）となって膨張し、基板内のシリコンとの間で応力が生じて転位が発生することに起因する。
【００２８】
図７は、第２の実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。図７は、図１と同じく低ＣＯＰ Ｃｚウエハ、アニールウエハまたはエピタキシャルウエハを用いて、フラッシュメモリを製造するプロセスを示している。なお、以下では、特徴的な製造工程を主に説明する。
【００２９】
本実施形態の製造方法では、例えば酸化膜等からなるゲート絶縁膜上にゲート電極を形成し（ステップＳ１１）、次にゲート電極の側面にゲート側壁を形成する。次に、ゲート電極とゲート側壁以外のウエハ表面を露出（ステップＳ１２）させる。次に、第１の実施形態と同様の条件で、ウエハ表面にＲＴＯによる酸素導入を行う（ステップＳ１３）。その後、ゲート側壁の酸化を行う（ステップＳ１４）。ここで、酸素導入（ステップＳ１３）に先立ってウエハ表面を露出させる（ステップＳ１２）のは、ゲート電極とゲート側壁以外のウエハ表面全体に均等に酸素を導入するためである。
【００３０】
図８は、ゲート側壁の酸化（ステップＳ１４）を行った後の転位密度を、酸素導入（ステップＳ１３）の有無で比較した図である。いずれのウエハでも、酸素導入により転位を完全になくすことができた。
【００３１】
このように、第２の実施形態では、フラッシュメモリの製造プロセスにおいて、転位が発生するおそれのあるゲート側壁酸化工程（ステップＳ１４）の前に酸素導入（ステップＳ１４）を行うので、酸化工程によって発生する転位を抑えることができる。
【００３２】
なお、本実施形態では、フラッシュメモリの製造プロセスを例に取って説明したが、他の種々の半導体装置の製造プロセスにおいても、転位が発生するおそれのある種々の工程の前に酸素導入工程を設けることにより、酸化工程などで発生する転位を抑制することができる。
【００３３】
（第３の実施形態）
第３の実施形態は、ＲＩＥ（Reactive Ion Etching）工程で発生する転位を抑える半導体装置の製造方法に係るものである。また、ウエハの種類や表面の酸素濃度に応じて酸素導入の条件を変化させるものである。
【００３４】
ロジック製品の製造プロセスでは、ゲート側壁のシリコン窒化膜（ＳｉＮ膜）等をＲＩＥで加工した後のアニール工程で転位が発生する。これは、ＲＩＥにおけるプラズマ処理でダメージを受けたシリコンが、アニールによって再結晶化する過程で転位が生じたり、ゲート側壁がＲＩＥ加工される際に、ゲートのエッジと半導体基板との間に強い応力が発生して転位が生じたりするものである。
【００３５】
図９は、第３の実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。図９は、図１と同じく低ＣＯＰ Ｃｚウエハ、アニールウエハまたはエピタキシャルウエハを用いて、ロジック製品を製造するプロセスの例である。以下では、特徴的な製造工程を主に説明する。
【００３６】
本実施形態による製造方法では、ウエハ上にゲートを形成し（ステップＳ２１）、ウエハ表面にＲＴＯによる酸素導入を行う（ステップＳ２２）。その後、シリコン窒化膜を堆積し（ステップＳ２３）、シリコン窒化膜をＲＩＥによりゲート側壁を形成した後（ステップＳ２４）、アニールを行う（ステップＳ２５）。
【００３７】
図１０は、図９の製造プロセスの完了後に、接合リーク測定用のゲートを形成したｐ＋／ｎ接合を用いて測定した逆方向リーク電流を、酸素導入（ステップＳ２２）の有無で比較した図である。逆方向リーク電流が大きいほど、転位が多いことを示している。ＲＴＯによる酸素導入（ステップＳ２２）の条件は、１１５０℃で１０秒間、および、１１００℃で１０秒間の２つを示している。
【００３８】
酸素導入を行わない場合、逆方向リーク電流は、低ＣＯＰ Ｃｚウエハ、アニールウエハ、エピタキシャルウエハの順に、それぞれ４．０＊１０−１０，５．０＊１０−９，３．０＊１０−９Ａである。１１５０℃で１０秒間ＲＴＯによる酸素導入を行うと、いずれも２．０＊１０−１０Ａにまで逆方向リーク電流を減らすことができる。温度が低い１１００℃で１０秒間ＲＴＯによる酸素導入を行う場合、低ＣＯＰ Ｃｚウエハでは、逆方向リーク電流は２．０＊１０−１０Ａであり、１１５０℃でＲＴＯによる酸素導入を行うのと同様の効果が得られる。一方、アニールウエハとエピタキシャルウエハの逆方向リーク電流は、１．０＊１０−９Ａであり、１１５０℃でＲＴＯによる酸素導入を行うのに比べて、効果が小さい。
【００３９】
低ＣＯＰ Ｃｚウエハでは、プロセス投入前のウエハ表面の酸素濃度が高く（図２）、プロセス途中において表面の酸素が抜けたとしても、アニールウエハやエピタキシャルウエハより酸素濃度は高い（図３）。そのため、低ＣＯＰ Ｃｚウエハでは、温度が低い条件で酸素導入を行い、酸素の導入量が少ない場合でも、転位を減らすことができる。一方、ウエハ表面の酸素濃度が低いアニールウエハやエピタキシャルウエハでは、より高い温度で酸素導入を行い、導入する酸素の量を多くする必要がある。
【００４０】
図１０では、温度を変化させて酸素の導入量を調整する例を示したが、ＲＴＯを行う時間を変化させて酸素の導入量を調整してもよい。
【００４１】
このように、第３の実施形態では、ロジック製品の製造プロセスにおいて、転位が発生するシリコン窒化膜をＲＩＥによりゲート側壁を形成する工程（ステップＳ２４）の前に酸素導入（ステップＳ２２）を行うので、プラズマ処理工程によって発生する転位を抑制でき、逆方向リーク電流を減らすことができる。
【００４２】
また、本実施形態では、温度を変化させて酸素の導入量を調整したり、ウエハの種類や酸素濃度に応じて酸素導入の時間を変えることで、効率よく転位の発生を抑えることができる。
【００４３】
なお、本実施形態では、ロジック製品製造プロセスを例に取って説明したが、他の種々の半導体装置の製造プロセスにおいても、転位が発生するおそれのある種々の工程の前に酸素導入工程を設けることにより、ＲＩＥ工程などで発生する転位を抑制することができる。
【００４４】
以上に示した半導体装置の製造方法はあくまで一例に過ぎず、種々の変形が可能である。特に、酸素導入の工程は、転位が発生する工程の前に行えばよく、図１，７，９に示した工程順序に限られない。例えば、図１では、ＳＯＤ膜埋め込み（ステップＳ２）の前に酸素導入を行ってもよい。また、第２の実施形態では、ゲート側壁を酸化した（ステップＳ１４）後にソース／ドレインを形成するが、ソース／ドレイン形成前に、第１の実施形態と同様に再度酸素導入を行ってもよい。
【００４５】
また、ＲＴＯ以外の手法で酸素導入を行ってもよい。例えば、バッチ炉での酸化（Furnace Oxidation）を行ってもよいし、一回の酸化処理でなく、ＣＶＤ（Chemical Vapor Deposition）酸化膜の堆積と引き続く非酸化性雰囲気でのアニール熱処理によりウエハ中に酸素を拡散する工程を用いてもよい。
【００４６】
さらに、アニール、イオン注入、酸化、ＲＩＥの各工程以外の転位発生工程に対しても、酸素導入により転位発生を抑えることが可能である。例えば、ＲＩＥ以外のプラズマ処理（ＣＶＤの一種であるＨＤＰ（High Density Plasma）処理等）や、不純物拡散工程の前に酸素導入を行っても、転位を抑える効果がある。拡散工程で転位が発生する原因は、共有結合半径がシリコンと異なる原子を高濃度で拡散し、シリコンと置換したことによって生ずる結晶格子の不整合（ミスフィット）である。また、転位以外の、積層欠陥等の結晶欠陥を抑えることもできる。
【００４７】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【図面の簡単な説明】
【００４８】
【図１】第１の実施形態に係る半導体装置の製造方法の一例を示すフローチャート。
【図２】ＳＲＡＭの製造を行う前の低ＣＯＰ Ｃｚウエハ、アニールウエハ、エピタキシャルウエハの酸素濃度についてＳＩＭＳ分析を行った結果の一例を示す図。
【図３】酸素導入を行わずに高温アニールを行った後の酸素濃度のＳＩＭＳ分析結果の一例を示す図。
【図４】酸素導入を行った後に高温アニールを行った後の酸素濃度のＳＩＭＳ分析結果の一例を示す図。
【図５】高温アニールを行った後の転位密度を、酸素導入の有無で比較した図。
【図６】活性化アニールを行った後の転位密度を、酸素導入の有無で比較した図。
【図７】第２の実施形態に係る半導体装置の製造方法の一例を示すフローチャート。
【図８】ゲート側壁の酸化を行った後の転位密度を、酸素導入の有無で比較した図。
【図９】第３の実施形態に係る半導体装置の製造方法の一例を示すフローチャート。
【図１０】ロジック製品製造プロセス完了後に、接合リーク測定用のゲートを形成したｐ＋／ｎ接合を用いて測定した逆方向リーク電流を、酸素導入の有無で比較した図。
【技術分野】
【０００１】
本発明は、結晶欠陥の発生を抑制する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来は、半導体装置の基板として、チョクラルスキー引上げ（Ｃｚ）法で製造されたＣｚウエハを使用するのが一般的であった。Ｃｚウエハは、表面の酸素濃度が高く、強度が高いため、転位（プロセスで誘起された結晶欠陥）が発生しにくいという長所がある。その反面、Ｃｚウエハの表面にはＣＯＰ（Crystal Originated Particle/Pit）と呼ばれる、結晶成長時に発生する空洞欠陥が存在し、ＭＯＳトランジスタを形成した場合にゲート耐圧が低くなるという短所があった。
【０００３】
そこで、近年では、ＣＯＰを減らした低ＣＯＰ Ｃｚウエハや、アニール処理を行って表面の欠陥を減らしたアニールウエハ、単結晶半導体層を均一にエピタキシャル成長させたエピタキシャルウエハが用いられることが多くなってきた。
【０００４】
しかしながら、これらのウエハは、Ｃｚウエハに比べて表面付近の酸素濃度が低く、結晶強度も低いため、転位が発生しやすいという問題がある。例えば、これらのウエハを用いて、素子分離用のＳＴＩ（Shallow Trench Isolation）を形成する場合、ＳＴＩへの埋め込み材である二酸化ケイ素の応力が過大となり、線状に転位が発生してしまう。また、これらのウエハを用いてＭＯＳトランジスタを製造する場合、窒化シリコンや二酸化ケイ素などからなるゲート側壁材を用いてスペーサ（以後、側壁）を形成し、この側壁の下方の基板内に、低濃度不純物領域を形成した後に高濃度不純物領域を形成している。このため、側壁下部の応力が大きくなり、応力を緩和するために転位が発生する。この転位はさらに成長して拡散層やウェルを貫通して、空乏層に至るほど長く拡張することもあり、その結果、リーク電流が増加し、製造歩留りが低下してしまう。
【０００５】
応力によって発生する転位を抑えるため、半導体基板に酸素を導入して強度を高める手法が提案されている。例えば、特許文献１には、熱処理で半導体基板表面の酸素濃度を高くし、結晶強度を高めた後にトランジスタ等の半導体素子を形成する手法が開示されている。しかしながら、この手法では、半導体素子形成のプロセスで種々の高温熱処理が繰り返される間に酸素の外拡散が進行してしまい、転位が発生する工程では表面の酸素濃度が低下して、転位の発生を抑えられないという問題がある。
【特許文献１】特開平２−２０８９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体装置の製造工程での結晶欠陥の発生を抑制することができる半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、シリコン基板に対して酸化処理、アニール処理、イオン注入処理、プラズマ処理または拡散処理のうち少なくとも一つの処理を行う工程と、前記少なくとも一つの処理を行う以前に、前記シリコン基板に対して酸素を含む雰囲気での熱処理、または前記シリコン基板上に酸素膜を形成した後に酸素を含まない雰囲気での熱処理を行って、前記シリコン基板中に酸素導入を行う工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、半導体装置の製造工程での結晶欠陥の発生を抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る半導体装置の製造方法の実施形態について、図面を参照しながら具体的に説明する。
【００１０】
（第１の実施形態）
第１の実施形態は、アニール工程やイオン注入工程で発生する転位を抑える半導体装置の製造方法に係るものである。
【００１１】
ＳＲＡＭ（Static Random Access Memory）製造プロセスでは、ＳＴＩの埋め込み材として、ＳＯＤ膜（Spin On Dielectric、塗布絶縁膜）を埋め込んだ後の高温アニール工程で転位（プロセスで誘起された結晶欠陥）が発生する。高温アニールにより、ＳＯＤ膜中に含まれる揮発性成分が抜けて、半導体基板表面が収縮し、応力が発生するためである。
【００１２】
また、ソース／ドレインを形成するために高ドーズのイオン注入を行う工程や、その後の活性化アニール工程でも転位が発生する。イオン注入により半導体基板内のシリコンがアモルファス化することにより転位が発生することがあるためである。また、イオン注入によりアモルファス化したシリコンが、ゲート電極のエッジ周辺で活性化アニールにより再結晶化する過程でも転位が生じるためである。
【００１３】
本実施形態は、これらの転位が発生する工程の前に酸素導入を行い、半導体基板の結晶強度を高めて、転位を抑制することを目的とする。
【００１４】
図１は、第１の実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。図１は、低ＣＯＰ Ｃｚウエハ、アニールウエハ、エピタキシャルウエハのいずれかを半導体基板として用い、ＳＴＩ構造を有するＳＲＡＭを製造する工程の一例を示している。なお、図１では、本実施形態の特徴的な工程を主に示している。
【００１５】
まず、ウエハ上にＳＴＩ用のトレンチを形成し（ステップＳ１）、そのトレンチにＳＯＤ膜を埋め込む（ステップＳ２）。次に、ウエハ表面に酸素を導入する（ステップＳ３）。酸素導入は、酸素１００％雰囲気下で、１１００℃、６０秒間、ウエハ表面にＲＴＯ（Rapid Thermal Oxidation）を行う。その後、高温アニールを行う（ステップＳ４）。この高温アニール（ステップＳ４）により、トレンチに埋め込まれたＳＯＤ膜底部での欠陥発生を抑制できる。
【００１６】
図２は、ＳＲＡＭの製造を行う前の低ＣＯＰ Ｃｚウエハ、アニールウエハ、エピタキシャルウエハの酸素濃度についてＳＩＭＳ（Secondary Ion Mass Spectroscopy）分析を行った結果の一例を示す図である。換算係数４．８１のＯｌｄ ＡＳＴＭを用いたＦＴ−ＩＲで得られた酸素濃度により校正した値で結果を比較している。アニールウエハは、１２００℃のアルゴン雰囲気下で形成された約１０μｍのＤＺ（Denuded Zone）層を備えている。エピタキシャルウエハのエピタキシャル層は４μｍである。また、ウエハは３種類ともｐ型である。
【００１７】
低ＣＯＰ Ｃｚウエハの酸素濃度は、ウエハ表面からの深さによらず１．２＊１０１８ｃｍ−３である。それに対し、アニールウエハとエピタキシャルウエハの表面付近では、酸素濃度はＳＩＭＳ分析の検出下限に近い１０１６ｃｍ−３のオーダーであり、非常に低濃度である。
【００１８】
図３は、酸素導入（図１のステップＳ３）を行わずに高温アニール（ステップＳ４）を行った後の酸素濃度のＳＩＭＳ分析結果の一例を示す図である。低ＣＯＰ Ｃｚウエハの酸素濃度は、ウエハ表面からの深さ３μｍ以上では、図１の製造工程を開始する前とほとんど変化がないが、深さ３μｍ以下では酸素濃度が急速に低下し、表面付近では２．０＊１０１７ｃｍ−３程度となっている。表面付近で酸素濃度が急激に低下する理由は、熱処理により、ウエハ内の酸素の外拡散が進行するためである。
【００１９】
一方、アニールウエハの酸素濃度には変化はほとんどない。エピタキシャルウエハの酸素濃度は、図２では急峻だった酸素濃度分布が高温アニール（ステップＳ４）によりウエハ表面側に外拡散した結果、深さ方向に傾斜のある特性になる。
【００２０】
図３に示すように、いずれのウエハも酸素導入を行わずに高温アニールを行うと、表面の酸素濃度が低く、ウエハ内の結晶強度が低下することから、高温アニール（ステップＳ４）を行ったときに応力による転位が発生する。
【００２１】
図４は、酸素導入（ステップＳ３）を行った後に高温アニール（ステップＳ４）を行った場合の酸素濃度のＳＩＭＳ分析結果の一例を示す図である。いずれのウエハも、表面付近の酸素濃度は２．０＊１０１７ｃｍ−３以上であり、図３より高くなっている。また、酸素濃度は、表面から徐々に減少しており、ＲＴＯによりウエハの表面から内部に酸素が拡散したことを示している。図５は、高温アニール（ステップＳ４）を行った後の転位密度を、酸素導入（ステップＳ３）の有無で比較した図である。図５から、高温アニールを行う前の酸素導入により転位を完全に抑制できたことがわかる。このように、酸素導入（ステップＳ３）を行うことで、ウエハの結晶強度が高まり、応力に対する耐性が向上して転位発生を抑制することができる。
【００２２】
図１のステップＳ４の高温アニール工程が終わると、ゲートを形成する（ステップＳ５）。次に、上記と同様の条件でＲＴＯによる酸素導入を行う（ステップＳ６）。その後、ソース／ドレイン部に高ドーズイオン注入を行い（ステップＳ７）、ソース／ドレイン部を最終的に形成するための活性化アニールを行う（ステップＳ８）。
【００２３】
図６は、活性化アニール（ステップＳ８）を行った後の転位密度を、酸素導入（ステップＳ６）の有無で比較した図である。低ＣＯＰ Ｃｚウエハでは転位を完全になくすことができた。アニールウエハおよびエピタキシャルウエハでも、酸素導入を行わない場合と比べて、転位を数百分の一に減らすことができた。
【００２４】
このように、第１の実施形態では、ＳＲＡＭ製造プロセスにおいて、転位が発生するおそれのある高温アニール工程（ステップＳ４）とソース／ドレイン部のイオン注入工程（ステップＳ７）の前に酸素導入（ステップＳ３，Ｓ６）を行うため、ウエハの結晶強度を高めることができ、アニール工程やイオン注入工程によって発生する転位を抑えることができる。
【００２５】
なお、本実施形態では、ＳＲＡＭ製造プロセスを例に取って説明したが、他の種々の半導体装置の製造プロセスにおいても、転位が発生するおそれのある種々の工程の前に酸素導入工程を設けることにより、アニール工程やイオン注入工程などで発生する転位を抑制することができる。
【００２６】
（第２の実施形態）
第２の実施形態は、酸化工程で発生する転位を抑える半導体装置の製造方法に係るものである。
【００２７】
フラッシュメモリの製造プロセスでは、ゲート絶縁膜上にゲート電極を形成した後のゲート側壁酸化工程で転位が発生する。これは、ゲートのポリシリコンが酸化されて二酸化ケイ素（ＳｉＯ２）となって膨張し、基板内のシリコンとの間で応力が生じて転位が発生することに起因する。
【００２８】
図７は、第２の実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。図７は、図１と同じく低ＣＯＰ Ｃｚウエハ、アニールウエハまたはエピタキシャルウエハを用いて、フラッシュメモリを製造するプロセスを示している。なお、以下では、特徴的な製造工程を主に説明する。
【００２９】
本実施形態の製造方法では、例えば酸化膜等からなるゲート絶縁膜上にゲート電極を形成し（ステップＳ１１）、次にゲート電極の側面にゲート側壁を形成する。次に、ゲート電極とゲート側壁以外のウエハ表面を露出（ステップＳ１２）させる。次に、第１の実施形態と同様の条件で、ウエハ表面にＲＴＯによる酸素導入を行う（ステップＳ１３）。その後、ゲート側壁の酸化を行う（ステップＳ１４）。ここで、酸素導入（ステップＳ１３）に先立ってウエハ表面を露出させる（ステップＳ１２）のは、ゲート電極とゲート側壁以外のウエハ表面全体に均等に酸素を導入するためである。
【００３０】
図８は、ゲート側壁の酸化（ステップＳ１４）を行った後の転位密度を、酸素導入（ステップＳ１３）の有無で比較した図である。いずれのウエハでも、酸素導入により転位を完全になくすことができた。
【００３１】
このように、第２の実施形態では、フラッシュメモリの製造プロセスにおいて、転位が発生するおそれのあるゲート側壁酸化工程（ステップＳ１４）の前に酸素導入（ステップＳ１４）を行うので、酸化工程によって発生する転位を抑えることができる。
【００３２】
なお、本実施形態では、フラッシュメモリの製造プロセスを例に取って説明したが、他の種々の半導体装置の製造プロセスにおいても、転位が発生するおそれのある種々の工程の前に酸素導入工程を設けることにより、酸化工程などで発生する転位を抑制することができる。
【００３３】
（第３の実施形態）
第３の実施形態は、ＲＩＥ（Reactive Ion Etching）工程で発生する転位を抑える半導体装置の製造方法に係るものである。また、ウエハの種類や表面の酸素濃度に応じて酸素導入の条件を変化させるものである。
【００３４】
ロジック製品の製造プロセスでは、ゲート側壁のシリコン窒化膜（ＳｉＮ膜）等をＲＩＥで加工した後のアニール工程で転位が発生する。これは、ＲＩＥにおけるプラズマ処理でダメージを受けたシリコンが、アニールによって再結晶化する過程で転位が生じたり、ゲート側壁がＲＩＥ加工される際に、ゲートのエッジと半導体基板との間に強い応力が発生して転位が生じたりするものである。
【００３５】
図９は、第３の実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。図９は、図１と同じく低ＣＯＰ Ｃｚウエハ、アニールウエハまたはエピタキシャルウエハを用いて、ロジック製品を製造するプロセスの例である。以下では、特徴的な製造工程を主に説明する。
【００３６】
本実施形態による製造方法では、ウエハ上にゲートを形成し（ステップＳ２１）、ウエハ表面にＲＴＯによる酸素導入を行う（ステップＳ２２）。その後、シリコン窒化膜を堆積し（ステップＳ２３）、シリコン窒化膜をＲＩＥによりゲート側壁を形成した後（ステップＳ２４）、アニールを行う（ステップＳ２５）。
【００３７】
図１０は、図９の製造プロセスの完了後に、接合リーク測定用のゲートを形成したｐ＋／ｎ接合を用いて測定した逆方向リーク電流を、酸素導入（ステップＳ２２）の有無で比較した図である。逆方向リーク電流が大きいほど、転位が多いことを示している。ＲＴＯによる酸素導入（ステップＳ２２）の条件は、１１５０℃で１０秒間、および、１１００℃で１０秒間の２つを示している。
【００３８】
酸素導入を行わない場合、逆方向リーク電流は、低ＣＯＰ Ｃｚウエハ、アニールウエハ、エピタキシャルウエハの順に、それぞれ４．０＊１０−１０，５．０＊１０−９，３．０＊１０−９Ａである。１１５０℃で１０秒間ＲＴＯによる酸素導入を行うと、いずれも２．０＊１０−１０Ａにまで逆方向リーク電流を減らすことができる。温度が低い１１００℃で１０秒間ＲＴＯによる酸素導入を行う場合、低ＣＯＰ Ｃｚウエハでは、逆方向リーク電流は２．０＊１０−１０Ａであり、１１５０℃でＲＴＯによる酸素導入を行うのと同様の効果が得られる。一方、アニールウエハとエピタキシャルウエハの逆方向リーク電流は、１．０＊１０−９Ａであり、１１５０℃でＲＴＯによる酸素導入を行うのに比べて、効果が小さい。
【００３９】
低ＣＯＰ Ｃｚウエハでは、プロセス投入前のウエハ表面の酸素濃度が高く（図２）、プロセス途中において表面の酸素が抜けたとしても、アニールウエハやエピタキシャルウエハより酸素濃度は高い（図３）。そのため、低ＣＯＰ Ｃｚウエハでは、温度が低い条件で酸素導入を行い、酸素の導入量が少ない場合でも、転位を減らすことができる。一方、ウエハ表面の酸素濃度が低いアニールウエハやエピタキシャルウエハでは、より高い温度で酸素導入を行い、導入する酸素の量を多くする必要がある。
【００４０】
図１０では、温度を変化させて酸素の導入量を調整する例を示したが、ＲＴＯを行う時間を変化させて酸素の導入量を調整してもよい。
【００４１】
このように、第３の実施形態では、ロジック製品の製造プロセスにおいて、転位が発生するシリコン窒化膜をＲＩＥによりゲート側壁を形成する工程（ステップＳ２４）の前に酸素導入（ステップＳ２２）を行うので、プラズマ処理工程によって発生する転位を抑制でき、逆方向リーク電流を減らすことができる。
【００４２】
また、本実施形態では、温度を変化させて酸素の導入量を調整したり、ウエハの種類や酸素濃度に応じて酸素導入の時間を変えることで、効率よく転位の発生を抑えることができる。
【００４３】
なお、本実施形態では、ロジック製品製造プロセスを例に取って説明したが、他の種々の半導体装置の製造プロセスにおいても、転位が発生するおそれのある種々の工程の前に酸素導入工程を設けることにより、ＲＩＥ工程などで発生する転位を抑制することができる。
【００４４】
以上に示した半導体装置の製造方法はあくまで一例に過ぎず、種々の変形が可能である。特に、酸素導入の工程は、転位が発生する工程の前に行えばよく、図１，７，９に示した工程順序に限られない。例えば、図１では、ＳＯＤ膜埋め込み（ステップＳ２）の前に酸素導入を行ってもよい。また、第２の実施形態では、ゲート側壁を酸化した（ステップＳ１４）後にソース／ドレインを形成するが、ソース／ドレイン形成前に、第１の実施形態と同様に再度酸素導入を行ってもよい。
【００４５】
また、ＲＴＯ以外の手法で酸素導入を行ってもよい。例えば、バッチ炉での酸化（Furnace Oxidation）を行ってもよいし、一回の酸化処理でなく、ＣＶＤ（Chemical Vapor Deposition）酸化膜の堆積と引き続く非酸化性雰囲気でのアニール熱処理によりウエハ中に酸素を拡散する工程を用いてもよい。
【００４６】
さらに、アニール、イオン注入、酸化、ＲＩＥの各工程以外の転位発生工程に対しても、酸素導入により転位発生を抑えることが可能である。例えば、ＲＩＥ以外のプラズマ処理（ＣＶＤの一種であるＨＤＰ（High Density Plasma）処理等）や、不純物拡散工程の前に酸素導入を行っても、転位を抑える効果がある。拡散工程で転位が発生する原因は、共有結合半径がシリコンと異なる原子を高濃度で拡散し、シリコンと置換したことによって生ずる結晶格子の不整合（ミスフィット）である。また、転位以外の、積層欠陥等の結晶欠陥を抑えることもできる。
【００４７】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【図面の簡単な説明】
【００４８】
【図１】第１の実施形態に係る半導体装置の製造方法の一例を示すフローチャート。
【図２】ＳＲＡＭの製造を行う前の低ＣＯＰ Ｃｚウエハ、アニールウエハ、エピタキシャルウエハの酸素濃度についてＳＩＭＳ分析を行った結果の一例を示す図。
【図３】酸素導入を行わずに高温アニールを行った後の酸素濃度のＳＩＭＳ分析結果の一例を示す図。
【図４】酸素導入を行った後に高温アニールを行った後の酸素濃度のＳＩＭＳ分析結果の一例を示す図。
【図５】高温アニールを行った後の転位密度を、酸素導入の有無で比較した図。
【図６】活性化アニールを行った後の転位密度を、酸素導入の有無で比較した図。
【図７】第２の実施形態に係る半導体装置の製造方法の一例を示すフローチャート。
【図８】ゲート側壁の酸化を行った後の転位密度を、酸素導入の有無で比較した図。
【図９】第３の実施形態に係る半導体装置の製造方法の一例を示すフローチャート。
【図１０】ロジック製品製造プロセス完了後に、接合リーク測定用のゲートを形成したｐ＋／ｎ接合を用いて測定した逆方向リーク電流を、酸素導入の有無で比較した図。
【特許請求の範囲】
【請求項１】
シリコン基板に対して酸素を含む雰囲気での熱処理、または前記シリコン基板上に酸化膜を形成した後に酸素を含まない雰囲気での熱処理を行って、前記シリコン基板中に酸素導入を行う工程と、
前記酸素導入を行う工程に引き続いて、前記シリコン基板に対して、前記シリコン基板内に結晶欠陥を生じさせる可能性がある酸化処理、アニール処理およびイオン注入処理のうち少なくとも一つの処理を行う工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン基板上に形成されたトレンチに絶縁膜を埋め込む工程をさらに備え、
前記絶縁膜を埋め込む工程に引き続いて、前記トレンチに埋め込まれた絶縁膜の表面に前記酸素導入を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸素導入を行う工程は、前記シリコン基板上に電極およびその側壁絶縁層を形成する工程が設けられる場合は、この工程を行った後に、前記電極および前記側壁絶縁層以外の前記シリコン基板表面に対して前記酸素導入を行い、前記シリコン基板上に電極を形成しない場合は、前記シリコン基板の表面全体に対して酸素導入を行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記酸素導入を行う工程は、酸素を含む雰囲気で熱処理を行う際には、前記シリコン基板の種類および酸素濃度に応じて、熱処理温度および熱処理時間のうち少なくとも１つを調整することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記シリコン基板は、低ＣＯＰ Ｃｚウエハ、アニールウエハ、エピタキシャルウエハのいずれかであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項１】
シリコン基板に対して酸素を含む雰囲気での熱処理、または前記シリコン基板上に酸化膜を形成した後に酸素を含まない雰囲気での熱処理を行って、前記シリコン基板中に酸素導入を行う工程と、
前記酸素導入を行う工程に引き続いて、前記シリコン基板に対して、前記シリコン基板内に結晶欠陥を生じさせる可能性がある酸化処理、アニール処理およびイオン注入処理のうち少なくとも一つの処理を行う工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン基板上に形成されたトレンチに絶縁膜を埋め込む工程をさらに備え、
前記絶縁膜を埋め込む工程に引き続いて、前記トレンチに埋め込まれた絶縁膜の表面に前記酸素導入を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸素導入を行う工程は、前記シリコン基板上に電極およびその側壁絶縁層を形成する工程が設けられる場合は、この工程を行った後に、前記電極および前記側壁絶縁層以外の前記シリコン基板表面に対して前記酸素導入を行い、前記シリコン基板上に電極を形成しない場合は、前記シリコン基板の表面全体に対して酸素導入を行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記酸素導入を行う工程は、酸素を含む雰囲気で熱処理を行う際には、前記シリコン基板の種類および酸素濃度に応じて、熱処理温度および熱処理時間のうち少なくとも１つを調整することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記シリコン基板は、低ＣＯＰ Ｃｚウエハ、アニールウエハ、エピタキシャルウエハのいずれかであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−１６５７７２（Ｐ２０１０−１６５７７２Ａ）
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願番号】特願２００９−５５８４（Ｐ２００９−５５８４）
【出願日】平成２１年１月１４日（２００９．１．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願日】平成２１年１月１４日（２００９．１．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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