【課題】酸化物半導体層を含むトランジスタを有する不揮発性メモリにおいて、保持された情報を容易に消去できる不揮発性メモリを提供する。
【解決手段】不揮発性メモリは、第１のトランジスタ２０及び第２のトランジスタ２１を有するメモリセルを有し、第１のトランジスタ２０は第１のチャネル、第１のゲート電極、第１のソース電極及び第１のドレイン電極を有し、第２のトランジスタ２１は酸化物半導体からなる第２のチャネル、第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、第２のソース電極及び第２のドレイン電極の一方は第１のゲート電極と電気的に接続され、メモリセルへの情報の書き込み及び消去は、第２のソース電極及び第２のドレイン電極の一方と、第１のゲート電極との間のノードの電位を高くすることにより情報が書き込まれ、第２のチャネルに紫外線を照射して、ノードの電位を低くすることにより情報が消去される。 （もっと読む）

【課題】ロジック回路を増やすことなく、第三者がメモリセルにアクセスできずかつ必要な場合にはいつでもアクセス可能なメモリセルを有する記憶装置を提供する。
【解決手段】本実施形態は、第１のメモリセルと、第２のメモリセルと、を有し、第２のメモリセルに設けられた第２のトランジスタの第２のチャネルが酸化物半導体膜からなる記憶装置であって、第２のメモリセルからのデータの読み出しは第２のトランジスタに紫外線を照射している時に行われる記憶装置によって解決する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタ１６０と、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態（例えば３以上の状態）の区別を正確、かつ容易にした半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線及び複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する、電位生成回路と、を有する半導体装置。 （もっと読む）

【課題】新たな不揮発性メモリ素子を有する装置を提供する。
【解決手段】チャネル形成領域を構成する半導体材料として酸化物半導体を用いた不揮発性メモリ素子を有する装置を提供するものであり、制御ゲートと、第１の絶縁膜を介して制御ゲートと重ねて設けられた電荷蓄積層と、酸化物半導体材料を用いて形成され、第２の絶縁膜を介して電荷蓄積層と重ねて設けられたチャネル形成領域を有する酸化物半導体層と、によって不揮発性メモリ素子が構成されるものである。 （もっと読む）

【課題】抵抗変化メモリに用いられる素子特性の劣化を抑制できる。
【解決手段】本発明の例に関わる抵抗変化メモリは、配線６０と配線６５との交点に設けられ、第１及び第２の端部の少なくとも一方にシリサイド層３９を有する非オーミック素子３０と抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子２０とを含むセルユニットＣＵを具備し、シリサイド層３９は、Ｓｉ元素５０とシリサイドを形成する少なくとも１種類の３ｄ遷移金属元素５１と、３ｄ遷移金属元素５１の原子半径ｒ１より大きい原子半径ｒ２を有する少なくとも１種類の添加元素５２とを含む。 （もっと読む）

【課題】ゲート電極の上部にシリサイドを形成するときに、隣接するワード線（導電層）が近づくことを防止する。
【解決手段】半導体基板１上にゲート絶縁膜７、電荷蓄積層８、電極間絶縁膜９、シリコン層１０を積層し、シリコン層１０、電極間絶縁膜９および電荷蓄積層８を加工して複数のゲート構造を形成し、複数のゲート構造間の溝１８にメモリセル間絶縁膜１１を形成し、シリコン層１０の上部が露出するように加工し、メモリセル間絶縁膜１１およびシリコン層１０上に金属膜２１を形成し、第１の温度で加熱してシリコン層１０を金属膜２１と反応させシリサイド化し、未反応の金属膜２１を除去し、メモリセル間絶縁膜１１およびシリサイド化されたシリコン層１０をライナー絶縁膜１２で被覆し、第１の温度よりも高い第２の温度でシリサイド化されたシリコン層１０を加熱した。 （もっと読む）

【課題】積層型メモリ構造を有する不揮発性半導体記憶装置において、従来に比して簡易な構造の階層選択トランジスタを有する不揮発性半導体記憶装置を提供する。
【解決手段】層間絶縁膜１０９と半導体層１０７とが交互に積層されたフィン状の積層構造に、フィン状の積層構造と交差するように電荷蓄積層１１２を介し制御ゲート電極１１８が配置されるメモリセル形成領域Ｒ１２に隣接して形成される階層選択トランジスタ形成領域Ｒ１１で、階層選択ゲート電極１１６，１１７は、フィン状の積層構造の半導体層１０７の側面を覆う数が一層ずつ減少するように階段状に、半導体層１０７の側面を電荷蓄積層１１２を介してフィン状の積層構造の上部から覆うように設けられ、各階層選択ゲート電極１１６，１１７によって覆われる半導体層１０７のうち、最下層の半導体層１０７よりも上層の半導体層１０７には所定の導電型の不純物が拡散されている。 （もっと読む）

【課題】素子特性の劣化を可及的に防止することのできる半導体装置を提供する。
【解決手段】半導体基板５１と、半導体基板上に設けられたゲート絶縁膜５３と、ゲート絶縁膜上に設けられた第１ゲート電極５４ａと、第１ゲート電極上に設けられ金属および酸素を含む電極間絶縁膜５５と、電極間絶縁膜上に設けられた第２ゲート電極５４ｂと、第１および第２ゲート電極の両側の半導体基板に設けられたソース／ドレイン領域５８ａ、５８ｂと、を備え、電極間絶縁膜５５は、リン、砒素、アンチモン、ビスマスのうちから選択された少なくとも１つの添加元素を含み、その含有量が０．１ａｔ％以上３ａｔ％以下である。 （もっと読む）

【課題】メモリセルトランジスタの特性が均一な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】ボロンドープドシリコン層７２を堆積させ、その上面にシリコン窒化層７８を形成し、ノンドープドシリコン層７３を堆積させ、その上面にシリコン窒化層７９を形成する工程を繰り返すことにより、シリコン基板１１上に積層体２０を形成する。次に、積層体２０に貫通ホール３０ａを形成し、その内部に犠牲材を埋め込み、積層体２０にＸ方向に延びるスリット７４を形成する。次に、スリット７４内にエッチング水溶液を導入することにより、ノンドープドシリコン層７３をウェットエッチングして除去する。次に、エッチング水溶液を除去し、ボロンドープドシリコン層７２間及びスリット７４内に絶縁材料を埋め込む。次に、貫通ホール内から犠牲材を除去し、内面上に電荷蓄積膜を形成し、内部にシリコンピラーを形成する。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する第１のトランジスタと、半導体材料を含む基板上の第２のゲート電極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極と、を有する第２のトランジスタと、を有する半導体装置である。 （もっと読む）

【課題】ゲート電極を形成してからチャネル形成用半導体部を形成する方法において、結晶品質の良い単結晶Ｓｉを用いて良質なゲート絶縁膜を形成した縦型半導体装置を提供する。
【解決手段】単結晶半導体基板に少なくとも第１絶縁層を有する積層体を形成する工程Ｓ１と、前記積層体に、前記単結晶半導体基板が露出する孔を形成する工程Ｓ２と、前記孔の底面に露出している前記単結晶半導体基板を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程Ｓ３と、前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板を再び露出させる工程Ｓ４と、前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程Ｓ５と、前記孔にチャネル形成用半導体部を形成する工程Ｓ６と、を有する半導体装置の製造方法。 （もっと読む）

【課題】動作の信頼性が高い不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置１においては、シリコン基板上に、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体ＭＬが設けられており、積層体ＭＬ内には積層方向に延びる貫通ホール２１が形成されており、各電極膜は複数の制御ゲート電極ＣＧに分断されており、貫通ホール２１の内部にはシリコンピラー３１が埋設されている。また、装置１には、制御ゲート電極ＣＧに対して電位を供給する駆動回路４１が設けられている。そして、貫通ホール２１の径は積層方向における位置によって異なっており、駆動回路４１は、貫通している貫通ホール２１の径が小さい制御ゲート電極ＣＧほど、シリコンピラー３１との間の電位差が小さくなるような電位を印加する。 （もっと読む）

【課題】 トラップが豊富に存在し、不揮発性半導体メモリ装置の電荷蓄積層として有用な窒化珪素膜をプラズマＣＶＤ法により成膜する方法を提供する。
【解決手段】 複数の孔を有する平面アンテナにより処理容器内にマイクロ波を導入してプラズマを生成して成膜を行うプラズマＣＶＤ装置においてシリコン原子と塩素原子からなる化合物のガスと窒素ガスを含む処理ガスを用い、処理容器内の圧力を０．１Ｐａ以上８Ｐａ以下の範囲内に設定してプラズマＣＶＤを行うことにより、多くのトラップを含む窒化珪素膜を成膜する。 （もっと読む）

【課題】垂直形不揮発性メモリ装置及びその製造方法を提供する。
【解決手段】半導体基板１００上に垂直に備わるフィラー形状の単結晶半導体チャンネルと、単結晶半導体チャンネルの側面に一定間隔を有しながら積層される第１〜第ｎ＋１階（ｎは２以上の自然数）層間絶縁膜（パターン）１２２ａ−１２２ｅと、層間絶縁膜（パターン）１２２ａ−１２２ｅ上に備わる電荷トラップ膜１７０と、電荷トラップ膜１７０上に備わるブロッキング絶縁膜１７５、ブロッキング絶縁膜１７５上に備わっている第１〜第ｎ層コントロールゲート電極パターン１８５ａ−１８５ｄを含む。また、最下位及び最上位層間絶縁膜上に電荷トラップレイヤーのないＧＳＬ及びＳＳＬゲートを含む。 （もっと読む）

【課題】ＣＭＰのストッパ膜として多結晶シリコン膜を用いた場合においても、多結晶シリコン膜の表面に発生するスクラッチを低減させる。
【解決手段】半導体基板１１上に形成された多結晶シリコン膜１３をストッパ膜としてシリコン酸化膜１５を化学的機械的研磨にて平坦化する半導体装置の製造方法において、多結晶シリコン膜１３の上層には表面改質膜１３ａが形成され、化学的機械的研磨のスラリ８には、セリア砥粒２１と、界面活性剤と、カチオン性またはアニオン性の官能基を有する樹脂粒子２２、２３が含有されている。 （もっと読む）

【課題】制御ゲート電極の角部近傍に形成されたトンネル絶縁膜に掛かる電界を緩和する。
【解決手段】本発明の例に係わる３次元積層不揮発性半導体メモリは、半導体層と、半導体層上に形成され、半導体層に対して垂直な柱状の半導体領域１０１と、半導体領域１０１の側面に形成された第１の絶縁膜１０２と、第１の絶縁膜１０２の側面に形成される電荷蓄積膜１０３と、電荷蓄積膜１０３の側面に形成される第２の絶縁膜１０４と、第２の絶縁膜１０４の側面に接し、半導体層に対して平行で平板状に形成された複数の制御ゲート電極１０５と、第２の絶縁膜１０４及び制御ゲート電極１０５それぞれの表面に形成された第３の絶縁膜１０６とを具備し、半導体領域１０１を介して対向する第３の絶縁膜１０６の距離は、半導体領域１０１を介して対向する制御ゲート電極１０５の距離より長く、制御ゲート電極１０５の角部は曲率を有している。 （もっと読む）

【課題】ロジック回路とメモリ回路を混載した半導体装置において、ロジック回路部に形成されるレジストパターン形状の精度低下抑制に寄与する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、ロジックトランジスタ、不揮発性メモリをそれぞれ形成する第１及び第２の活性領域を画定する素子分離絶縁膜を、ＳＴＩで形成する工程と、第２の活性領域上方に、フローティングゲートとなる導電層を形成する工程と、導電層上及びその外側の領域を覆って、窒化シリコンを含む絶縁膜を形成する工程と、第１の活性領域の隣接部分の素子分離絶縁膜上の窒化シリコンを含む絶縁膜を覆い、第１の活性領域を露出するマスクを用いてエッチングする工程と、第１の活性領域の隣接部分の素子分離絶縁膜上の窒化シリコンを含む絶縁膜上に端部の配置されたフォトレジストパターンを形成する工程とを有する。 （もっと読む）

【課題】メモリセル部と周辺回路部との段差を低減させつつ、メモリセル部を積層する。
【解決手段】メモリセル部Ｒ１には、層間絶縁膜１１と半導体層９とが交互に積層された積層構造をフィン状に半導体基板１上に配置し、周辺回路部Ｒ２には、ゲート絶縁膜３を介してゲート電極４を半導体基板１上に配置し、ゲート電極４の上面の高さは、層間絶縁膜１１と半導体層９とが交互に積層された積層構造の上面の高さと実質的に等しくなるように設定する。 （もっと読む）