【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程及び該工程を容易に適用可能な構造の半導体素子を提供する。
【解決手段】半導体素子は、第１方向に相互平行に延びている複数のラインパターンを含む。複数のラインパターンのうちから選択される複数の第１ラインパターンは、第２方向に沿って交互に選択されて両側で各々隣接している２つのラインパターンの両端部のうち、素子領域の第１端部にさらに近い各端部に比べて、第１端部からさらに遠く位置する第１端部を有する。複数のラインパターンのうちから選択される複数の第２ラインパターンは、第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、第１端部にさらに近い各端部より、第１端部からさらに近く位置する第２端部を有する。 （もっと読む）

【課題】不揮発性メモリの記憶保持特性の向上を図ることができる技術を提供することにある。特に、第１電位障壁膜となる酸化シリコン膜をプラズマ成膜法で形成した場合であっても、酸化シリコン膜の膜質を改善して不揮発性メモリの記憶保持特性の向上を図ることができる不揮発性半導体記憶装置の製造技術を提供する。
【解決手段】第１電位障壁膜ＥＶ１の主要構成要素である酸化シリコン膜ＯＸ１をプラズマ成膜法により形成した後、高温のプラズマ窒化処理と、一酸化窒素を含む雰囲気中での加熱処理とを組み合わせて実施することにより、酸化シリコン膜ＯＸ１の表面に酸窒化シリコン膜ＳＯＸを形成し、かつ、酸化シリコン膜ＯＸ１と半導体基板１Ｓの界面に窒素Ｎ２を偏析させる。 （もっと読む）

【課題】不揮発性メモリセルの特性を向上することが可能な半導体装置を提供する。
【解決手段】半導体装置の不揮発性メモリセルは、アクティブエリア１ＡＡ上に設けられたトンネル絶縁膜２と、トンネル絶縁膜上に設けられた浮遊ゲート電極３と、浮遊ゲート電極の上方に設けられた制御ゲート電極１０と、浮遊ゲート電極と制御ゲート電極との間に設けられた電極間絶縁膜９とを含み、不揮発性メモリセルのチャネル幅方向の断面において、アクティブエリアの上面のチャネル幅方向の寸法は、トンネル絶縁膜の下面のチャネル幅方向の寸法以下であり、かつ、トンネル絶縁膜の上面のチャネル幅方向の寸法は、浮遊ゲート電極の下面のチャネル幅方向の寸法未満である。 （もっと読む）

【課題】電荷消去特性及び電荷保持特性に優れた半導体装置を提供する。
【解決手段】半導体領域１０１と、半導体領域の表面に形成されたトンネル絶縁膜１０２と、トンネル絶縁膜の表面に形成された電荷蓄積絶縁膜１０３と、電荷蓄積絶縁膜の表面に形成されたブロック絶縁膜１０４と、ブロック絶縁膜の表面に形成された制御ゲート電極１０５と、を具備する半導体装置であって、トンネル絶縁膜は、半導体領域の表面に形成され、シリコン及び酸素を含有する第１の領域１０２ａと、第１の領域の表面に形成され、シリコン及び窒素を含有する第２の領域１０２ｂと、電荷蓄積絶縁膜の裏面に形成され、シリコン及び酸素を含有する第３の領域１０２ｄと、第２の領域と第３の領域との間に形成され、シリコン、窒素及び酸素を含有し、第２の領域の窒素濃度よりも低い窒素濃度を有し、第３の領域の酸素濃度よりも低い酸素濃度を有する第４の領域１０２ｃと、を含む。 （もっと読む）

【課題】セルトランジスタの動作速度が速く、しきい値の変動が小さい不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上にそれぞれ複数のシリコン酸化膜１２及びシリコン膜１３を交互に積層して積層体１４を形成し、積層体１４にトレンチ１５を形成し、トレンチ１５の内面上にアルミナ膜１６、シリコン窒化膜１７、シリコン酸化膜１８をこの順に形成し、シリコン酸化膜１８上にチャネルシリコン結晶膜２０を形成する。次に、酸素ガス雰囲気中で熱処理を行い、シリコン酸化膜１８とチャネルシリコン結晶膜２０との界面にシリコン酸化物層２１ａを形成する。 （もっと読む）

【課題】配線層に新たな機能を有する素子を設けた半導体装置を提供する。
【解決手段】半導体基板上に形成された第１配線層１５０、及び半導体素子２００を備える。第１配線層１５０は、絶縁層１５６と、絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。半導体素子２００は、半導体層２２０、ゲート絶縁膜１６０、及びゲート電極２１０を備える。半導体層２２０は、第１配線層１５０上に位置する。ゲート絶縁膜１６０は、半導体層２２０の上又は下に位置する。ゲート電極２１０は、ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。 （もっと読む）

【課題】メモリセルの特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１上にトンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４をこの順に形成し、電荷ブロック層１４上に複数の制御ゲート電極１５を設ける。電荷ブロック層１４は、比誘電率がシリコン窒化物の比誘電率よりも高い金属酸化物により形成し、制御ゲート電極１５は、金属、金属シリサイド又はドーパントを含有するシリコンにより形成する。又は、電荷ブロック層１４は、シリコン酸化物又はシリコン酸窒化物により形成し、制御ゲート電極１５は、金属又は金属シリサイドにより形成する。そして、電荷ブロック層１４と各制御ゲート電極１５との間に、シリコン窒化物からなるキャップ層２０を形成する。 （もっと読む）

【課題】 本発明は、ＭＯＮＯＳ型のメモリセルを備えた不揮発性半導体記憶装置において、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させ、キャパシタ素子の面積を低減することを目的とする。
【解決手段】 キャパシタ素子において、周辺トランジスタのゲート電極の多結晶シリコン膜２を中間電極とし、ゲート絶縁膜１とメモリセルトランジスタのブロック絶縁膜１０の両方をキャパシタ絶縁膜とすることにより、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させキャパシタ素子の面積を低減している。 （もっと読む）

【課題】低温の酸化処理により酸化膜を形成する。
【解決手段】酸化膜の作成方法は、主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜１６と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜１５とを積層する工程と、前記第１の膜１６及び前記第２の膜１５を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜１６及び前記第２の膜１５を酸化膜１８に変化させる工程と、を具備する。 （もっと読む）

【課題】電気的性能及び耐プロセス性能が優れた不揮発性記憶素子、その製造方法及び不揮発性記憶装置を提供する。
【解決手段】セリウムと、３価を取り得る金属元素であってセリウムとは異なる金属元素と、を含む蛍石型構造の酸化物を含み、印加される電圧及び通電される電流の少なくともいずれかによって互いに異なる抵抗を有する複数の状態の間を遷移可能な記録層を備えたことを特徴とする不揮発性記憶素子が提供される。また、上記の不揮発性記憶素子と、前記不揮発性記憶素子の前記記録層への電圧の印加、及び、前記記録層への電流の通電、の少なくともいずれかによって、前記記録層を前記互いに異なる抵抗を有する複数の状態の間を遷移させて情報を記録する駆動部と、を備えたことを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】高集積化され且つデータ保持特性低下を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１００は、チャネルとなる半導体基板１１と、半導体基板１１の表面からトンネル絶縁層１２及びブロック絶縁層１４を介して形成された制御ゲート電極となる導電層１５と、トンネル絶縁層１２とブロック絶縁層１４との間に形成された複数の電荷蓄積層１３とを備える。複数の電荷蓄積層１３は、トンネル絶縁層１２の表面に沿って互いに離間して形成されている。トンネル絶縁層１２は、各々の電荷蓄積層１３の形成された位置で半導体基板１１側に突出するように形成されている。 （もっと読む）

【課題】 隣接するゲート電極間に配置されたシールド電極の電位を安定的に保持し、シールド電極によって近接効果を軽減することが可能な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】 本発明では、半導体基板１上に互いに隣接して配置された浮遊ゲート１１と制御ゲート１６とを有するゲート電極Ｇ１、Ｇ２間に、ゲート側壁絶縁膜２２を介してシールド電極２５を配置している。そして、このシールド電極２５は、少なくとも一部が金属とシリコンからなるシリサイド層で構成されている。 （もっと読む）

【課題】 メモリセルにおけるショートチャネル効果の抑制と誤書き込みの防止の両方を実現し、不揮発性半導体記憶装置の高性能・低コスト化をはかる。
【解決手段】 半導体基板１０１上に複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、メモリセルは、基板１０１の表面部に離間して設けられたソース・ドレイン領域１２０と、ソース・ドレイン領域１２０の直下の基板１０１内に設けられ、基板１０１よりも誘電率が低い埋め込み絶縁膜１５１と、ソース・ドレイン領域１２０の間に形成されるチャネル領域上に設けられた第１ゲート絶縁膜１０２と、第１ゲート絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられた第２ゲート絶縁膜１０４と、第２ゲート絶縁膜１０４上に設けられた制御ゲート電極１０５とを備えた。 （もっと読む）

【課題】コンタクト抵抗が低い半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の半導体基板と、埋め込み酸化膜と、第２導電型の半導体層と、を備えるＳＯＩ基板に作られ、前記埋め込み酸化膜は、自己に穿設された、前記半導体基板と前記半導体層とを連通する、第１の開口を有し、前記半導体基板は、その表面部分に埋め込み状態に形成され、前記第１の開口内の前記半導体層の埋設部と互いに電気的に接続している、第２導電型の接続層を有し、前記半導体層及び前記埋め込み酸化膜を貫通して、前記接続層の表面部分に至る第２の開口内に埋め込まれて、側面において前記半導体層と電気的に接続し、底面において前記接続層と電気的に接続する、コンタクト電極と、を備える。 （もっと読む）

【課題】素子分離絶縁膜としてＳＯＧ膜を用いる場合に、熱処理でクラックが発生するのを防止できる構成を提供する。
【解決手段】シリコン基板１にゲート絶縁膜４、多結晶シリコン膜５、加工用絶縁膜を形成し、その後トレンチ１ａを形成する。トレンチ１ａ内にシリコン酸化膜８を形成し、ポリシラザンからなる塗布膜を多結晶シリコン膜５の中間高さまで充填する。クラック防止用のシリコン窒化膜９を形成したのち、さらに塗布膜を形成する。熱処理を行うと塗布膜はシリコン酸化膜２、１０に転換するが、このとき熱収縮応力により上層のシリコン酸化膜１０にクラックが発生することがあるが、シリコン窒化膜９で阻止できる。 （もっと読む）

【課題】ＯＮＯ膜とシリサイド膜との短絡を起こさないようにし、ＯＮＯ膜での電荷の不安定や電解分布の不均一、ＯＮＯ膜の膜質低下などを防止する。
【解決手段】不揮発性半導体記憶装置はワードゲート２２とコントロールゲート２４と電荷蓄積層１４とを具備する。ワードゲート２２は半導体基板１０のチャネル領域上方に絶縁層１２を介して設けられている。コントロールゲート２４はワードゲート２２の側方に設けられている。電荷蓄積層１４はチャネル領域とコントロールゲート２４との間、及び、ワードゲート２２とコントロールゲート２４との間にＯＮＯ膜で設けられている。コントロールゲート２４は、シリサイド層２４ａと、非シリサイド層２４ｂ、２４ｃとを備える。シリサイド層２４ａはニッケルを含むシリサイドで設けられている。非シリサイド層２４ｂ、２４ｃはシリサイド層２４ａと電荷蓄積層１４との間に設けられている。 （もっと読む）

【課題】転位による結晶欠陥不良を防止できるようにする。
【解決手段】周辺回路領域Ｐにおいて、Ｏ_３−ＴＥＯＳ膜４ｃがソース／ドレイン領域２ｃとＳＯＧ膜４ｂとの間に形成されている。ソース／ドレイン領域２ｃに導入された不純物イオンの活性化の処理の時点でＳＯＧ膜４ｂに引っ張り応力が発生するものの、Ｏ_３−ＴＥＯＳ膜４ｃが介在しているため結晶欠陥が不純物拡散領域２ａ、２ｂに発生することを抑制でき転位の発生を抑制できる。 （もっと読む）

【課題】従来のＳｉＮを用いた電荷蓄積膜に比べ、高効率に電荷を蓄積および消去でき、かつ、蓄積した電荷を長時間保持する半導体記憶素子、半導体記憶素子の製造方法を得る。
【解決手段】この半導体記憶素子は、半導体基板に設けられたソース領域およびドレイン領域と、ソース領域およびドレイン領域との間の半導体基板上に設けられたトンネル絶縁膜と、トンネル絶縁膜上に設けられた電荷蓄積膜と、電荷蓄積膜上に設けられたブロック絶縁膜と、ブロック絶縁膜上に設けられたゲート電極と、電荷蓄積層とブロック絶縁膜との界面付近に設けられた気体分子を含む領域とを具備する。 （もっと読む）

【課題】低温で良好な絶縁膜であるシリコン酸化膜を形成する。
【解決手段】シリコン基板１上にトレンチ１ａ、１ｂを形成し、シラザン結合を有するポリマーを有機溶媒に溶かした塗布剤を塗布して塗布膜を形成する。塗布膜に含まれる有機溶媒を気化させてポリマー膜を形成する。ポリマー膜に９０℃以下の温度で紫外線を照射し、そのポリマー膜を５０℃以上８０℃未満の温度の純水または水溶液中に浸漬することによってシリコン酸化膜３に転換する。 （もっと読む）

【課題】制御ゲート電極膜のシリサイド膜を後工程で形成する際に、選択ゲートトランジスタの下部電極部のシリサイド化の進行を抑制できる装置及び製造方法の提供。
【解決手段】ＮＡＮＤフラッシュメモリ装置において、メモリセルトランジスタのゲート電極ＭＧは、シリコン基板１上のゲート絶縁膜４を介して、浮遊ゲート電極部５１、電極間絶縁膜６、制御ゲート電極部７１を積層した構成である。制御ゲート電極部７１は多結晶シリコン膜の成膜後にシリサイド化する。選択ゲートトランジスタのゲート電極ＳＧは、下部電極部５、電極間絶縁膜６、中間電極部７、電極間絶縁膜８、上部電極部９が順次積層された構成である。多結晶シリコン膜からなる上部電極部９がシリサイド化される際、開口部６ａ、８ａを介して中間電極部７および下部電極部５にシリサイド反応が進行するので、ゲート絶縁膜４に達する前にシリサイド反応の進行を停止できる。 （もっと読む）