【課題】ＲＣスナバ回路の抵抗Ｒの値を任意に設計可能な半導体スナバ回路を用いた半導体装置、電力変換装置、半導体装置の製造方法を提供する。
【解決手段】ユニポーラ動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含む。 （もっと読む）

【課題】還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を抑制することが容易に可能で、かつ、高密度化が容易な電力用半導体装置を提供する。
【解決手段】ユニポーラ動作と同等の動作をする還流ダイオードと、還流ダイオードに並列接続されたキャパシタ２１０及び抵抗２２０を有する半導体回路２００とを備え、半導体回路２００は、抵抗２２０の少なくとも一部として機能する半導体基体１１と、半導体基体１１をキャパシタ２１０の一方の電極とし、半導体基体１１の一主面上の所定エリアに、所定エリアの面積よりも大きい表面積を有して設けられた誘電体領域１２とを備える。 （もっと読む）

【課題】静電容量と抵抗の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置及び電力変換装置を提供する。
【解決手段】アノード端子３００とカソード端子４００からなる一対の接続端子と、一対の接続端子間に接続されたユニポーラ動作する還流ダイオード１００と、一対の接続端子間に還流ダイオード１００と並列接続され、少なくともキャパシタ２１０と抵抗２２０を含む半導体スナバ回路２００と備え、半導体スナバ回路２００のキャパシタ２１０と抵抗２２０の値が可変である。 （もっと読む）

【課題】還流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮する。
【解決手段】半導体装置は、還流ダイオードＤと、還流ダイオードＤに対し並列に接続され、且つ、キャパシタと抵抗を有する半導体スナバ回路２００と、から構成され、半導体スナバ回路中２００のキャパシタが、還流ダイオードＤの遮断状態において、還流ダイオードＤにより空乏層が形成される前記半導体基体中の領域とは異なる位置に形成されるので、還流ダイオードＤの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。 （もっと読む）

【課題】、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供する。
【解決手段】半導体装置１０は、ユニポーラ型の還流ダイオード１００と、還流ダイオード１００に並列接続され、かつ、キャパシタ２１０および抵抗２２０を有する半導体スナバ２００とを備えている。半導体スナバ２００は、キャパシタ２１０または抵抗２２０と接続される第１電極１３と、第１電極１３と絶縁されつつ、第１電極１３と同一主面上に形成されて、キャパシタ２１０または抵抗２２０と接続される第２電極１４とを有する。 （もっと読む）

【課題】還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を抑制することが容易に可能な電力用半導体装置を提供する。
【解決手段】ユニポーラ動作をする還流ダイオードと、キャパシタと抵抗との直列接続からなり、還流ダイオードに並列接続された半導体回路とを備え、半導体回路２００は、抵抗２２０の少なくとも一部として機能する半導体基体１１と、半導体基体の上面に接して設けられた容量低下防止領域１００１と、容量低下防止領域１００１上に設けられ、キャパシタ２１０の少なくとも一部として機能するキャパシタ誘電体膜１２とを備え、容量低下防止領域１００１が、還流ダイオードに逆バイアス電圧が印加された際に半導体基体１１中への空乏層の伸張を緩和する。 （もっと読む）

【課題】還流ダイオードの逆回復動作時に生じる振動現象の収束時間を低減することが可能な半導体装置を提供する。
【解決手段】 ユニポーラ動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、半導体基板領域を含む半導体スナバ２００とを備える。半導体スナバ２００は、還流ダイオード１００の逆バイアス時に少なくとも前記基板領域の一端側に形成されるキャパシタ２１０と、基板領域の一部を含む抵抗２２０と、還流ダイオード１００の順バイアスに対して逆阻止状態となるように、基板領域の少なくとも一部に形成された逆阻止型ダイオード２２２とを含む。 （もっと読む）

【課題】接合ＦＥＴを備えた半導体装置の特性を向上させる。
【解決手段】主たるトランジスタとして接合ＦＥＴ１０を備え、制御用トランジスタとしてＭＩＳＦＥＴ２０を備えた半導体装置であって、接合ＦＥＴ１０は第１ゲート電極Ｇ１、第１ソース電極Ｓ１、および、第１ドレイン電極Ｄ１を有し、ＭＩＳＦＥＴ２０は第２ゲート電極Ｇ２、第２ソース電極Ｓ２、および、第２ドレイン電極Ｄ２を有する。また、ＭＩＳＦＥＴ２０はｎチャネル型であり、エンハンスメント型の電気特性を有する。また、ＭＩＳＦＥＴ２０の第２ゲート電極Ｇ２と第２ドレイン電極Ｄ２とは短絡接続され、接合ＦＥＴ１０の第１ゲート電極Ｇ１とＭＩＳＦＥＴ２０の第２ソース電極Ｓ２とは短絡接続されている。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供する。
【解決手段】半導体装置１０は、ユニポーラ型の還流ダイオード１００と、還流ダイオード１００に接続されたユニポーラ型の還流ダイオード１５０と、還流ダイオード１００に並列接続され、少なくともキャパシタ２１０と抵抗２２０とを有する半導体スナバ２００、及び、還流ダイオード１５０に並列接続され、少なくともキャパシタ２６０と抵抗２７０とを有する半導体スナバ２５０が形成された基板領域１１を有する半導体チップ１０００とを備えている。 （もっと読む）

【課題】並列接続された還流ダイオードと半導体スナバ回路が隣接して配置されるので、小型化され且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置を提供する。
【解決手段】ユニポーラ動作する還流ダイオード１００と、少なくともキャパシタ２１０及び抵抗２２０を有し、還流ダイオード１００と並列接続されて還流ダイオード１００に隣接して配置された半導体スナバ回路２００とを備える。 （もっと読む）

【課題】還流ダイオードの逆回復動作時に生じる振動現象の収束時間を低減することが可能な半導体装置を提供する。
【解決手段】 ユニポーラ動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ部２１０及び半導体層からなる抵抗部２２０を含む半導体スナバ２００とを備える。抵抗部２２０が、キャパシタ部２１０に接続された第１抵抗領域９０、第１抵抗領域９０に並列に配置された周辺抵抗領域９１、第１抵抗領域９０及び周辺抵抗領域９１の間に第１抵抗領域９０の抵抗値以上の抵抗値を有する抵抗分離領域９２を有する。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供する。
【解決手段】半導体装置１０は、ユニポーラ型の還流ダイオード１００と、還流ダイオード１００に対し並列接続され、基板領域２１とキャパシタ２１０と抵抗２２０とを含む半導体スナバ２００とを備えている。抵抗２２０の少なくとも一部が、半導体スナバ２００の基板領域２１の一主面上に直接的にもしくは間接的に形成された、導電性材料からなる膜状の導電層１７を含み、かつ、抵抗２２０に電流が流れる際に、導電層１７に流れる電流の経路の少なくとも一部が、膜厚方向以外の方向へ流れる。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮する。
【解決手段】半導体装置１は、還流ダイオードＤと、還流ダイオードＤに対し並列に接続され、且つ、キャパシタＣと抵抗Ｒを有する半導体スナバ２を備え、環流ダイオードＤの遮断状態における静電容量に対するキャパシタＣの静電容量の比が０．１以上になっている。このような構成によれば、振動現象の収束効果が高くなるように半導体スナバ２を構成するキャパシタＣの静電容量が設定されているので、環流ダイオードＤの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。 （もっと読む）

【課題】 パワーデバイスに必要な特性を確保しながら、コストを低減することができる窒化物半導体素子およびその製造方法を提供すること。
【解決手段】 ＣＡＶＥＴ１において、シリコン基板２上に、ＡｌＮ構造８を有するバッファ層４、電子走行層６、および電子供給層７を積層した構造を有し、電子走行層６および電子供給層７に跨る壁面１６を有する積層構造部３を形成する。バッファ層４と電子走行層６との間には、開口部１３を有するマスク層１２を形成する。ソース電極１８は、電子供給層７上に形成し、ゲート電極２０は、電子供給層７上におけるソース電極１８よりも壁面１６寄りの位置に設ける。ドレイン電極３０は、シリコン基板２の裏面２２側からシリコン基板２およびバッファ層４を貫通するように設ける。そして、壁面１６に沿って埋込電極１７を設け、開口部１３を介してドレイン電極３０に電気的に接続する。 （もっと読む）

【課題】 転位の発生を抑制しながら、p型半導体領域に含まれるp型不純物が隣接する他の半導体領域に拡散する現象を抑制する技術を提供する。
【解決手段】 Mg（p型不純物）を含む窒化ガリウムのp型半導体領域２４と、窒化ガリウムのn型半導体下領域２０と、p型半導体領域２４とn型半導体下領域２０との間に設けられている不純物拡散抑制領域２２を備えている。不純物拡散抑制領域２２は、In_x1Al_1-x1N（但し、0＜X1＜1）である。 （もっと読む）

【課題】ノーマリオフ型の接合ＦＥＴにおいて、耐圧の向上とオン抵抗の低減とを両立することができる技術を提供する。
【解決手段】炭化シリコンを基板材料として使用した接合ＦＥＴにおいて、ゲート領域ＧＲとチャネル形成領域との間のｐｎ接合近傍に、ゲート領域ＧＲに導入されている不純物とは逆導電型であり、チャネル形成領域に導入されている不純物と同じ導電型の不純物を導入する。これにより、ｐｎ接合の不純物プロファイルを急峻にするとともに、チャネル形成領域のうち、ゲート領域ＧＲとｐｎ接合を形成する接合領域の不純物濃度が、チャネル形成領域の中央領域の不純物濃度およびエピタキシャル層ＥＰＩの不純物濃度よりも高くする。 （もっと読む）

半導体デバイス及びデバイスを製造する方法が記載される。デバイスは、接合型電界効果トランジスタ（ＪＦＥＴｓ）である。デバイスは、スロープの側壁を有する隆起領域を備え、該側壁は内側にテーパー形状である。側壁は、垂直線から５°以上の角度を形成し、側壁の上部部分は、垂直線から＜５°の角度を形成する。デバイスは、垂直（すなわち、０°）又はほぼ垂直の入射イオン注入を用いて、生成される。デバイスは、相対的に均一の側壁ドーピングを有し、角度を有する注入を用いずに、生成される。 （もっと読む）

【課題】化合物半導体電界効果トランジスタの高集積化及び高電力化を図る。
【解決手段】角柱状又は角錐台状の、オン状態のときに軸方向に電流が流れる半導体部４３と、半導体部の周囲に、第１絶縁層５０、制御電極層６０及び第２絶縁層７２が、半導体部の軸方向に沿って順に積層された周辺部とを備える。半導体部が、角柱状又は角錐台状の電子走行部４４と、電子走行部の側面４４ｃ上に形成された電子供給部４６とを備えて構成される。 （もっと読む）

【課題】ゲート絶縁膜におけるリーク電流を抑制し、安定なＦＥＴ特性を得ること。
【解決手段】本半導体装置の製造方法は、基板上１０にＧａＮ系半導体層１５を形成する工程と、ＧａＮ系半導体層上１５に、ＴＭＡと、Ｏ_２またはＯ_３とを用い、酸化アルミニウムからなるゲート絶縁膜１８をＡＬＤ法により形成する工程と、ゲート絶縁膜１８の上にゲート電極２４を形成する工程と、を含む。本半導体装置の製造方法によれば、ゲート絶縁膜中のリーク電流を抑制し、安定なＦＥＴ特性を得ることができる。 （もっと読む）

【課題】チャネルの低い抵抗を維持するとともに、ドリフト層の高い耐圧を維持するＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法を提供する。
【解決手段】ＳｉＣ半導体装置は、ＳｉＣ基板１０１、第１半導体層、ベース領域１０５、第２半導体層、ゲート領域１０９およびソース領域１１３を備えている。ＳｉＣ基板１０１は、｛０００１｝面に対して３０°以上６０°以下傾斜した主面１０１ａを有する。第１半導体層は、主面１０１ａ上に形成される。ベース領域１０５は、表面１０３ａの一部に形成される。第２半導体層は、表面１０３ａ上に形成される。ゲート領域１０９は、表面１０７ａの一部に形成され、第２半導体層を挟んでベース領域１０５と対向する位置に形成される。ソース領域１１３は、表面１０７ａの一部に形成され、ゲート領域１０９と隣り合い、かつベース領域１０５と対向する位置に形成される。 （もっと読む）