【課題】薄膜トランジスタ表示板およびその製造方法を提供する。
【解決手段】絶縁基板上にゲート線を形成し、ゲート線上に絶縁膜を介在して、ゲート線と交差するデータ線を形成することを含み、ゲート線および／またはデータ線の形成はベースパターン上に無電解メッキ法を用いて低抵抗導電パターンを形成することを含む。本発明の実施形態に係る薄膜トランジスタ表示板の製造方法は、無電解メッキ法を用いて低抵抗金属配線を形成することによって、製造コストと時間を節減しながらも良好な信号伝達能力を有する薄膜トランジスタ表示板を製造することができる。 （もっと読む）

【課題】スパッタリング法により形成される膜のウエハ面内の膜厚分布の均一性を向上させることのできる技術を提供する。
【解決手段】コリメータ１１５の本体１１６を中央部から周辺部にかけて徐徐に薄くして、本体１１６に設けられる多数個の制御孔１１７のアスペクト比をコリメータ１１５の中央から外側にかけて連続的に小さくする。このコリメータ１１５をウエハとターゲットとの間に設置し、３００℃以上に加熱されたウエハの上に膜厚１０ｎｍ程度のコバルト膜を堆積し、続いてコバルト膜の上に窒化シリコン膜を堆積した後、シリサイド反応によりコバルトダイシリサイド層を形成する。 （もっと読む）

【課題】ｎ型ＭＩＳＦＥＴのソース・ドレインのコンタクト抵抗を低減することを可能にする。
【解決手段】ｐ型半導体基板１，３と、半導体基板上に設けられたゲート絶縁膜５と、ゲート絶縁膜上に設けられたゲート電極６と、第１ゲート電極の両側の半導体基板に設けられたｎ型拡散層１０と、このｎ型拡散層上に形成され真空仕事関数が４．６ｅＶ以上である第１金属元素を主成分とするシリサイド層１８_２と、ｎ型拡散層とシリサイド層との界面に形成された、スカンジウム族元素及びランタノイドの群から選択された少なくとも一種類の第２金属元素を含む層２０_２とを有するソース・ドレイン領域と、を備え、前記第２金属元素を含む層は、最大面密度が１ｘ１０^１４ｃｍ^−２以上である偏析層を含み、前記偏析層は１ｘ１０^１４ｃｍ^−２以上の面密度を有する領域の厚さが１ｎｍより薄い。 （もっと読む）

【課題】ソース・ドレイン領域へのコンタクト抵抗が小さく、かつ、電気的特性が従来よりも安定したＦＩＮ型ＦＥＴからなるメモリセルを備えた半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、絶縁層２０と、絶縁層上に設けられ、電気的に浮遊状態のフローティングボディ領域Ｒ２、および、該フローティングボディ領域の両側にあるソース・ドレイン領域Ｒ１を含むＦＩＮ型半導体層４５と、フローティングボディ領域の両側面に形成されたゲート絶縁膜５０と、フローティングボディ領域の両側面にゲート絶縁膜を介して設けられたゲート電極７０と、ソース・ドレイン領域の上面に接触するソース・ドレイン電極ＳＬ・ＢＬとを備え、絶縁層の表面と平行にＦＩＮ型半導体層を切断した断面において、フローティングボディ領域における該ＦＩＮ型半導体層の厚みＤ２が、ソース・ドレイン領域における該ＦＩＮ型半導体層の厚みＤ１よりも薄い。 （もっと読む）

【課題】 薄膜トランジスタの駆動特性を向上させることができる薄膜トランジスタ基板及びこれの製造方法が開示される。
【解決手段】 薄膜トランジスタ基板は、絶縁基板、絶縁基板上に形成されてゲートライン及びゲートラインに接続されたゲート電極を含むゲート配線、ゲート配線を覆うゲート絶縁膜、ゲート電極と対応してゲート絶縁膜上に形成された活性層、活性層上に形成された酸化防止層、並びにゲート絶縁膜及び酸化防止層上に形成され、データライン、ソース電極、及びドレイン電極を含むデータ配線を含む。ゲート配線及びデータ配線は、インジウム酸化物、銀、及びインジウム酸化物が順次積層された３層膜構造を有する。したがって、配線抵抗を減少させると共に薄膜トランジスタの駆動特性を向上させることができる。 （もっと読む）

【課題】レイアウトの効率化が図れ、デバイス面積を縮小することができる回路基板及び液晶表示装置を提供する。
【解決手段】第１半導体層、絶縁膜及び第１ソース電極がこの順に積層された第１薄膜トランジスタと、第１ソース電極に接続された第２ゲート電極を有する第２薄膜トランジスタとを基板上に有する回路基板であって、上記回路基板は、第１半導体層と第１ソース電極とを接続する第１導電部と、第１ソース電極と第２ゲート電極とを接続する第２導電部とが、絶縁膜の共通の開口部に設けられた回路基板である。 （もっと読む）

【課題】トランジスタの特性（Ｉｄ−Ｖｇ特性）にばらつきが生じる場合があった。
【解決手段】酸化物膜を半導体層１１として有する電界効果型トランジスタであって、酸化物膜の中に、水素又は重水素が添加されたソース部位及びドレイン部位を有している。または、酸化物膜の中に、チャンネル部位１８とソース部位１６とドレイン部位１７とを有し、ソース部位とドレイン部位との水素又は重水素の濃度がチャンネル部位の水素又は重水素の濃度よりも大きい。ソース部位とドレイン部位が、ゲート絶縁層を介して配されるゲート電極と自己整合して配され、且つ、コプレーナ構造からなる構成をとることができる。 （もっと読む）

【課題】液滴吐出法により基板上に多層配線の薄膜パターンを形成する場合において、導電膜パターンの密着性を確保しつつ、上下層間のコンタクト抵抗を低減する。
【解決手段】多層配線を有する薄膜パターンの形成方法であって、基板を含み、かつ、前記基板上に導電性を有する第１のパターン領域を有する基体上に、絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを形成する工程と、前記絶縁膜上に、第１の幅広部と、前記コンタクトホールを含む領域に第２の幅広部を有する第２のパターン領域を形成するためのバンクを形成する工程と、を有する。 （もっと読む）

【課題】ＴＦＴアレイを製造するための方法に提供する。
【解決手段】ＴＦＴアレイを製造するための方法は、基板と、複数の第１の導電性ラインと複数の第２の導電性ラインとを有し基板上にパターニングされた第１の金属層と、パターニングされた第１の金属層の上の絶縁層と、パターニングされたシリコン層と、パターニングされたシリコン層の上のパターニングされた保護層と、パターニングされた保護層の上のパターニングされたドープシリコン層及びパターニングされた第２の金属層とを準備し、パターニングされたシリコン層の露出した部分と第１の導電性ラインと第２の導電性ラインの露出した部分を埋め、パターニングされた第２の金属層が、複数の第３の導電性ラインと複数の第４の導電性ラインを備え、そのそれぞれが、複数の第１の導電性ラインと複数の第２の導電性ラインの１つにそれぞれに対応する。 （もっと読む）

【課題】画素アレイ基板の製造方法を提供する。
【解決手段】この方法は、基板上に複数のゲート電極、複数の走査線、複数のデータ線パターンおよび複数の画素電極パターンを形成し、それから各ゲート電極上のチャネル、およびデータ線パターンを露出させるための複数の接触窓開口部を形成し、データ線パターンと接続した複数の接触窓を形成し、それから接触窓に電気的に接続する複数の接触部、データ線パターンに電気的に接続する複数のソース電極、および画素電極に電気的に接続する複数のドレイン電極を形成することを含んでいる。各列におけるデータ線パターンは、接触部と接触窓を介して互いに電気的に接続し、データ線を構成する。 （もっと読む）

【要 約】
【課題】ＩＴＯ膜との接触抵抗が低い金属膜を形成する。
【解決手段】アルミニウムを主成分とする金属膜２５中にインジウム又は錫のいずれか一方又は両方を添加物として含有させ、アニールし、金属膜２５内部の表面及び裏面付近に添加物の高濃度層２５Ｉを形成する。金属膜２５表面に形成されたＩＴＯ膜から酸素が遊離しても、導電性を有するインジウム酸化物や錫酸化物が形成され、絶縁性のアルミニウム酸化物は形成されにくいので、接触抵抗が増大しない。 （もっと読む）

【課題】入出力配線やゲート配線などのように、長い距離にわたって形成されるような配線を低抵抗化し、動作性能の高い半導体装置を提供する。
【解決手段】画素部に形成されたゲート配線、若しくは駆動回路と外部入力端子とを電気的に接続する入出力信号配線、を有し、前記ゲート配線若しくは前記入出力配線は、前記第１及び第２の薄膜トランジスタのゲート電極と同一層で且つ同一材料からなる第１配線と、前記第１配線の上に形成された第２配線と、を有し、前記第２配線は、前記第１配線よりも抵抗率が低い材料を用いる。 （もっと読む）

【課題】合金化されたバックゲート構造を持つ電界効果型トランジスタを実現する。
【解決手段】ＢＯＸ層４、半導体層５、ＢＯＸ層６および半導体層７を半導体基板１上に順次積層し、ソース／ドレイン層１０ａ、１０ｂおよびゲート電極８上に合金層１１ａ、１１ｂ、１１ｃをそれぞれ形成した後、開口部１３にて露出された半導体層５の側壁が覆われるようにサイドウォール１４を形成し、金属層１５が形成された半導体層５の熱処理を行うことにより、金属層１５と半導体層５の合金反応を半導体層５の膜厚方向に進めるとともに、金属層１５と半導体層５の合金反応を半導体層５の横方向に進め、ゲート電極８下に配置された合金層１６を半導体層５に形成する。 （もっと読む）

【課題】導電層と半導体層との界面のエネルギー障壁を低減できる電極を有する有機電界効果トランジスタ及び有機電界効果トランジスタを有する半導体装置を提供することを課題とする。
【解決手段】有機電界効果トランジスタにおけるソース電極及びドレイン電極の少なくとも一方の一部に、有機化合物と無機化合物とを含む複合層を設け、有機化合物は、一般式（１）で表されるカルバゾール誘導体を用いる。ソース電極及びドレイン電極の少なくとも一方の一部に、複合層を設けることにより、導電層と半導体層との界面のエネルギー障壁を低減することができる。
【化１】
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【課題】熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド層（ＮｉＳｉ_２）を低温で形成できるようにしたシリサイドの形成方法及び半導体装置の製造方法を提供する。
【解決手段】ウエーハ表面のシリコン上にＮｉ膜を形成する。次に、ウエーハをアニール処理して、Ｎｉ膜とシリコンとを反応させＮｉＳｉ_２層を形成する。Ｎｉ膜を形成する工程では、ＡｒガスとＮ_２ガスとを含む混合ガス雰囲気中でＮｉ膜をスパッタリングにより成膜する。また、Ｎｉ膜を成膜した後のアニール処理の条件は、例えば、１００％のＮ_２雰囲気、且つ大気圧（即ち、ほぼ１気圧）で、温度が４００℃以上８００℃未満、より望ましくは温度が５００℃以上６００℃以下である。 （もっと読む）

【課題】ソース・ドレインの接触抵抗の増大を抑制し、データ“０”とデータ“１”とを区別する信号量の差が大きい半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、絶縁膜２０と、絶縁膜上に設けられた半導体層４０と、半導体層に形成されたソース層Ｓ１、Ｓ２およびドレイン層Ｄ１，Ｄ２と、ドレイン層とソース層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディ領域であって、チャネル幅方向の断面において厚みの異なる第１のボディ部分Ｂ１および第２のボディ部分Ｂ２を含み、前記第１のボディ部分の厚みは第２のボディ部分の厚みより小さいボディ領域と、第１のボディ部分上に設けられたゲート絶縁膜５０と、ゲート絶縁膜上に設けられたゲート電極５５とを備えている。 （もっと読む）

半導体素子の作製方法は、絶縁層の上に設けられた半導体層(14)をパターニングして第1活性領域(28)及び第2活性領域(30)を形成する工程を有する。前記第1活性領域の高さは、前記第2活性領域とは異なる。前記第1活性領域の少なくとも一部は第1伝導型を有し、かつ少なくとも前記半導体素子の少なくともチャネル領域では、前記第2活性領域の少なくとも一部は、第1伝導型とは異なる第2伝導型を有する。当該方法はさらに、前記第1活性領域及び前記第2活性領域の少なくとも一部の上にゲート構造(26)を形成する工程を有する。当該方法はさらに、前記半導体素子の一面上の前記第2活性領域の一部を除去する工程を有する。

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【課題】 従来とは異なる低抵抗化の処理の方法を確立する。加えて、当該低抵抗化の方法を他の低抵抗化の方法と併用することで、十分に低抵抗化されたソース・ドレイン領域を形成する。それにより、ゲート電極とソース・ドレイン領域間の寄生容量を減少させ高速動作の薄膜トランジスタを提供する。また、ソース・ドレイン領域からチャネルまでの寄生抵抗を減少させ、電流律速の発生を抑制する。
【解決手段】 絶縁基板上にチャネルとして形成される酸化亜鉛(ZnO)を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層上に形成されるゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極と、酸化物半導体薄膜層の該ゲート絶縁膜に被覆されていない範囲を少なくとも被覆する層間絶縁膜とを有し、該ゲート絶縁膜と該ゲート電極が自己整合的に同一形状に形成され、該層間絶縁膜中に水素を含有することを特徴とする薄膜トランジスタを提供する。 （もっと読む）

【課題】ゲート線の抵抗を小さくすると共に、画素の開口率の低下を可及的に抑制する。
【解決手段】マトリクス状に設けられた複数の画素と、各画素の間に互いに平行に延びる複数のソース線４と、各画素の間に各ソース線４と交差する方向に互いに平行に延びると共に、各ソース線４と重なる位置に開口した環状部Ｋをそれぞれ有する複数のゲート線２と、各画素毎に配置され、各ゲート線２の環状部Ｋに対応して複数のチャネル領域Ｃ１、Ｃ２及びＣ３が形成された半導体層１を有する薄膜トランジスタとを備えたアクティブマトリクス基板２０ａであって、半導体層１の各チャネル領域Ｃ２及びＣ３は、各ソース線４に重なるように設けられている。 （もっと読む）

【課題】所望の電気的特性を有する微細な低抵抗ＭＩＳ型電界効果トランジスタを備えた半導体装置を製造し易い半導体装置の製造方法を得ること。
【解決手段】シリコン基板に微細な低抵抗ＭＩＳ型電界効果トランジスタが形成されている半導体装置を製造するにあたり、ポリシリコン製ゲート電極とソース領域とドレイン領域とを有する高抵抗ＭＩＳ型電界効果トランジスタが形成されたポリシコン基板に犠牲層としての非晶質炭素層を形成した後、該非晶質炭素層を残したままポリシリコン製ゲート電極を第１高融点金属で金属シリサイド化し、その後に非晶質炭素層を除去してからソース領域およびドレイン領域の各々を第２高融点金属で金属シリサイド化して、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを形成する。 （もっと読む）