【課題】下部バリアメタル層の省略を可能にすると共に、工程数を増やすことなく簡略化し、Ａｌ系合金膜を薄膜トランジスタの半導体層に対し直接かつ確実に接続することができ、しかも、Ａｌ合金膜に対して低い熱プロセス温度を適用した場合でも、透明画素電極間の低電気抵抗率化を達成し得るソース−ドレイン電極を提供する。
【解決手段】薄膜トランジスタの半導体層３３と、ソース−ドレイン電極３４と、透明画素電極５とを有する薄膜トランジスタ基板において、ソース−ドレイン電極３４は、合金成分としてＮｉを０．１〜６原子％含有するＡｌ合金の薄膜からなり、Ａｌ合金の薄膜は薄膜トランジスタの半導体層３３と直接接続している。 （もっと読む）

【課題】 電極層と半導体層との接触抵抗が低く、密着性と経時安定性に優れた酸化物半導体素子を提供する。
【解決手段】 酸化物半導体層と貴金属電極との間に、それらの間の密着性を向上させるための密着性向上層１０６が分散して配置され、前記酸化物半導体層と貴金属電極が接触する部分を有する。密着性向上層１０６は、島状又はストライプ状に分散している。密着性向上層１０６は、１０ｎｍ以下の厚さを有し、Ｔｉ、Ｎｉ、Ｃｒ、Ｖ、Ｈｆ、Ｚｒ、Ｎｂ、Ｔａ、Ｍｏ又はＷの少なくとも１つを含む。貴金属電極１０３の材料は、Ａｕ、Ｐｔ又はＰｄの少なくとも１つを含む。 （もっと読む）

【課題】 薄膜トランジスタの構成半導体(活性層)である酸化亜鉛を主成分とする酸化物半導体薄膜の表面層を保護する構造を有し、ドレイン・ソース間の低抵抗化などによる特性劣化を防止し得る高性能の薄膜トランジスタの提供。
【解決手段】 絶縁基板上にソース・ドレイン電極が間隔を有して形成され、前記ソース・ドレイン電極の間にチャネルとして形成される酸化亜鉛ZnOを主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の上表面及び側面を被覆してシリコン系絶縁膜にて形成されるゲート絶縁膜を有し、前記ゲート絶縁膜は、前記酸化物半導体薄膜層の上表面を被覆する第一ゲート絶縁膜と、前記第一ゲート絶縁膜の全面及び酸化物半導体薄膜の少なくとも側面を被覆する第二ゲート絶縁膜からなることを特徴とする薄膜トランジスタ。 （もっと読む）

【課題】高温で安定であり、抵抗等の特性が改善され、信頼性が高い多層ゲート電極及びこれを備える半導体素子、ならびに多層ゲート電極の製造方法及び半導体素子の製造方法を提供する。
【解決手段】多層ゲート電極は、ゲート絶縁膜上に形成され導電型不純物がドープされた多結晶半導体膜と、前記多結晶半導体膜上に形成されタングステン（Ｗ１−ｘ）及び非タングステン金属（Ｍｘ、ｘ＝０．０１〜０．５５）を含むオーミックコンタクト膜と、前記オーミックコンタクト膜の上に形成された金属バリヤ膜と、前記金属バリヤ膜の上に形成された高融点金属膜と、を備える。 （もっと読む）

【課題】 金属ゲート電極層に望まれる特性は、微細加工を施された半導体立体構造体上に段差被覆率良く被覆されていることである。またもう一つの特性は、堆積された電極層の表面が１ナノメートルのスケールで平坦であり、電極層の堆積後に特別な平坦化処理を施すことなく電気的な絶縁を目的とした誘電体層を被服することが可能なことである。また、金属ゲート電極層に望まれる更なる特性の一つは、通常の半導体プロセスと同様のエッチング加工性を有していることである。また、金属ゲート電極層に望まれるもうひとつの特性は、結晶粒界がなく均一であり、不純物拡散が抑制された構造であることである。
【解決手段】 上記特性を満たす最良の金属ゲート電極としてアモルファス構造の金属電極が優れていることを見出し、本発明に至った。 （もっと読む）

【課題】ソース／ドレイン領域とニッケルシリサイド膜との間の界面の平坦性を改善すること。
【解決手段】ソース／ドレイン領域５sd上にＥｒを含むＮｉ膜を形成し、その後、ソース／ドレイン領域５sdと、Ｅｒを含むＮｉ膜とを加熱することにより、ニッケルシリサイド膜９を形成する。 （もっと読む）

【課題】ゲートパターン間に埋め込まれる層間絶縁膜の埋め込み性及びランディングプラグ形成物質の埋め込み性を向上させることができる半導体素子のゲートパターン及びその形成方法を提供すること。
【解決手段】半導体素子のゲートパターンは、基板１１０に形成されたトレンチ１１２の内面及び基板１１０の表面に形成されたゲート絶縁膜１１４と、トレンチ１１２が形成されていない領域におけるゲート絶縁膜１１４の上面より突出しないように、トレンチ１１２に埋め込まれた第１ゲート電極層１１６Ａと、一部分が第１ゲート電極層１１６Ａと接触するように、第１ゲート電極層１１６Ａ上に形成された第２ゲート電極層１２０Ａとを備えている。 （もっと読む）

【課題】ソース領域及びドレイン領域における不純物の活性化及びコンタクト抵抗の低減を効率良く行うことができる、生産性に優れた半導体装置の製造方法を提供すること。
【解決手段】基板上に半導体膜を形成する工程、前記半導体膜を含む前記基板上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート電極を形成する工程、前記ゲート電極をマスクとして前記ゲート絶縁膜をエッチングし、前記半導体膜を露出する工程、全面に金属層を形成する工程、前記ゲート電極をマスクとして前記半導体膜に不純物を注入する工程、及び前記不純物注入領域に熱処理を施し、前記半導体膜中の不純物を活性化するとともに、前記半導体膜と金属層との界面に金属シリサイド層を形成する工程を具備することを特徴とする。 （もっと読む）

【課題】薄膜トランジスター基板の配線形成に関する。Ａｌなどの抵抗の高い材料に替えてＡｇなどの配線抵抗の低い材料を用いる。しかし、Ａｇは蒸着が難しく、又蒸着されても後続のパターニング工程から配線の浮き上がり、又は剥離が誘発されやすい欠点を持っている。この欠点を解決して接着力が改善された低抵抗Ａｇの配線構造を提供する。
【解決手段】下部構造物上に形成された銀（Ａｇ）酸化物を含む下部膜と、下部膜上に形成された銀（Ａｇ）または銀（Ａｇ）合金を含む銀（Ａｇ）導電膜を含む配線構造とした。これにより配線不良による配線の信頼性の低下が防止できる。 （もっと読む）

【課題】接着性が向上し、伝導性に優れた配線及びその形成方法とこれを用いて形成された薄膜トランジスタ基板及びその製造方法を提供する。
【解決手段】 配線は、酸化反応性金属またはシリサイド化反応性金属、及び銀を含む接着層と、前記接着層上に形成される銀導電層と、前記銀導電層上に形成され、前記酸化反応性金属及び前記銀を含んで形成される保護層とを有する。 （もっと読む）

【課題】電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタが形成される半導体層下に低抵抗化されたバックゲート電極を配置する。
【解決手段】単結晶半導体基板１１上には埋め込み酸化膜１２が形成され、埋め込み酸化膜１２上には、バックゲート電極を構成する第１単結晶半導体層１３が形成されている。さらに、第１単結晶半導体層１３上には埋め込み酸化膜１４が形成され、埋め込み酸化膜１４上には、メサ分離された第２単結晶半導体層１５ａ、１５ｂが積層され、第２単結晶半導体層１５ａ、１５ｂの膜厚は第１単結晶半導体層１３の膜厚よりも厚くするとともに、第２単結晶半導体層１５ａ、１５ｂにＳＯＩトランジスタを形成する。 （もっと読む）

【課題】薄膜トランジスタの活性層となる半導体薄膜のレーザアニールによる再結晶化処理を均一化及び最適化するとともに、ゲート配線の低抵抗化を図る。
【解決手段】表示装置は、各薄膜トランジスタ４のゲート電極１を互いに接続するゲート配線６と、各薄膜トランジスタ４のソース電極Ｓを互いに接続する信号配線７とが絶縁基板上で互いに交差する様に形成されている。ゲート配線６は、個々のゲート電極１と一体的に形成された一体部６ａと、これらを互いに接続する別体部６ｂとに分かれている。ゲート電極１はゲート配線６の別体部６ｂより低い熱伝導性を有し、ゲート配線６の別体部６ｂはゲート電極１より低い電気抵抗を有する。信号配線７とゲート配線６の一体部６ａとが絶縁膜１４をはさんで交差する。 （もっと読む）

【課題】表示装置における表示領域よりも配線幅の狭い周辺駆動回路領域において、互いに異なる配線層間を接続するコンタクトプラグの接触不良による歩留りや信頼性の低下を防止する。
【解決手段】表示領域２よりも配線幅が狭い周辺駆動回路領域３における第２の層間絶縁膜１０の膜厚を、表示領域２における第１の層間絶縁膜９の膜厚よりも薄くしたことで、周辺駆動回路領域３におけるコンタクトホールのアスペクト比を、表示領域２におけるアスペクト比に近づけることができ、スパッタリング法によりコンタクトホール内部に形成されたソース電極１３及びドレイン電極１４が、多結晶シリコン膜６と接続しやすくなる。 （もっと読む）

【課題】パーティクルを効率的に除去して、金属薄膜の品質を向上させる薄膜トランジスタ基板の製造方法を提供する。
【解決手段】絶縁基板上にゲート金属層を形成する段階と、前記ゲート金属層上に感光膜パターンを形成する段階と、前記感光膜パターンを利用して、前記ゲート金属層をエッチングしてゲート配線を形成する段階と、前記感光膜パターンをストリップして、前記ゲート配線を露出させる段階と、前記露出したゲート配線を硝酸を含む洗浄液で洗浄する段階とを有する。 （もっと読む）

【課題】チャネル層に応力が付加され、かつ高信頼なＭＯＳＦＥＴを実現する。
【解決手段】半導体基板と、前記半導体基板の表面に対向して設けられ、単結晶または多結晶構造を有する一対のソース・ドレイン電極と、前記ソース・ドレイン電極の間の前記半導体基板の表面に形成された単結晶チャネル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ソース・ドレイン電極の上部に形成された金属化合物層と、前記ソース・ドレイン電極の下部に位置し、前記ソース・ドレイン電極を構成する物質の固有の格子間隔とは異なる格子間隔を保持した結晶構造を有する応力付与層と、前記応力付与層の下部に位置する第１の絶縁層とを具備する。 （もっと読む）

【課題】エッチング比制御が可能なコンタクトホール形成方法を提供すること。また、コンタクトホール下部に位置した金属配線の酸化を防止するコンタクトホール形成方法を提供すること。さらに、そのようなコンタクトホール形成方法を用いた薄膜トランジスタ基板の製造方法を提供すること。
【解決手段】本発明によると、乾式エッチング方法によってコンタクトホールを形成する方法及びこれを用いた薄膜トランジスタ基板の製造方法が提供される。コンタクトホール形成方法は、銀を含む金属配線が形成されている基板を準備し、基板全面に低温工程で絶縁膜を形成し、フッ素系ガス及び窒素ガスを含む無酸素ガスを用いた乾式エッチングによって絶縁膜の所定位置をエッチングして金属配線を露出することを含む。 （もっと読む）

【課題】データ配線と透明電極層間の接触構造を改善した平板表示装置を提供する。
【解決手段】平板表示装置は、絶縁基板と、絶縁基板上に形成されているデータ配線と、データ配線上にデータ配線を露出させる第１接触口を有する層間絶縁膜と、第１接触口の少なくとも一部とその周辺の層間絶縁膜上に形成されている連結部材と、連結部材上に形成されて連結部材を露出させる第２接触口を有するゲート絶縁膜及びゲート絶縁膜上に形成されている有機半導体層を含む。 （もっと読む）

【課題】 極薄ＳＯＩベースのデュアルゲートＣＭＯＳキャパシタ及び製造方法を提供すること。
【解決手段】 デュアルゲートＣＭＯＳ構造体のための製造方法及びデバイスである。この構造体は、絶縁層（１００）内の第１プレート（１０６ａ−１０６ｄ）と、第１プレートに電気的に対応する絶縁層の上方の第２プレート（１１０ａ−１１０ｄ）とを含む。分離構造体（１０８ａ−１０８ｄ）が、第１プレートと第２プレートとの間にある。 （もっと読む）

【課題】 透明電極膜（画素電極）との接続にＡｌ合金よりも電気抵抗の低いＣｕ合金膜を使用し、且つ、バリアメタルを形成せずとも透明電極との間で低抵抗の直接接続を実現し、液晶パネルなどに適用した場合に高い表示品質を与える表示デバイスを提供すること。
【解決手段】 Ｃｕ合金膜からなる配線・電極部と透明導電膜が、高融点金属薄膜を介することなく直接接続している表示デバイスであって、前記Ｃｕ合金膜中に、Ｚｎおよび／またはＭｇを総量で０．１〜３．０原子％含有させ、あるいはＮｉおよび／またはＭｎを総量で０．１〜０．５原子％含有させ、バリアメタルなしで透明電極との間で低抵抗の直接接続を可能にした。 （もっと読む）

【課題】 多数の分子材料に一般的に適用が可能な、有機半導体薄膜層との間でキャリヤを効率よく出し入れするための電気的接点となる電極及び電流を流すための電流経路となる導電性の高い層を提供することを課題とする。
【解決手段】 薄膜トランジスタの能動領域を構成し、弱い電子供与性分子からなる第１の有機半導体層と、第１の有機半導体層に重ねて形成された強い電子授容性分子からなる、一対の第２の有機半導体層を備え、第１及び第２の有機半導体層の界面を上記薄膜トランジスタのソース、ドレイン領域及びその引き出し電極としたことを特徴とする有機半導体装置によって解決される。 （もっと読む）