絶縁体上に半導体が設けられた構造（ＳＯＩ）を有するボディコンタクト素子の形成方法及び装置
半導体素子の作製方法は、絶縁層の上に設けられた半導体層(14)をパターニングして第1活性領域(28)及び第2活性領域(30)を形成する工程を有する。前記第1活性領域の高さは、前記第2活性領域とは異なる。前記第1活性領域の少なくとも一部は第1伝導型を有し、かつ少なくとも前記半導体素子の少なくともチャネル領域では、前記第2活性領域の少なくとも一部は、第1伝導型とは異なる第2伝導型を有する。当該方法はさらに、前記第1活性領域及び前記第2活性領域の少なくとも一部の上にゲート構造(26)を形成する工程を有する。当該方法はさらに、前記半導体素子の一面上の前記第2活性領域の一部を除去する工程を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体素子に関し、より詳細には絶縁体上に半導体が設けられた構造(SOI)を有するボディコンタクト素子の形成方法及び装置に関する。
【背景技術】
【０００２】
ボディコンタクトSOIトランジスタは典型的には、ボディコンタクト領域からソース/ドレイン領域を分離する多結晶シリコンによって作られる。このボディ接合によって新たに生じる回路の負荷となるキャパシタンスは相当のものである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
また入出力(I/O)バッファのような高電流の用途では、より幅の広いボディコンタクトSOIが必要となる。しかしゲート幅が増大することで、トランジスタのボディからボディコンタクトへの抵抗も増大する。この抵抗の結果、適切な動作にとってはボディの一部はボディコンタクトを介して適切に接合されなければならないにもかかわらず、そのようには接合しない。従って改善されたボディコンタクトSOIトランジスタが必要となる。
【発明を実施するための最良の形態】
【０００４】
本発明は、添付の図面によって非限定的な例示によって説明される。図中、同様の参照番号は同様の素子を指すものとする。
【０００５】
当業者は、図中の素子が簡明を期すように図示されていて、必ずしも正しい縮尺で描かれていないことを理解する。たとえば図中の一部の素子の大きさは、本発明の実施例の理解を助けるため、他の素子に対して強調されている。
【０００６】
一の実施例では、それぞれ異なる高さを有する第1及び第2活性領域を有するボディコンタクトの絶縁体上に半導体が設けられた構造(SOI)が形成される。また少なくともチャネル領域では、第1活性領域と第2活性領域の伝導型は異なる。それぞれの高さと伝導型が異なるこれらの活性領域を用いることで、SOIトランジスタのボディへの電気コンタクトの改善が可能となる。
【０００７】
図1は、本発明の一の実施例による半導体構造10の断面を図示している。半導体構造10は、半導体基板16及び該半導体基板16上に形成されるパターニングされたマスク層18を有する。半導体基板16は、絶縁層12上に設けられた半導体層14を有する絶縁体上に半導体が設けられた構造(SOI)基板である。半導体層14は、たとえばSi、SiGe、GaAs、GaN又はこれらの混合物のような如何なる種類の半導体材料を有しても良い。一の実施例では、半導体層14はシリコンを含む。その場合、基板16は特にシリコン・オン・インシュレータ基板と呼ぶことができる。図示された実施例では、n型素子の作製について記載されている。従って図示された実施例では、半導体層14は、図1において”P”のラベルで示された、たとえばB又はBF2のようなp型ドーパントによって低濃度ドーピングされる。一の実施例では、p型ドーパントによる低濃度ドーピングは、約1×1015〜1×1018/cm3の範囲のドーパント照射を用いてp型注入を実行することによって実現される。その後ドーパントの分布をより均一にするためにアニーリングが行われて良い。また半導体構造10は、以降の図では素子となるため、半導体素子10とも呼ばれて良いことに留意して欲しい。
【０００８】
絶縁層12は、如何なる種類の絶縁材料を有しても良い。一の実施例では、絶縁層12は、酸化物を有し、かつ埋め込み酸化膜と呼ばれて良い。一の実施例では、パターニングされたマスク層18はハードマスク層であり、かつ既知の半導体プロセス方法を用いて作製されて良い。パターニングされたマスク層18、以降で分かるように、それぞれ異なる高さの活性領域を画定するのに用いられる。
【０００９】
図2は、パターニングされたマスク層18によって曝露された半導体層14の一部が除去された後の半導体構造10を図示している。たとえば異方性エッチングは、半導体層14の一部を除去するのに用いられて良い。このときエッチングは、半導体層14に入り込むまで行われるが、半導体層14を完全に貫通するわけではない。従って図2のエッチングが行われた結果、半導体層14は、高い部分28と低い部分30を有するようになる。
【００１０】
図3は、半導体層14への注入を実行する様子を図示している。図示された実施例では、注入20は、たとえばドーパント濃度が約1×1018〜1×1020/cm3の範囲のドーパントとしてB又はBF2を用いた注入である。従って、パターニングされたマスク層18によって保護されていた半導体層14の高い部分28は、（P-で示されているように）低濃度ドーピングのままである一方で、パターニングされたマスク層18によって曝露されていた半導体層14の低い部分30は、注入20によって、P+で示されているように高濃度ドーピングされることに留意して欲しい。
【００１１】
図4は、半導体層14を他の周囲の素子から分離する分離領域22の形成後であってパターニングされたマスク層18の除去後における半導体構造10を図示している。既知のパターニング及びエッチング技術が、分離領域の形成に用いられて良い。一の実施例では、分離領域22は半導体層14を取り囲み、半導体層14は作製されたSOI素子に活性部分（活性領域）を供することに留意して欲しい。パターニングされたマスク層18もまた、従来のプロセス技術を用いて除去されて良い。
【００１２】
図5は、半導体層14の上にゲート誘電体24が形成され、かつそのゲート誘電体24の上にゲート26が形成された後の半導体構造10を図示している。一の実施例では、ゲート誘電体層及びゲート電極層は基板16の上を覆うので、続いてパターニングされることで、ゲート誘電体24及びゲート26（ここでゲート26はゲート電極と呼ばれても良い）を形成する。上面図で分かるように、このパターニングは、半導体層14の中央部分にわたるゲート構造を画定する。ここで、紙面前後でゲート層及びゲート誘電体層は除去された。ゲート26とゲート誘電体24は共にゲート構造と呼ばれて良い。一の実施例では、ゲート26は多結晶シリコンゲートである。しかし他の実施例では、ゲート26に他の材料又は複数の材料の様々な混合物が用いられても良い。一の実施例では、ゲート誘電体24は、酸化物又は窒化物のような絶縁体を含む。他の実施例では、ゲート誘電体24に他の材料又は複数の材料の様々な混合物が用いられても良い。
【００１３】
半導体層14は、当該素子に活性領域を供する（従って活性部分又は活性領域と呼ばれても良い）。半導体層14は、（たとえばP-のような）低濃度ドーピングされた高い部分28中のゲート誘電体24に沿って形成されるチャネル領域27を有する。また半導体層14は、チャネル領域27の外部である高い部分28の内部に位置するボディ領域29を有する。ゲート26の下の低い部分30（たとえばP+部分）は、高い部分28の各々に設けられたボディ領域29のそれぞれ異なる部分間での接合すなわちコンタクトを供する。従って、高い部分28は第1活性領域と呼ぶことができ、低い部分30は第2活性領域と呼ぶことができ、そして第1活性領域と第2活性領域はそれぞれ異なる高さ及び伝導型（たとえば図示された実施例におけるP+とP-のように）を有することに留意して欲しい。図5では、チャネル領域27及びボディ領域29が破線で図示されている。チャネル領域27及びボディ領域29の境界は明確に画定されないので、図5では、チャネル領域27及びボディ領域29の一般的な位置が示されている。しかし典型的なプレナー型素子では、ボディ領域は通常、チャネル領域の下に位置する活性領域を意味し、チャネル領域はゲート下の領域であり、チャネルは当該素子の動作中に形成されることに留意して欲しい。
【００１４】
図6は、半導体構造10の上面を図示している。図6に図示されているように、図5は、ゲート26の中央部分を介して取られた断面像に対応する。図6の上面図から分かるように、半導体層14は、ゲート26の両側の下から広がることで、活性領域36を形成する。図6に図示されたゲート26の上に位置する活性領域36の上側部分はドレイン領域38に対応する。図6に図示されたゲート26の下に位置する活性領域36の下側部分はソース領域40に対応する。また低い部分30は、高い部分28よりもさらにゲート26から広がることに留意して欲しい。従って上述のパターニングされたマスク層18は、低い部分が高い部分28よりもさらに広がるように形成される。ここで上の図1で図示されたパターニングされたマスク層の一部は、上から見たときの高い部分28に対応する形状を有する。またチャネル領域27及びボディ領域29は、ゲート26の下に存在する高い部分28の領域内に位置することに留意して欲しい。他の実施例では、パターニングされたマスク層18は、低い部分30が高い部分28よりもさらにゲート26から広がらないように形成されるか、又は低い部分30がソース領域40内でのみ広がり、ドレイン領域へは広がらないように形成されても良い。またソース面40内で高い部分28よりもさらに広がる低い部分30の一部は、低い部分の拡張領域42と呼ばれて良い。図6はまた、ゲートコンタクトの形成が可能であるゲート26のコンタクト領域34をも図示している。
【００１５】
図7は、ソース領域40を覆うパターニングされたマスク層44の形成後における半導体構造10の上面を図示している。パターニングされたマスク層44は、既知の半導体プロセス技術を用いて形成されて良い。図8に図示されているように、パターニングされたマスク層44は、低い部分30からドレイン領域38を除去しながらソース領域40を保護するのに用いられる。たとえば一の実施例では、ドレイン領域38内であってゲート26によって覆われていない、異なる高い部分28の間又は各高い部分28の周辺で、下地の絶縁層12を曝露するのに異方性エッチングが行われて良い。
【００１６】
図9は、パターニングされたマスク層44を除去して（パターニングされたマスク層44の除去には従来の半導体技術が用いられて良い）、ゲートスペーサ46を形成した後における半導体構造10を図示している。ゲートスペーサ46は、1層以上の絶縁層を上に設けて、その後ゲートスペーサ46がゲート26を取り囲むように異方性エッチングを行うことによって形成されて良い。一の実施例では、ゲートスペーサ46を形成するのにオーバーエッチングが実行できるように、ゲート26は半導体層14よりも厚い。このオーバーエッチングは、スペーサ材料から、（たとえば高い部分28及び低い部分30の）半導体層14の側壁を除去しながら、ゲートスペーサ46をゲート26の側壁に閉じこめる。このようにして、図9に図示されているように、ゲートスペーサ46のみがゲート26を取り囲む。しかし他の実施例では、ゲートスペーサ46は、（たとえば高い部分28及び低い部分30の側壁のような）半導体層14の側壁上に形成されて良い。
【００１７】
図10は、図9の断面を示す記号によって表されているように、ドレイン領域38を介してとられた半導体構造の断面を図示している。従って絶縁層12は、図8についての説明の箇所で述べたように、複数の高い部分28の間で曝露されていることに留意して欲しい。
【００１８】
図11は、図9の断面を示す他の記号によって表されているように、ソース領域40を介してとられた半導体構造の断面を図示している。従ってソース領域40では、高い部分28も低い部分30も両方とも残ることに留意して欲しい。
【００１９】
図12は、半導体層14へのソース/ドレイン注入48を実行する様子を図示している。ソース/ドレイン注入48は、半導体構造10のソース領域40とドレイン領域38の両方へ行われる。n型素子が作製される図示された実施例では、ソース/ドレイン注入48は、たとえばP又はAsのようなn型ドーパントを用いて行われる。一の実施例では、約1×1019〜1×1021/cm3の範囲のドーパント濃度が用いられる。
【００２０】
図13は、図12のソース/ドレイン注入48の後における半導体構造10の上面を図示している。従ってソース領域40及びドレイン領域38内でゲート26によって覆われていない半導体層14はn型ドーパントを受け取り、そのためソース領域40及びドレイン領域38内でゲート26によって曝露されている高い部分28は、（N+によって表されている）n型ドーパントによって高濃度ドーピングされることに留意して欲しい。ソース領域40内の低い部分30もまたn型を有するが、（P+に加えられたN+によって表されているように）依然としてp型ドーパントを有しても良い。つまりソース/ドレイン注入48のn型ドーパントは、低い部分30内での高濃度p型ドーパントに十分対抗することができない。従ってゲート26の下に存在する高い部分28は、ソース領域40の低い部分30（下地のゲート26ではなく）とは異なる伝導型を有することに留意して欲しい。図示された実施例では、ゲート26の下に存在する高い部分28とソース領域40の低い部分30は、互いに反対の伝導型を有する（たとえば前者はP-で後者はP+N+である。ここでソース領域40の低い部分30N+は、ゲート26の下に存在する高い部分28のP-とは反対の伝導型である）。また少なくともチャネル領域27においては、ゲート26の下の低い部分30及び高い部分28は、それぞれ異なる伝導型を有する（それぞれP-及びP+のままである）。
【００２１】
図14は、半導体層14をシリサイド化してシリサイド領域50（シリサイド層とも呼ばれても良い）を形成した後における半導体構造10を図示している。シリサイド化は、コンタクト効率を改善し、かつ抵抗を減少させるように行われて良い。図15は、図14の断面を示す記号によって表されているようにとられた、シリサイド化後における半導体構造10の断面を図示している。図示された実施例では、シリサイド化が行われることで、シリサイド領域50が半導体層14の低い部分30を貫通するように延在することで、絶縁層12に到達することに留意して欲しい。つまりシリサイド化は、これらの低い部分中の半導体層14を完全に消滅させる。シリサイド領域は、ソース領域40内で高い部分28と低い部分30とを接続することで、半導体構造10のボディと半導体構造10のソースとを接続してボディ接合構造すなわち素子を作製することに留意して欲しい。従って低い部分30が存在することで、シリサイド化を介した半導体構造10のボディとソースとの容易な接続が可能となる。
【００２２】
図16は、コンタクト51-57の形成して半導体構造10のソース、ドレイン、ゲート及びボディを接触させた後における半導体構造10の上面を図示している。コンタクト51-53は、ドレイン領域38（ドレインすなわち半導体構造10のドレインを形成する）内で高い部分28の一部と重なるように形成されて良いし、又はドレイン部分（たとえばコンタクト53のような）上を完全に覆うように形成されても良い。ソース領域40（ソースすなわち半導体構造10のソースを形成する）へのコンタクト54-56は、ゲート26に沿ってボディコンタクトを供する。コンタクト51-57は、如何なる導電性すなわち金属含有材料を有しても良い。
【００２３】
図示された実施例では、複数のボディコンタクト（たとえばコンタクト54-56）が、半導体構造（すなわち素子）10のソース及びボディを接合（つまり電気的に接続）するゲート26に沿って供されることに留意して欲しい。これにより、低抵抗及び低キャパシタンスの改善されたボディタイを供することができる。この改善されたボディタイは、今日一般的に用いられているような、ボディコンタクトの位置から、たとえばコンタクト領域34を超えてゲート26の左又は右までの全長にわたって延在しなければならないものではない。また、それぞれの伝導型の違い（本実施例ではP-とN+）に起因する、ゲート26の下に存在する高い部分28とソース領域40内の高い領域28との間に形成される接合は、ソース領域40とボディ領域29とを分離させる。たとえば伝導型の違いによって接合が形成されているため、動作中に反転領域がゲート26によって生成されない限り、ソース領域40内の高い部分28からゲート26の下に存在する高い部分28へ流れようとする電流は流れることができない。しかしボディタイを供することによって、シリサイド化及び低い部分30の伝導型に起因して、ゲート26の下に存在する低い部分30とソース領域40内の低い部分とが接合しても良い。
【００２４】
図17は、高い部分28の1つを介して（図16の断面を示す記号によって表されているように）とられた半導体構造10の一部の3次元図を示している。図示された活性領域の一面は、それぞれ高さの異なる2つのレベルの活性領域を含む。低い方の活性領域は、高い方の活性領域よりもさらに広がっている。低い方の活性領域は、当該素子のボディにコンタクト領域を供する。他方高い方の活性領域は、当該素子のソースにコンタクト領域を供する。上述したように、シリサイド化及び低い部分30と高い部分28の伝導型に起因して、ソースとドレインとが電気的に接続するボディタイ素子が作製される。このようにして、ボディコンタクト素子を作製するため、ボディとソースの両方と接触して1つ以上のコンタクトを形成することができる。（コンタクト56はソース部分でしか重なっていないが、図16で述べたように、低い部分30とも同様に重なることができることに留意して欲しい。）
上記の実施例がn型素子の作製について参照しながら説明されているとはいえ、本明細書に記載された方法及び構造はp型素子にも同様に適用されうることに留意して欲しい。その場合図を参照しながら論じられた伝導型が反対になる。
【００２５】
本明細書では、本発明は、特定の実施例を参照することで説明されてきた。しかし当業者は、様々な変化型、修正型、及び他の実施形態が、「特許請求の範囲」に記載された本発明の技術的思想の範囲から逸脱することなく可能であることを理解する。従って明細書及び図面は、限定ではなく例示とみなされるべきである。係る全修正型は、本発明の技術的範囲内に含まれるものと解される。
【００２６】
利点、他の長所、及び問題への解決法は、特定実施例について説明されてきた。しかしその利点、他の長所、又は問題への解決法、及び如何なる利点、長所、又は問題への解決法をより顕著にすることの可能な如何なる（複数の）素子も、全請求項の重要、必須、又は本質的事項又は構成要件として構成されていない。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図２】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図３】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図４】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図５】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図６】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図７】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図８】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図９】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図１０】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図１１】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図１２】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図１３】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図１４】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図１５】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図１６】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図１７】本発明の一実施例による、図16のボディコンタクトSOIトランジスタの一部の3次元図を示している。
【技術分野】
【０００１】
本発明は概して半導体素子に関し、より詳細には絶縁体上に半導体が設けられた構造(SOI)を有するボディコンタクト素子の形成方法及び装置に関する。
【背景技術】
【０００２】
ボディコンタクトSOIトランジスタは典型的には、ボディコンタクト領域からソース/ドレイン領域を分離する多結晶シリコンによって作られる。このボディ接合によって新たに生じる回路の負荷となるキャパシタンスは相当のものである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
また入出力(I/O)バッファのような高電流の用途では、より幅の広いボディコンタクトSOIが必要となる。しかしゲート幅が増大することで、トランジスタのボディからボディコンタクトへの抵抗も増大する。この抵抗の結果、適切な動作にとってはボディの一部はボディコンタクトを介して適切に接合されなければならないにもかかわらず、そのようには接合しない。従って改善されたボディコンタクトSOIトランジスタが必要となる。
【発明を実施するための最良の形態】
【０００４】
本発明は、添付の図面によって非限定的な例示によって説明される。図中、同様の参照番号は同様の素子を指すものとする。
【０００５】
当業者は、図中の素子が簡明を期すように図示されていて、必ずしも正しい縮尺で描かれていないことを理解する。たとえば図中の一部の素子の大きさは、本発明の実施例の理解を助けるため、他の素子に対して強調されている。
【０００６】
一の実施例では、それぞれ異なる高さを有する第1及び第2活性領域を有するボディコンタクトの絶縁体上に半導体が設けられた構造(SOI)が形成される。また少なくともチャネル領域では、第1活性領域と第2活性領域の伝導型は異なる。それぞれの高さと伝導型が異なるこれらの活性領域を用いることで、SOIトランジスタのボディへの電気コンタクトの改善が可能となる。
【０００７】
図1は、本発明の一の実施例による半導体構造10の断面を図示している。半導体構造10は、半導体基板16及び該半導体基板16上に形成されるパターニングされたマスク層18を有する。半導体基板16は、絶縁層12上に設けられた半導体層14を有する絶縁体上に半導体が設けられた構造(SOI)基板である。半導体層14は、たとえばSi、SiGe、GaAs、GaN又はこれらの混合物のような如何なる種類の半導体材料を有しても良い。一の実施例では、半導体層14はシリコンを含む。その場合、基板16は特にシリコン・オン・インシュレータ基板と呼ぶことができる。図示された実施例では、n型素子の作製について記載されている。従って図示された実施例では、半導体層14は、図1において”P”のラベルで示された、たとえばB又はBF2のようなp型ドーパントによって低濃度ドーピングされる。一の実施例では、p型ドーパントによる低濃度ドーピングは、約1×1015〜1×1018/cm3の範囲のドーパント照射を用いてp型注入を実行することによって実現される。その後ドーパントの分布をより均一にするためにアニーリングが行われて良い。また半導体構造10は、以降の図では素子となるため、半導体素子10とも呼ばれて良いことに留意して欲しい。
【０００８】
絶縁層12は、如何なる種類の絶縁材料を有しても良い。一の実施例では、絶縁層12は、酸化物を有し、かつ埋め込み酸化膜と呼ばれて良い。一の実施例では、パターニングされたマスク層18はハードマスク層であり、かつ既知の半導体プロセス方法を用いて作製されて良い。パターニングされたマスク層18、以降で分かるように、それぞれ異なる高さの活性領域を画定するのに用いられる。
【０００９】
図2は、パターニングされたマスク層18によって曝露された半導体層14の一部が除去された後の半導体構造10を図示している。たとえば異方性エッチングは、半導体層14の一部を除去するのに用いられて良い。このときエッチングは、半導体層14に入り込むまで行われるが、半導体層14を完全に貫通するわけではない。従って図2のエッチングが行われた結果、半導体層14は、高い部分28と低い部分30を有するようになる。
【００１０】
図3は、半導体層14への注入を実行する様子を図示している。図示された実施例では、注入20は、たとえばドーパント濃度が約1×1018〜1×1020/cm3の範囲のドーパントとしてB又はBF2を用いた注入である。従って、パターニングされたマスク層18によって保護されていた半導体層14の高い部分28は、（P-で示されているように）低濃度ドーピングのままである一方で、パターニングされたマスク層18によって曝露されていた半導体層14の低い部分30は、注入20によって、P+で示されているように高濃度ドーピングされることに留意して欲しい。
【００１１】
図4は、半導体層14を他の周囲の素子から分離する分離領域22の形成後であってパターニングされたマスク層18の除去後における半導体構造10を図示している。既知のパターニング及びエッチング技術が、分離領域の形成に用いられて良い。一の実施例では、分離領域22は半導体層14を取り囲み、半導体層14は作製されたSOI素子に活性部分（活性領域）を供することに留意して欲しい。パターニングされたマスク層18もまた、従来のプロセス技術を用いて除去されて良い。
【００１２】
図5は、半導体層14の上にゲート誘電体24が形成され、かつそのゲート誘電体24の上にゲート26が形成された後の半導体構造10を図示している。一の実施例では、ゲート誘電体層及びゲート電極層は基板16の上を覆うので、続いてパターニングされることで、ゲート誘電体24及びゲート26（ここでゲート26はゲート電極と呼ばれても良い）を形成する。上面図で分かるように、このパターニングは、半導体層14の中央部分にわたるゲート構造を画定する。ここで、紙面前後でゲート層及びゲート誘電体層は除去された。ゲート26とゲート誘電体24は共にゲート構造と呼ばれて良い。一の実施例では、ゲート26は多結晶シリコンゲートである。しかし他の実施例では、ゲート26に他の材料又は複数の材料の様々な混合物が用いられても良い。一の実施例では、ゲート誘電体24は、酸化物又は窒化物のような絶縁体を含む。他の実施例では、ゲート誘電体24に他の材料又は複数の材料の様々な混合物が用いられても良い。
【００１３】
半導体層14は、当該素子に活性領域を供する（従って活性部分又は活性領域と呼ばれても良い）。半導体層14は、（たとえばP-のような）低濃度ドーピングされた高い部分28中のゲート誘電体24に沿って形成されるチャネル領域27を有する。また半導体層14は、チャネル領域27の外部である高い部分28の内部に位置するボディ領域29を有する。ゲート26の下の低い部分30（たとえばP+部分）は、高い部分28の各々に設けられたボディ領域29のそれぞれ異なる部分間での接合すなわちコンタクトを供する。従って、高い部分28は第1活性領域と呼ぶことができ、低い部分30は第2活性領域と呼ぶことができ、そして第1活性領域と第2活性領域はそれぞれ異なる高さ及び伝導型（たとえば図示された実施例におけるP+とP-のように）を有することに留意して欲しい。図5では、チャネル領域27及びボディ領域29が破線で図示されている。チャネル領域27及びボディ領域29の境界は明確に画定されないので、図5では、チャネル領域27及びボディ領域29の一般的な位置が示されている。しかし典型的なプレナー型素子では、ボディ領域は通常、チャネル領域の下に位置する活性領域を意味し、チャネル領域はゲート下の領域であり、チャネルは当該素子の動作中に形成されることに留意して欲しい。
【００１４】
図6は、半導体構造10の上面を図示している。図6に図示されているように、図5は、ゲート26の中央部分を介して取られた断面像に対応する。図6の上面図から分かるように、半導体層14は、ゲート26の両側の下から広がることで、活性領域36を形成する。図6に図示されたゲート26の上に位置する活性領域36の上側部分はドレイン領域38に対応する。図6に図示されたゲート26の下に位置する活性領域36の下側部分はソース領域40に対応する。また低い部分30は、高い部分28よりもさらにゲート26から広がることに留意して欲しい。従って上述のパターニングされたマスク層18は、低い部分が高い部分28よりもさらに広がるように形成される。ここで上の図1で図示されたパターニングされたマスク層の一部は、上から見たときの高い部分28に対応する形状を有する。またチャネル領域27及びボディ領域29は、ゲート26の下に存在する高い部分28の領域内に位置することに留意して欲しい。他の実施例では、パターニングされたマスク層18は、低い部分30が高い部分28よりもさらにゲート26から広がらないように形成されるか、又は低い部分30がソース領域40内でのみ広がり、ドレイン領域へは広がらないように形成されても良い。またソース面40内で高い部分28よりもさらに広がる低い部分30の一部は、低い部分の拡張領域42と呼ばれて良い。図6はまた、ゲートコンタクトの形成が可能であるゲート26のコンタクト領域34をも図示している。
【００１５】
図7は、ソース領域40を覆うパターニングされたマスク層44の形成後における半導体構造10の上面を図示している。パターニングされたマスク層44は、既知の半導体プロセス技術を用いて形成されて良い。図8に図示されているように、パターニングされたマスク層44は、低い部分30からドレイン領域38を除去しながらソース領域40を保護するのに用いられる。たとえば一の実施例では、ドレイン領域38内であってゲート26によって覆われていない、異なる高い部分28の間又は各高い部分28の周辺で、下地の絶縁層12を曝露するのに異方性エッチングが行われて良い。
【００１６】
図9は、パターニングされたマスク層44を除去して（パターニングされたマスク層44の除去には従来の半導体技術が用いられて良い）、ゲートスペーサ46を形成した後における半導体構造10を図示している。ゲートスペーサ46は、1層以上の絶縁層を上に設けて、その後ゲートスペーサ46がゲート26を取り囲むように異方性エッチングを行うことによって形成されて良い。一の実施例では、ゲートスペーサ46を形成するのにオーバーエッチングが実行できるように、ゲート26は半導体層14よりも厚い。このオーバーエッチングは、スペーサ材料から、（たとえば高い部分28及び低い部分30の）半導体層14の側壁を除去しながら、ゲートスペーサ46をゲート26の側壁に閉じこめる。このようにして、図9に図示されているように、ゲートスペーサ46のみがゲート26を取り囲む。しかし他の実施例では、ゲートスペーサ46は、（たとえば高い部分28及び低い部分30の側壁のような）半導体層14の側壁上に形成されて良い。
【００１７】
図10は、図9の断面を示す記号によって表されているように、ドレイン領域38を介してとられた半導体構造の断面を図示している。従って絶縁層12は、図8についての説明の箇所で述べたように、複数の高い部分28の間で曝露されていることに留意して欲しい。
【００１８】
図11は、図9の断面を示す他の記号によって表されているように、ソース領域40を介してとられた半導体構造の断面を図示している。従ってソース領域40では、高い部分28も低い部分30も両方とも残ることに留意して欲しい。
【００１９】
図12は、半導体層14へのソース/ドレイン注入48を実行する様子を図示している。ソース/ドレイン注入48は、半導体構造10のソース領域40とドレイン領域38の両方へ行われる。n型素子が作製される図示された実施例では、ソース/ドレイン注入48は、たとえばP又はAsのようなn型ドーパントを用いて行われる。一の実施例では、約1×1019〜1×1021/cm3の範囲のドーパント濃度が用いられる。
【００２０】
図13は、図12のソース/ドレイン注入48の後における半導体構造10の上面を図示している。従ってソース領域40及びドレイン領域38内でゲート26によって覆われていない半導体層14はn型ドーパントを受け取り、そのためソース領域40及びドレイン領域38内でゲート26によって曝露されている高い部分28は、（N+によって表されている）n型ドーパントによって高濃度ドーピングされることに留意して欲しい。ソース領域40内の低い部分30もまたn型を有するが、（P+に加えられたN+によって表されているように）依然としてp型ドーパントを有しても良い。つまりソース/ドレイン注入48のn型ドーパントは、低い部分30内での高濃度p型ドーパントに十分対抗することができない。従ってゲート26の下に存在する高い部分28は、ソース領域40の低い部分30（下地のゲート26ではなく）とは異なる伝導型を有することに留意して欲しい。図示された実施例では、ゲート26の下に存在する高い部分28とソース領域40の低い部分30は、互いに反対の伝導型を有する（たとえば前者はP-で後者はP+N+である。ここでソース領域40の低い部分30N+は、ゲート26の下に存在する高い部分28のP-とは反対の伝導型である）。また少なくともチャネル領域27においては、ゲート26の下の低い部分30及び高い部分28は、それぞれ異なる伝導型を有する（それぞれP-及びP+のままである）。
【００２１】
図14は、半導体層14をシリサイド化してシリサイド領域50（シリサイド層とも呼ばれても良い）を形成した後における半導体構造10を図示している。シリサイド化は、コンタクト効率を改善し、かつ抵抗を減少させるように行われて良い。図15は、図14の断面を示す記号によって表されているようにとられた、シリサイド化後における半導体構造10の断面を図示している。図示された実施例では、シリサイド化が行われることで、シリサイド領域50が半導体層14の低い部分30を貫通するように延在することで、絶縁層12に到達することに留意して欲しい。つまりシリサイド化は、これらの低い部分中の半導体層14を完全に消滅させる。シリサイド領域は、ソース領域40内で高い部分28と低い部分30とを接続することで、半導体構造10のボディと半導体構造10のソースとを接続してボディ接合構造すなわち素子を作製することに留意して欲しい。従って低い部分30が存在することで、シリサイド化を介した半導体構造10のボディとソースとの容易な接続が可能となる。
【００２２】
図16は、コンタクト51-57の形成して半導体構造10のソース、ドレイン、ゲート及びボディを接触させた後における半導体構造10の上面を図示している。コンタクト51-53は、ドレイン領域38（ドレインすなわち半導体構造10のドレインを形成する）内で高い部分28の一部と重なるように形成されて良いし、又はドレイン部分（たとえばコンタクト53のような）上を完全に覆うように形成されても良い。ソース領域40（ソースすなわち半導体構造10のソースを形成する）へのコンタクト54-56は、ゲート26に沿ってボディコンタクトを供する。コンタクト51-57は、如何なる導電性すなわち金属含有材料を有しても良い。
【００２３】
図示された実施例では、複数のボディコンタクト（たとえばコンタクト54-56）が、半導体構造（すなわち素子）10のソース及びボディを接合（つまり電気的に接続）するゲート26に沿って供されることに留意して欲しい。これにより、低抵抗及び低キャパシタンスの改善されたボディタイを供することができる。この改善されたボディタイは、今日一般的に用いられているような、ボディコンタクトの位置から、たとえばコンタクト領域34を超えてゲート26の左又は右までの全長にわたって延在しなければならないものではない。また、それぞれの伝導型の違い（本実施例ではP-とN+）に起因する、ゲート26の下に存在する高い部分28とソース領域40内の高い領域28との間に形成される接合は、ソース領域40とボディ領域29とを分離させる。たとえば伝導型の違いによって接合が形成されているため、動作中に反転領域がゲート26によって生成されない限り、ソース領域40内の高い部分28からゲート26の下に存在する高い部分28へ流れようとする電流は流れることができない。しかしボディタイを供することによって、シリサイド化及び低い部分30の伝導型に起因して、ゲート26の下に存在する低い部分30とソース領域40内の低い部分とが接合しても良い。
【００２４】
図17は、高い部分28の1つを介して（図16の断面を示す記号によって表されているように）とられた半導体構造10の一部の3次元図を示している。図示された活性領域の一面は、それぞれ高さの異なる2つのレベルの活性領域を含む。低い方の活性領域は、高い方の活性領域よりもさらに広がっている。低い方の活性領域は、当該素子のボディにコンタクト領域を供する。他方高い方の活性領域は、当該素子のソースにコンタクト領域を供する。上述したように、シリサイド化及び低い部分30と高い部分28の伝導型に起因して、ソースとドレインとが電気的に接続するボディタイ素子が作製される。このようにして、ボディコンタクト素子を作製するため、ボディとソースの両方と接触して1つ以上のコンタクトを形成することができる。（コンタクト56はソース部分でしか重なっていないが、図16で述べたように、低い部分30とも同様に重なることができることに留意して欲しい。）
上記の実施例がn型素子の作製について参照しながら説明されているとはいえ、本明細書に記載された方法及び構造はp型素子にも同様に適用されうることに留意して欲しい。その場合図を参照しながら論じられた伝導型が反対になる。
【００２５】
本明細書では、本発明は、特定の実施例を参照することで説明されてきた。しかし当業者は、様々な変化型、修正型、及び他の実施形態が、「特許請求の範囲」に記載された本発明の技術的思想の範囲から逸脱することなく可能であることを理解する。従って明細書及び図面は、限定ではなく例示とみなされるべきである。係る全修正型は、本発明の技術的範囲内に含まれるものと解される。
【００２６】
利点、他の長所、及び問題への解決法は、特定実施例について説明されてきた。しかしその利点、他の長所、又は問題への解決法、及び如何なる利点、長所、又は問題への解決法をより顕著にすることの可能な如何なる（複数の）素子も、全請求項の重要、必須、又は本質的事項又は構成要件として構成されていない。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図２】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図３】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図４】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図５】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図６】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図７】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図８】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図９】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図１０】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図１１】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図１２】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図１３】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図１４】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図１５】本発明の一実施例によるボディコンタクトSOIトランジスタの作製に用いられる様々な工程の断面を図示している。
【図１６】本発明の一実施例による、図1-5、図10-12及び図15の断面図に示されたボディコンタクトSOIトランジスタの作製に用いられる様々な工程の上面を図示している。
【図１７】本発明の一実施例による、図16のボディコンタクトSOIトランジスタの一部の3次元図を示している。
【特許請求の範囲】
【請求項１】
半導体素子の作製方法であって：
絶縁層の上に設けられた半導体層をパターニングして第1活性領域及び第2活性領域を形成する工程であって、前記第1活性領域の高さは前記第2活性領域とは異なり、前記第1活性領域の少なくとも一部は第1伝導型を有し、かつ少なくとも前記半導体素子の少なくともチャネル領域では、前記第2活性領域の少なくとも一部は、前記第1伝導型とは異なる第2伝導型を有する、工程；
前記第1活性領域及び前記第2活性領域の少なくとも一部の上にゲート構造を形成する工程；並びに
前記半導体素子の一面上の前記第2活性領域の一部を除去する工程；
を有する方法。
【請求項２】
前記第1伝導型がn型で、かつ前記第2伝導型がp型である、請求項1に記載の方法。
【請求項３】
前記の半導体素子の一面が前記ゲート構造のドレイン側である、請求項1に記載の方法。
【請求項４】
前記第1活性領域及び前記第2活性領域が、金属含有材料を用いることによって結合する、請求項1に記載の方法。
【請求項５】
前記ドレイン側の反対側に位置するソース構造に第１コンタクトを、ドレイン構造に第2コンタクトを、及び前記ゲート構造に第3コンタクトを供する工程をさらに有する、請求項1に記載の方法。
【請求項６】
前記第1活性領域をマスクする工程；及び
前記第2活性領域へ注入を実行する工程；
をさらに有する、請求項1に記載の方法。
【請求項７】
前記第1活性領域及び前記第2活性領域の上にゲート誘電体を形成する工程をさらに有する、請求項6に記載の方法。
【請求項８】
前記ゲート誘電体の上にゲート電極層を形成する工程をさらに有する、請求項7に記載の方法。
【請求項９】
前記半導体素子のソース側をマスクする工程；及び
前記半導体構造のドレイン側上の前記第2活性領域の一部を除去する工程；
をさらに有する、請求項8に記載の方法。
【請求項１０】
前記ゲート構造にライナーを形成する工程をさらに有する、請求項9に記載の方法。
【請求項１１】
前記ゲート構造の下に存在する半導体領域の伝導型とは反対の伝導型のドーパントを注入する工程をさらに有する、請求項10に記載の方法。
【請求項１２】
前記第1活性領域及び前記第2活性領域をシリサイド化することで、前記第1活性領域及び前記第2活性領域と接続するシリサイド領域を形成する工程をさらに有する、請求項11に記載の方法。
【請求項１３】
前記第1活性領域の少なくとも一部及び前記第2活性領域の少なくとも一部と重なる少なくとも1つのコンタクトを前記シリサイド領域の上に形成する工程をさらに有する、請求項12に記載の方法。
【請求項１４】
絶縁層；
該絶縁層の上に形成される半導体層；
該半導体層上でパターニングされる複数の第1活性領域及び複数の第2活性領域であって、前記複数の第1活性領域の各々の高さは前記複数の第2活性領域の各々の高さとは異なり、前記複数の第1活性領域の各々の少なくとも一部は第1伝導型を有し、かつ少なくとも前記半導体素子の少なくともチャネル領域では、前記複数の第2活性領域の各々の少なくとも一部は、前記第1伝導型とは異なる第2伝導型を有する、第1活性領域及び複数の第2活性領域；
前記複数の第1活性領域及び前記複数の第2活性領域の少なくとも一部の上に形成されるゲート構造；並びに
前記ゲート構造の下に位置する複数のボディ領域と電気的に接続する前記複数の第2活性領域内に形成される少なくとも1つのコンタクト；
を有する半導体素子。
【請求項１５】
前記第1伝導型がn型で、かつ前記第2伝導型がp型である、請求項14に記載の半導体素子。
【請求項１６】
前記の半導体素子の一面が前記ゲート構造のドレイン側である、請求項14に記載の半導体素子。
【請求項１７】
前記第1活性領域及び前記第2活性領域が、金属含有材料を用いることによって結合する、請求項14に記載の半導体素子。
【請求項１８】
絶縁層；
該絶縁層の上に形成される半導体層；
該半導体層上でパターニングされる第1活性領域及び第2活性領域であって、前記複数の第1活性領域の各々の高さは前記複数の第2活性領域の各々の高さとは異なり、前記複数の第1活性領域の各々の少なくとも一部は第1伝導型を有し、かつ少なくとも前記半導体素子の少なくともチャネル領域では、前記複数の第2活性領域の各々の少なくとも一部は、前記第1伝導型とは異なる第2伝導型を有する、第1活性領域及び複数の第2活性領域；
前記第1活性領域及び前記第2活性領域の少なくとも一部の上に形成されるゲート構造；並びに
前記ゲート構造の下の前記第1活性領域内に位置する複数のボディ領域用のコンタクトであって、前記ボディ領域の2以上の側から供されるコンタクト；
を有する半導体素子。
【請求項１９】
前記第1活性領域と前記第2活性領域の上に設けられることで前記第1活性領域と前記第2活性領域を接続するシリサイド層をさらに有する、請求項18に記載の半導体素子。
【請求項２０】
前記第2活性領域に対応する前記シリサイド層は、前記絶縁層にまで延在する、請求項18に記載の半導体素子。
【請求項１】
半導体素子の作製方法であって：
絶縁層の上に設けられた半導体層をパターニングして第1活性領域及び第2活性領域を形成する工程であって、前記第1活性領域の高さは前記第2活性領域とは異なり、前記第1活性領域の少なくとも一部は第1伝導型を有し、かつ少なくとも前記半導体素子の少なくともチャネル領域では、前記第2活性領域の少なくとも一部は、前記第1伝導型とは異なる第2伝導型を有する、工程；
前記第1活性領域及び前記第2活性領域の少なくとも一部の上にゲート構造を形成する工程；並びに
前記半導体素子の一面上の前記第2活性領域の一部を除去する工程；
を有する方法。
【請求項２】
前記第1伝導型がn型で、かつ前記第2伝導型がp型である、請求項1に記載の方法。
【請求項３】
前記の半導体素子の一面が前記ゲート構造のドレイン側である、請求項1に記載の方法。
【請求項４】
前記第1活性領域及び前記第2活性領域が、金属含有材料を用いることによって結合する、請求項1に記載の方法。
【請求項５】
前記ドレイン側の反対側に位置するソース構造に第１コンタクトを、ドレイン構造に第2コンタクトを、及び前記ゲート構造に第3コンタクトを供する工程をさらに有する、請求項1に記載の方法。
【請求項６】
前記第1活性領域をマスクする工程；及び
前記第2活性領域へ注入を実行する工程；
をさらに有する、請求項1に記載の方法。
【請求項７】
前記第1活性領域及び前記第2活性領域の上にゲート誘電体を形成する工程をさらに有する、請求項6に記載の方法。
【請求項８】
前記ゲート誘電体の上にゲート電極層を形成する工程をさらに有する、請求項7に記載の方法。
【請求項９】
前記半導体素子のソース側をマスクする工程；及び
前記半導体構造のドレイン側上の前記第2活性領域の一部を除去する工程；
をさらに有する、請求項8に記載の方法。
【請求項１０】
前記ゲート構造にライナーを形成する工程をさらに有する、請求項9に記載の方法。
【請求項１１】
前記ゲート構造の下に存在する半導体領域の伝導型とは反対の伝導型のドーパントを注入する工程をさらに有する、請求項10に記載の方法。
【請求項１２】
前記第1活性領域及び前記第2活性領域をシリサイド化することで、前記第1活性領域及び前記第2活性領域と接続するシリサイド領域を形成する工程をさらに有する、請求項11に記載の方法。
【請求項１３】
前記第1活性領域の少なくとも一部及び前記第2活性領域の少なくとも一部と重なる少なくとも1つのコンタクトを前記シリサイド領域の上に形成する工程をさらに有する、請求項12に記載の方法。
【請求項１４】
絶縁層；
該絶縁層の上に形成される半導体層；
該半導体層上でパターニングされる複数の第1活性領域及び複数の第2活性領域であって、前記複数の第1活性領域の各々の高さは前記複数の第2活性領域の各々の高さとは異なり、前記複数の第1活性領域の各々の少なくとも一部は第1伝導型を有し、かつ少なくとも前記半導体素子の少なくともチャネル領域では、前記複数の第2活性領域の各々の少なくとも一部は、前記第1伝導型とは異なる第2伝導型を有する、第1活性領域及び複数の第2活性領域；
前記複数の第1活性領域及び前記複数の第2活性領域の少なくとも一部の上に形成されるゲート構造；並びに
前記ゲート構造の下に位置する複数のボディ領域と電気的に接続する前記複数の第2活性領域内に形成される少なくとも1つのコンタクト；
を有する半導体素子。
【請求項１５】
前記第1伝導型がn型で、かつ前記第2伝導型がp型である、請求項14に記載の半導体素子。
【請求項１６】
前記の半導体素子の一面が前記ゲート構造のドレイン側である、請求項14に記載の半導体素子。
【請求項１７】
前記第1活性領域及び前記第2活性領域が、金属含有材料を用いることによって結合する、請求項14に記載の半導体素子。
【請求項１８】
絶縁層；
該絶縁層の上に形成される半導体層；
該半導体層上でパターニングされる第1活性領域及び第2活性領域であって、前記複数の第1活性領域の各々の高さは前記複数の第2活性領域の各々の高さとは異なり、前記複数の第1活性領域の各々の少なくとも一部は第1伝導型を有し、かつ少なくとも前記半導体素子の少なくともチャネル領域では、前記複数の第2活性領域の各々の少なくとも一部は、前記第1伝導型とは異なる第2伝導型を有する、第1活性領域及び複数の第2活性領域；
前記第1活性領域及び前記第2活性領域の少なくとも一部の上に形成されるゲート構造；並びに
前記ゲート構造の下の前記第1活性領域内に位置する複数のボディ領域用のコンタクトであって、前記ボディ領域の2以上の側から供されるコンタクト；
を有する半導体素子。
【請求項１９】
前記第1活性領域と前記第2活性領域の上に設けられることで前記第1活性領域と前記第2活性領域を接続するシリサイド層をさらに有する、請求項18に記載の半導体素子。
【請求項２０】
前記第2活性領域に対応する前記シリサイド層は、前記絶縁層にまで延在する、請求項18に記載の半導体素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公表番号】特表２００９−５２６４０９（Ｐ２００９−５２６４０９Ａ）
【公表日】平成２１年７月１６日（２００９．７．１６）
【国際特許分類】
【出願番号】特願２００８−５５４４５４（Ｐ２００８−５５４４５４）
【出願日】平成１９年１月２２日（２００７．１．２２）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０６０８４３
【国際公開番号】ＷＯ２００７／０９８３０５
【国際公開日】平成１９年８月３０日（２００７．８．３０）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成２１年７月１６日（２００９．７．１６）
【国際特許分類】
【出願日】平成１９年１月２２日（２００７．１．２２）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０６０８４３
【国際公開番号】ＷＯ２００７／０９８３０５
【国際公開日】平成１９年８月３０日（２００７．８．３０）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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