【課題】ＳＯＩ基板におけるＳＯＩ層を素子分離領域によって分離しても、ＳＯＩ層に形成され、良好なトランジスタ特性を有するトランジスタを含む半導体装置の製造方法を得る。
【解決手段】シリコン酸化膜９上にも形成され、平坦化処理及びパターニング処理が施されたポリシリコンゲート１１ｇに対し、表面からシリサイド化してシリサイド領域１８ｇを得る。シリサイド領域１８ｇはポリシリコンゲート１１ｇの表面から深さ方向に延びて形成される結果、シリコン酸化膜９上においてはポリシリコンゲート１１ｇの全てがシリサイド領域１８ｇとなる。 （もっと読む）

【課題】金属ナノ微粒子を用いた、電極、配線形成方法では、金属ナノ微粒子溶液を塗布、印刷後抵抗値を落とすために200℃程度の熱処理が必要である。プラスチックなどのフレキシブル基板では、耐熱性が150℃程度であるため、この熱処理により基板の変形が出てしまう。
【解決手段】本発明は、ハロゲンを有するガスに金属ナノ微粒子を所望の形状に印刷した後に暴露する事によって、なんら過熱焼成することなく、金属電極、配線を形成できる。 （もっと読む）

【課題】本発明は、ピンホールフリーのゲート絶縁膜を形成することによって、リーク電流を抑え、正常な駆動と表示を行うことができる薄膜トランジスタアレイを提供することを課題とした。
【解決手段】少なくとも、ゲート配線、ゲート電極、キャパシタ配線、及びキャパシタ電極を形成する工程、ゲート絶縁膜を形成する工程、ソース配線、それに接続されたソース電極、画素電極、及びそれに接続されたドレイン電極とを形成する工程、ソースとドレイン間に半導体パターンを形成する工程、を有する薄膜トランジスタアレイの製造方法であって、該ゲート絶縁膜を形成する工程が、電着法であることを特徴とする薄膜トランジスタアレイの製造方法である。 （もっと読む）

【課題】ゲート容量とゲート抵抗の両方を小さく抑えることのできるフィン構造を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、コンタクト領域を介して連続的に接続され、閉ループ構造を構成する複数のフィンと、前記半導体基板上の、前記閉ループ構造を構成する複数のフィンに囲まれた位置に配置されたゲートコンタクト領域と、前記複数のフィンのそれぞれの両側面をゲート絶縁膜を介して挟むように形成され、それぞれが前記ゲートコンタクト領域に接続された複数のゲート電極と、前記複数のフィンの前記ゲート電極に挟まれた領域の両側の領域および前記コンタクト領域に含まれるソース・ドレイン領域と、を有する。 （もっと読む）

【課題】薄膜トランジスタ及び液晶表示装置に関し、駆動回路部の大きさを増大させることなく各薄膜トランジスタの電荷移動度を均一にする。
【解決手段】薄膜トランジスタは、絶縁基板上に結晶粒が成長して形成された多結晶シリコン薄膜からなる半導体パターンが形成されており、この半導体パターンはチャンネル領域とチャンネル領域の両側に位置するソース領域及びドレーン領域とを含み、半導体パターンをゲート絶縁膜が覆い、ゲート絶縁膜上には少なくとも一部が結晶粒の成長方向と交差する方向を有するゲート電極がチャンネル領域に重畳する。 （もっと読む）

【課題】デバイス間バラツキや誤動作が起こりにくく信頼性の高い、かつ消費電力が抑えられた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、絶縁体上に形成された第１導電型の半導体層１００と、半導体層１００上に形成された電荷蓄積機能を有する電荷蓄積膜１０３及び電荷蓄積膜１０３上に形成されたゲート電極１０５ａと、ゲート電極１０５ａの下方の半導体層１００に形成されたチャネル領域１０８と、チャネル領域１０８の両側に、半導体層１００内に形成された第２導電型の拡散領域１０６，１０７と、半導体層１００を延長して形成した第１導電型のボディコンタクト領域１０９と、延長した半導体層１００上にゲート電極１０５ａを延長し、ボディコンタクト領域１０９と、チャネル領域１０８の両側の拡散領域１０６，１０７を分離するゲート電極引き出し部１０５ｂとを備える。 （もっと読む）

【課題】高密度に搭載可能な構造を有する電界効果トランジスタを備えた半導体装置を提供する。
【解決手段】基板と、この基板上に設けられた第１の絶縁層と、第１の絶縁層に埋め込まれた導電層と、この導電層に電気的に接続し直上に配置された下部拡散層、この下部拡散層上の半導体層、及びこの半導体層上の上部拡散層を有する柱状半導体部と、前記半導体層の周囲側面に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、このゲート電極および前記柱状半導体部を埋め込むように設けられた第２の絶縁層を有する半導体装置。 （もっと読む）

【課題】電気光学装置において、画素内のＴＦＴにおける光リーク電流の発生を低減する。
【解決手段】電気光学装置は、基板１０と、データ線６ａ及び走査線１１と、データ線及び走査線の交差に対応して設けられた画素電極９ａと、半導体層１ａと、半導体層より第１の絶縁膜２を介して上層側に配置されると共に遮光性の導電膜を含んでなり、且つ、半導体層のチャネル領域に重なる本体部３ａと、この本体部から半導体層の脇で、半導体層の第２の接合領域１ｃの側へ少なくとも第２の接合領域に隣接するように延設された延設部３１とを有するゲート電極３とを備える。更に、ゲート電極と同一膜からなり、半導体層の画素電極側ソースドレイン領域１ｅと少なくとも部分的に重なると共に画素電極及び画素電極側ソースドレイン領域と電気的に接続された遮光部４１０を備える。 （もっと読む）

【課題】アクティブマトリックス型表示装置の製造プロセスを短縮化し、投資効率、生産効率を向上させ、かつゲート電極とドレイン電極のミスアライメントが発生しても、ゲート電極とドレイン電極との容量変化の発生をおさえることで、生産歩留りを向上させる。
【解決手段】アクティブマトリックス型表示装置の表示１画素につき、薄膜トランジスタのゲート電極が２個平列に形成されており、薄膜トランジスタのチャネル領域も２個平列に形成されている。そして薄膜トランジスタのドレイン電極は１本にまとめられ画素駆動電極につながっている。この構造により、ゲート電極とドレイン電極のミスアライメントが発生しても、ドレイン電極とゲート電極との容量変化をほとんど生じないようにした。 （もっと読む）

【課題】基板上での同軸トランジスタの提供。
【解決手段】ｐドーピング環状ドレイン半導体領域およびソース半導体領域と、同一の基板で環状ソース及びドレイン半導体領域の間に形成される環状チャネル領域及びこの環状チャネル領域上端で酸化物層により隔離される環状多結晶シリコン或いは導体ゲートとソースを接続し自身の基板或いはウェルを参考電圧とする基層と、基層及び環状ソースを接続するための同軸環状の給電導体層と、半導体内の軸心導体に接続するドレイン等の素子から構成され、この同軸ＰチャネルＭＯＳＦEＴ構造の内の各環状素子と環状各極が同軸構造形態により構成され、その環状ゲートの電圧によりトランジスタの電流の流動方向を制御して、各半径方向に環状導体層から軸心導体への半径方向に流動し集中式により構成する同軸トランジスタ。 （もっと読む）

【課題】
【解決手段】積層ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）は、基板と、基板上に成長する第１の酸化物半導体層と、第１の半導体層上に成長し、第１の半導体層とエネルギー・バンドギャップが異なる第２の酸化物半導体層と、を備え、また、前記第２の層は、ゲート領域と、ドレイン領域と、ソース領域と、を有し、ゲート領域、ドレイン領域、及びソース領域に対しては、ＨＦＥＴを形成するのに十分な電気的接触がもたらされる。基板は、単結晶材料を含む材料とすることができ、また、第１の半導体層がその上に成長するバッファ層材料を含有することができる。第１及び第２の半導体層の導電型ならびに各酸化物半導体層の組成は、ＨＦＥＴの所望の動作性能特性が改善されるように選択することができる。この積層構造は、半導体ＨＦＥＴデバイスの機能ならびに高周波及び高電力性能の改善に応用することができる。 （もっと読む）

【課題】視野角及び開口率を同時に確保することができる液晶表示装置を提供する。
【解決手段】本発明による液晶表示装置は、相互に異なる方向の電界を形成する少なくとも第１及び第２ドメインを含み、多数個で定義された諸画素、前記第１及び第２ドメイン上に配置された画素電極、前記画素電極と交互に配置されて横電界を形成する共通電極、前記第１及び第２ドメインの境界部に配置された共通電極と電気的に繋がったコンタクト部、及び前記コンタクト部と電気的に繋がって、前記コンタクト部が配置された画素と隣合う画素に配置された共通配線を含む。 （もっと読む）

【課題】完全空乏化型のトランジスタ特性を維持しつつ、良好なＳ値と大きなドレイン電流が得られる縦型ＳＧＴ構造を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、完全空乏化が可能な太さに形成された複数の半導体の基柱５と、複数の基柱５の各々の外周面に設けられたゲート絶縁膜１０と、複数の基柱５の隙間を埋めて複数の基柱５の各々の外周面を覆うゲート電極１１と、を備えていることを特徴とする。 （もっと読む）

【課題】高速な書込み及び消去動作を比較的低電圧で行い、かつ書換え劣化を抑えることで、メモリウインドウが大きく信頼性の高いメモリ素子を、低コストで提供する。
【解決手段】メモリ素子は、絶縁基板上に設けられた半導体層と、Ｐ型の導電型を有する第１の拡散層領域及び第２の拡散層領域と、第１の拡散層領域と第２の拡散層領域との間のチャネル領域を覆い、チャネル領域より電荷を注入され得る電荷蓄積膜と、電荷蓄積膜をはさんでチャネル領域とは反対側に位置するゲート電極とを有する。 （もっと読む）

【課題】
複数のＴＦＴからなるスルーホールがない回路を、自己整合プロセスを用いて印刷形成することが可能で、高性能，高精細で安価に画素駆動回路，アクティブマトリクス基板、それらを用いた表示装置を提供する。
【解決手段】
第一の電界効果トランジスタと第二の電界効果トランジスタに対し、前記二つの電界効果トランジスタの絶縁膜を同一層内に形成し、前記絶縁膜の両面に前記二つの電界効果トランジスタのチャネルとなる半導体をそれぞれ形成した構造を持ち、第一の電界効果トランジスタのドレイン／ソース電極が第二の電界効果トランジスタのゲート電極となる構造を持つ電気回路において、前記絶縁膜の上下両面に形成された電極を自己整合プロセスで形成する。 （もっと読む）

【課題】効率良く放熱すること、周囲の回路の誤動作の防止およびコンパクトな装置を提供する。
【解決手段】空洞部を内部に有し、空洞部の上方に形成された第１半導体領域と、空洞部を取り囲む領域の上方に形成された第２半導体領域と、を有する半導体基板と、第１半導体領域に形成された電力増幅器と、第２半導体領域に形成されたデジタル回路またはアナログ回路と、第１半導体領域を覆う第１絶縁膜と、第２半導体領域を覆う第２絶縁膜と、第２絶縁膜に設けられ、空洞部に接続する第１開口部と、電力増幅器に対して第１開口部と反対側の第２絶縁膜に設けられ、空洞部に接続し、第１開口部よりも開口面積が小さい第２開口部と、第１開口部から第２開口部に向かって外気が流れるように第１および第２絶縁膜上に形成され、第１開口部の第２開口部側の端部から第２開口部に向かうに連れて断面積が小さくなる流路とを備えている。 （もっと読む）

【課題】 複合ＩＣに設けられたＬＤＭＯＳトランジスタにおいて、オン抵抗と耐圧の間に存在するトレードオフ関係を改善すること。
【解決手段】 複合ＩＣ１０は、第１側壁酸化膜５４で被覆された第１埋込み導電体５２を有するトレンチ絶縁分離部５０によって区画された複数の島領域の少なくとも１つにＬＤＭＯＳトランジスタ２０を有する。複合ＩＣ１０は、その島領域内に設けられており、ＬＤＭＯＳトランジスタ２０のドリフト領域２２の側面及び／又はソース領域２６とドリフト領域２２の間のボディ領域２８の側面に第２側壁酸化膜６４を介して対向する第２埋込み導電体６２を有するトレンチ部６０を備えている。トレンチ絶縁分離部５０の第１埋込み導電体５２とトレンチ部６０の第２埋込み導電体６２は電気的に絶縁されている。トレンチ絶縁分離部５０とトレンチ部６０は、同一の製造工程を経て作製される。 （もっと読む）

【課題】半導体素子の引抜き領域のホットキャリアに対する抵抗を減少させてキンク現象を抑制する手段を提供する。
【解決手段】素子分離絶縁層７に囲まれた埋込み酸化膜４上の半導体層５と、半導体層５にゲート酸化膜１１を挟んで対向し、ゲート幅方向の一端が素子分離絶縁層７上に延在する高濃度第２導電型のゲート電極１２と、前記ゲート電極１２の他端に接続して、ゲート長方向の両端部が素子分離絶縁層７上まで延在する高濃度第１導電型のボディゲートと、前記半導体層５に、低濃度第１導電型のチャネル領域２１と、ゲート幅方向に沿った両側の半導体層５に、高濃度第２導電型のソース層１６およびドレイン層１７と、ソース層１６およびドレイン層１７と反対側の半導体層５に、高濃度第１導電型のボディタイ層とを備えた半導体素子１。 （もっと読む）

【課題】液晶装置等の電気光学装置において、画素内のＴＦＴにおける光リーク電流の発生を低減する。
【解決手段】電気光学装置は、基板（１０）と、基板上で互いに交差して延在すると共に遮光性の導電膜を夫々含んでなるデータ線（６ａ）及び走査線（１１ａ）と、データ線及び走査線の交差に対応して設けられた画素電極（９ａ）と、半導体層（１ａ）と、基板上で平面的に見て、半導体層における第２の接合領域（１ｃ）を囲う環形状を有し、半導体層におけるチャネル領域（１ａ’）にゲート絶縁膜（２）を介して対向するように配置されたゲート電極（３ａ）とを備える。第２の接合領域は、基板上で平面的に見て、データ線及び走査線の交差する交差領域（９９ｃｒ）内に少なくとも部分的に配置されている。 （もっと読む）

【課題】 液晶表示装置におけるアクティブマトリクスパネルにおいて、直列接続された２つの薄膜トランジスタの横方向に占める配置スペースを小さくする。
【解決手段】 直列接続されて設けられた２つの薄膜トランジスタ４、５の各ゲート電極１５、１６は、ほぼＬ字形状のゲート電極の一方側のゲート電極と他方側のゲート電極とによって形成されている。これにより、２つの薄膜トランジスタ４、５を横方向にただ単に直列接続させて設ける場合と比較して、２つの薄膜トランジスタ４、５の横方向に占める配置スペースを小さくすることができる。 （もっと読む）