高性能ヘテロ構造ＦＥＴデバイス及び方法
【課題】
【解決手段】積層ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）は、基板と、基板上に成長する第１の酸化物半導体層と、第１の半導体層上に成長し、第１の半導体層とエネルギー・バンドギャップが異なる第２の酸化物半導体層と、を備え、また、前記第２の層は、ゲート領域と、ドレイン領域と、ソース領域と、を有し、ゲート領域、ドレイン領域、及びソース領域に対しては、ＨＦＥＴを形成するのに十分な電気的接触がもたらされる。基板は、単結晶材料を含む材料とすることができ、また、第１の半導体層がその上に成長するバッファ層材料を含有することができる。第１及び第２の半導体層の導電型ならびに各酸化物半導体層の組成は、ＨＦＥＴの所望の動作性能特性が改善されるように選択することができる。この積層構造は、半導体ＨＦＥＴデバイスの機能ならびに高周波及び高電力性能の改善に応用することができる。
【解決手段】積層ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）は、基板と、基板上に成長する第１の酸化物半導体層と、第１の半導体層上に成長し、第１の半導体層とエネルギー・バンドギャップが異なる第２の酸化物半導体層と、を備え、また、前記第２の層は、ゲート領域と、ドレイン領域と、ソース領域と、を有し、ゲート領域、ドレイン領域、及びソース領域に対しては、ＨＦＥＴを形成するのに十分な電気的接触がもたらされる。基板は、単結晶材料を含む材料とすることができ、また、第１の半導体層がその上に成長するバッファ層材料を含有することができる。第１及び第２の半導体層の導電型ならびに各酸化物半導体層の組成は、ＨＦＥＴの所望の動作性能特性が改善されるように選択することができる。この積層構造は、半導体ＨＦＥＴデバイスの機能ならびに高周波及び高電力性能の改善に応用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照／優先権主張）
本特許出願は、参照によりその内容全体が本明細書に組み込まれる２００７年１０月３０日に出願された米国仮特許出願第６０／９８３６５２号「High-Performance Heterostructure FET Devices and Methods」の優先権を主張する。
【０００２】
本発明は一般に、酸化物半導体ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）デバイスに関し、より詳細には、ＨＦＥＴデバイスの高周波及び高電力性能の改良、ならびにそのようなデバイスに関連する方法に関する。
【背景技術】
【０００３】
電界効果トランジスタ（ＦＥＴ）デバイスは、無線周波数（ＲＦ）電力を増加させる増幅回路で使用される可能性がある。従来のＦＥＴの構造は単純であり、容易に製作することができる。高周波性能を得るために、ヒ化ガリウムが使用されている。また、特に高温条件や高放射条件のような望ましくない動作条件下で高い電力性能を得るために、炭化ケイ素や窒化ガリウムのような広バンドギャップ半導体材料が使用されることもある。
【０００４】
電荷は、ドレイン領域とソース領域の間を通ってＦＥＴの活性半導体層に流れ、ドレインとソースの間にはゲート領域が位置する。活性層にはｎ型又はｐ型の導電性を有する電気的キャリアが存在し、これらのキャリアは、活性層上に形成されるソース領域とドレイン領域の間に電界が発生したことに応答して、また、ゲート電圧に信号電圧が印加されたことに応答して移動する。金属ゲート・コンタクトは、いくつかの異なる手段によって活性層領域との電気的接点を形成することができ、したがっていくつかの異なるＦＥＴタイプが存在する。活性チャネルは、ゲート・コンタクト上の信号に応答して電気的キャリアが移動する活性層内の部分である。ＦＥＴの速度は、高周波におけるそれ自体の動作能力に関連するため、高い速度の応答を得るには高いキャリア移動度が必要とされる。ＦＥＴの高周波動作能力の向上により、ＦＥＴの機能は向上し、ＦＥＴが採用され得る潜在的な用途の数も増加する。当業界では、ＦＥＴの高周波性能を高め、ＦＥＴの最大動作周波数を拡張するエピタキシャル積層構造に関する様々な設計が開示され又は知られている。
【０００５】
上述のとおり、様々なタイプのＦＥＴが存在する。例えば、ＦＥＴは、金属ゲート・コンタクトと活性層の間に中間層を有さないこともあり、その場合は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）が形成される。別法として、ＦＥＴは、ゲート・コンタクトと活性層の間に追加的な材料層を更に含み、それによって接合電界効果トランジスタ（ＪＦＥＴ）を形成することも、ゲート・コンタクトと活性層の間に金属酸化物材料層を含み、それによって金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）を形成することもある。
【０００６】
ＦＥＴの動作周波数の上限は、いくつかの方法によって改善することができる。活性チャネル内にｎ型キャリアを有するＦＥＴでは、高い電子移動度を有することが望ましい。高周波用途では、好ましい活性層材料は、飽和電子ドリフト速度が高い材料とされている。ＦＥＴは積層デバイスであるため、構造体内部の一部の層の構造及び電気的特性がデバイス全体の特性に重大な影響を及ぼす可能性がある。
【０００７】
以下の米国特許には、様々なタイプのＦＥＴが論じられ又は開示されている。これらの米国特許は、参照によりその内容全体が本明細書に組み込まれる。
米国特許第６，８０６，１５７号（Yang et al.）
米国特許第６，５５９，０６８号（Alok et al.）
米国特許第６，２７４，９１６号（Donath et al.）
米国特許第５，８２１，５７６号（Sriran）
米国特許第５，７２９，０４５号（Buynoski）
米国特許第５，６４３，８１１号（Hasegawa）
米国特許第５，３９９，８８３号（Baliga）
米国特許第５，２９８，４４１号（Goronkin et al.）
米国特許第５，２７０，５５４号（Palmour）
米国特許第５，２２７，６４４号（Ueno）
米国特許第５，０８１，５１１号（Tehrani et al.）
米国特許第４，９３５，３７７号（Strifler et al.）
【０００８】
本発明の背景技術を更に説明すると、広バンドギャップ半導体材料は、高温でのデバイス動作に有用である。酸化亜鉛は、広バンドギャップ材料であり、良好な耐放射線性も備える。半導体デバイスを製作するのに十分な特性を有する酸化亜鉛の広バンドギャップ半導体膜は、現在、ｎ型とｐ型の両方のキャリア型で利用可能である。また、広バンドギャップ半導体合金材料は、高温でのデバイス動作に有用である。ベリリウム亜鉛酸化物（beryllium zinc oxide）は、広バンドギャップ材料であり、やはり良好な耐放射線性を備える。半導体デバイスを製作するのに十分な特性を有するベリリウム亜鉛酸化物の広バンドギャップ半導体膜は、現在、ｎ型とｐ型の両方のキャリア型で利用可能である。
【０００９】
また、White et al.の米国特許第６，２９１，０８５号には、ＦＥＴを含む半導体デバイスに組み込むことが可能なｐ型ドープされた酸化亜鉛膜が開示されている。
【００１０】
White et al.の米国特許第６，３４２，３１３号には、少なくとも約１０１５アクセプタ／ｃｍ３の正味アクセプタ濃度を有するｐ型ドープされた金属酸化膜が開示されており、この場合、
（１）上記膜は、第２族（ベリリウム、マグネシウム、カルシウム、ストロンチウム、バリウム、及びラジウム）、第１２族（亜鉛、カドミウム、及び水銀）、第２族及び第１２族、ならびに第１２族及び第１６族（酸素、硫黄、セレニウム、テルリウム、及びポロニウム）元素から成る群から選択される元素の酸化化合物であり、
（２）ｐ型ドーパントは、第１族（水素、リチウム、ナトリウム、カリウム、ルビジウム、セシウム、及びフランシウム）、第１１族（銅、銀、及び金）、第５族（バナジウム、ニオブ、及びタンタル）、ならびに第１５族（窒素、リン、ヒ素、アンチモン、及びビスマス）元素から成る群から選択される元素である。
【００１１】
White et al.の米国特許第６，４１０，１６２号には、ｐ型ドープされた酸化亜鉛膜が開示されており、この場合、ｐ型ドーパントは、第１族、第１１族、第５族、及び第１５族元素から選択され、上記膜は、ＦＥＴを含む半導体デバイスに組み込まれる。この特許には、ｐ型ドープされた酸化亜鉛膜であって、ｐ型ドーパントが第１族、第１１族、第５族、及び第１５族元素から選択され、デバイス内の材料と格子整合するための基板材料として半導体デバイスに組み込まれるｐ型ドープされた酸化亜鉛膜も開示されている。
【００１２】
Ryu el al.の国際特許出願第ＰＣＴ／ＵＳ０６／０２５３４号には、エネルギー・バンドギャップが酸化亜鉛のエネルギー・バンドギャップよりも高くなる（ベリリウム、亜鉛、酸素の）合金と、エネルギー・バンドギャップが酸化亜鉛のエネルギー・バンドギャップよりも低くなる（亜鉛、カドミウム、セレニウム、硫黄、酸素の）合金と、が開示されている。また、少なくとも約１０１５アクセプタ／ｃｍ３の正味アクセプタ濃度を有するｐ型ドープされた（ベリリウム、亜鉛、酸素の）合金、即ちＢｅＺｎＯ合金、及びｐ型ドープされた（亜鉛、カドミウム、セレニウム、酸素の）合金、即ちＺｎＣｄＳｅＯ合金も開示されており、この場合、
（１）ｐ型ドーパントは、第１族（水素、リチウム、ナトリウム、カリウム、ルビジウム、セシウム、及びフランシウム）、第１１族（銅、銀、及び金）、第５族（バナジウム、ニオブ、及びタンタル）、ならびに第１５族（窒素、リン、ヒ素、アンチモン、及びビスマス）元素から成る群から選択される元素であり、
（２）ｐ型ドーパントは、ヒ素を含み、
（３）各合金層は、ＦＥＴを含む半導体デバイスに組み込まれる。
【００１３】
上記で参照した各特許文献は、参照によりその内容全体が本明細書に組み込まれ、本特許出願の一部を構成するものとする。
【００１４】
ヘテロ構造層を備えるＨＦＥＴにより、高周波及び高電力におけるデバイスの性能を改善することができることが当業者には理解されるだろう。高速動作及び高電力動作可能なＨＦＥＴデバイスは、必ずしもそれだけに限定されるわけではないが、通信ネットワーク、レーダ、センサ、医用撮像等の領域を含めた多くの商用及び軍事分野で用いるのに望ましい。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
酸化亜鉛やベリリウム亜鉛酸化物合金材料のような広バンドギャップ半導体材料で製作可能なＨＦＥＴであって、ＨＦＥＴの機能及び速度の性能が改善され、ＨＦＥＴが高電力で使用可能となるようなヘテロ構造を有するＨＦＥＴが必要とされている。
【課題を解決するための手段】
【００１６】
本発明は、他の側面の中でもとりわけ上記の必要性に対処するものである。様々な実施形態及び実践例において、本発明は、ＨＦＥＴデバイスの機能及び速度を改善し、ＨＦＥＴデバイスに特定の高周波及び高電力動作能力をもたらす積層ヘテロ構造（及びそのような積層ヘテロ構造に関する方法）を提供する。
【００１７】
本発明の一実施形態は、単結晶炭化ケイ素基板と、前記単結晶炭化ケイ素基板上に成長する酸化亜鉛の第１の半導体層と、前記第１の半導体層上に成長するｎ型酸化亜鉛の第２の半導体層と、前記第２の半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の第３の半導体層と、を備えるヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を提供する。前記第１の半導体層は、バッファ層として働く。前記第２の半導体層は、活性層として働く。前記第３の半導体層のエネルギー・バンドギャップは、前記第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア及びドレイン領域コンタクト・エリアは、前記第３の層上に位置する。前記ソース・コンタクト・エリア及び前記ドレイン・コンタクト・エリアには電気リード線が施され、オーミック・コンタクトが形成される。前記ソース領域と前記ドレイン領域の間に位置する前記第３の半導体層上には金属ゲート・コンタクトが形成され、それによって前記第３の半導体層に対するショットキー障壁コンタクトが形成される。前記金属ゲート・コンタクトには電気リード線が施される。このように形成されるデバイスが、ＨＦＥＴである。
【００１８】
したがって、本発明によれば、本発明に係る積層ヘテロ構造ＦＥＴ（ＨＦＥＴ）は、エネルギー・バンドギャップが異なる半導体層を利用する。ＨＦＥＴの一例として、活性層よりもエネルギー・バンドギャップが高い半導体層を活性層上に成長させることができる。ソース及びドレインは、最上部の半導体層上に形成することができる。本発明によれば、オーミック・コンタクトを改善するメタライゼーションに先立ってｐ型ベリリウム亜鉛酸化物層上にｐ型酸化亜鉛層を堆積させることが可能となり、オーミック・コンタクトを改善するメタライゼーションに先立ってｐ型ベリリウム亜鉛酸化物層上にｎ型酸化亜鉛層を堆積させることが可能となり、最上部の半導体層上に金属ゲート・コンタクトを形成し、それによって最上部の半導体層との間のショットキー障壁コンタクトを形成することが可能となり、また、それによってＭＥＳＦＥＴを形成することも可能となる。別法として、ゲート・コンタクトを形成する前に最上部の半導体層上に材料を堆積させ、それによってＭＯＳＦＥＴ及びＪＦＥＴデバイスを形成することも可能である。
【００１９】
本発明の範囲を限定するわけではなく、本発明の他の実施形態、例、又は態様は、以下のうちの１つ又は複数を利用又は実現することができる。
１）必ずしもそれだけに限定されるわけではないが、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される単結晶基板。
２）ドープされた単結晶基板。
３）電気的キャリアをＨＦＥＴの酸化亜鉛層に閉じ込めるのに役立つベリリウム亜鉛酸化物層。
４）半導体層として利用される（ベリリウム、マグネシウム、亜鉛、酸素の）合金（ＢｅＭｇＺｎＯ合金）。
５）半導体層として利用される（第ＩＩ族元素の亜鉛、酸素の）合金。
６）半導体層として利用されるＢｅＭｇＺｎＯ合金。マグネシウムを使用して隣接層間の格子整合、及び層と基板又はバッファ層との間の格子整合を改善することができる。
７）半導体層として利用される（亜鉛、カドミウム、セレニウム、硫黄、酸素の）合金（ＺｎＣｄＳｅＳＯ合金）。
８）半導体層として利用される（亜鉛、カドミウム、セレニウム、硫黄、ベリリウム、酸素の）合金（ＢｅＺｎＣｄＳｅＳＯ合金）。ベリリウムを使用して隣接層間の格子整合、及び層と基板又はバッファ層との間の格子整合を改善することができる。
９）ＨＦＥＴ内の最上部の半導体層の一部分を除去して基礎となる半導体層を露出させ、ドレイン及びソースが基礎となる半導体層との間の電気的接触をもたらすようにすることができる。
１０）層をエピタキシャルに成長させてデバイス性能を改善することができる。
【００２０】
以下では添付図面を参照して、本発明の上記及び他の実施形態、例、実践例、及び態様について詳細に説明する。特に、当業者であれば、本発明に関する以下の詳細な説明を本発明の例示的な諸実施形態が図示される添付図面と併せて読めば、本発明の他の詳細、利点、及び特徴、ならびに本発明に係るＨＦＥＴデバイスの動作が実施され得る手法がより明確となるはずである。
【図面の簡単な説明】
【００２１】
【図１】本発明に係るＨＦＥＴの一実施形態を示す概略図である。
【図２Ａ】本発明に係る図１と同様の例示的なＨＦＥＴの上面図である。
【図２Ｂ】図１と同様の例示的なＨＦＥＴの立面図である。
【図３】図１と同様の例示的なＨＦＥＴのドレイン‐ソース間印加電圧の関数としてドレイン電流をプロットした図である。
【図４】図１と同様の例示的なＨＦＥＴに関して、ドレイン電圧のある選択値においてソースに関して測定されたドレイン電流とゲート・バイアス電圧の関係をプロットした図である。
【図５】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図６】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図７】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図８】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図９】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１０】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１１】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１２】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１３】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１４】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１５】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１６】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１７】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１８】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１９】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図２０】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図２１】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図２２】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図２３】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図２４】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図２５】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【発明を実施するための形態】
【００２２】
本発明に係るＨＦＥＴ１００の一実施形態の概略図である。特に、図１は、本発明に係るＨＦＥＴの積層構造を示す断面図である。
【００２３】
図１に示されるように、単結晶炭化ケイ素基板１０２上に酸化亜鉛の第１の半導体層１０４を成長させる。第１の半導体層１０４上にはｎ型酸化亜鉛の第２の半導体層１０６を成長させ、第２の半導体層１０６上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層１０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア１１４及びドレイン領域コンタクト・エリア１１０は、第３の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１１４’及び１１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクト１１２には電気リード線１１２’が施される。このように形成されるデバイスが、ＨＦＥＴである。
【００２４】
例えば層を成長させる技法、電気リード線を施す技法、及び金属ゲート・コンタクトを形成する技法は、当業界で知られる技法、あるいは本特許出願の発明者のうちの１人又は複数による他の特許出願（参照により本明細書に組み込まれる）に記載される技法を含む可能性がある。
【００２５】
図２Ａは、本発明に係る図１の例示的なＨＦＥＴ１００の概略上面図であり、ソース１１４、ドレイン１１０、及びゲート１１２の電極レイアウトを示している。ソース・コンタクト・エリアとドレイン・コンタクト・エリアの分離は、Ｇで示されるゲート長である。ゲート電極の長さはＷで示され、ソースとドレインをつなぐ線に沿って測定される。第１の実施形態では、Ｇ＝４０μｍ（４０ミクロン）、Ｗ＝３０μｍ（３０ミクロン）である。
【００２６】
図２Ｂは、本発明に係る図１の例示的なＨＦＥＴ１００の概略立面図であり、デバイス（本例ではｐ型ＺｎＯの第２の層１０６’が使用される）を含む半導体層と、ソース１１４、ゲート１１２、及びドレイン１１０の位置とを示している。
【００２７】
図３は、本発明に係るヘテロ構造電界効果トランジスタ（ＨＦＥＴ）の第１の実施形態について、ソースに関して測定された＋２ボルト〜−６ボルトの範囲のゲート印加電圧ＶＧの各選択値において、ドレイン電流ＩＤ（単位：アンペア（Ａ））をドレイン‐ソース間印加電圧ＶＤＳ（単位：ボルト）の関数としてプロットしたものである。ゲート長は、３０ミクロンである。活性層は、ヒ素でドープされたｐ型酸化亜鉛である。
【００２８】
図４は、本発明に係るヘテロ構造電界効果トランジスタ（ＨＦＥＴ）の第１の実施形態について、ソースに関して測定された＋５ボルトと等しいドレイン電圧ＶＤの選択値において、ソースに関して測定されたドレイン電流ＩＤ対ゲート・バイアス電圧ＶＧの関係を示す。活性層は、ガリウムでドープされたｎ型酸化亜鉛である。
【００２９】
ＺｎＯの第１の層及びｎ型ＢｅＺｎＯの第２の層（より高いバンドギャップ）を使用した例：
図５は、本発明のＨＦＥＴの別の実施形態５００を示す。酸化亜鉛の第１の半導体層５０４は、単結晶炭化ケイ素基板５０２上に成長する。第１の半導体層上にはｐ型酸化亜鉛の第２の半導体層５０６を成長させ、第２の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層５０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア５１４及びドレイン領域コンタクト・エリア５１０は、第３の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアにはそれぞれ電気リード線５１４’及び５１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト５１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線５１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ５００である。
【００３０】
図６は、本発明のＨＦＥＴの別の実施形態６００を示す。単結晶炭化ケイ素基板６０２上に酸化亜鉛の第１の半導体層６０４を成長させる。第１の半導体層上には非ドープ酸化亜鉛の第２の半導体層６０６を成長させ、第２の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層６０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア６１４及びドレイン領域コンタクト・エリア６１０は、第３の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線６１４’及び６１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト６１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクト６１２には電気リード線６１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ６００である。
【００３１】
上記と同様であるがバッファ層を含まない例：
図７は、本発明のＨＦＥＴの別の実施形態を示す。単結晶炭化ケイ素基板上にｎ型酸化亜鉛の第１の半導体層７０６を成長させ、第１の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第２の半導体層７０８を成長させる。第１の半導体層は、活性層として働く。第２の半導体層のエネルギー・バンドギャップは、第１の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア７１４及びドレイン領域コンタクト・エリア７１０は、第２の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線７１４’及び７１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第２の半導体層上には金属ゲート・コンタクト７１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクト７１２には電気リード線７１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ７００である。
【００３２】
ＺｎＯの第１の層及びｐ型ＢｅＺｎＯの第２の層を使用した、バッファ層を含む例：
図８は、本発明のＨＦＥＴの別の実施形態８００を示す。単結晶炭化ケイ素基板８０２上に酸化亜鉛の第１の半導体層８０４を成長させる。第１の半導体層上にはｎ型酸化亜鉛の第２の半導体層８０６を成長させ、第２の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第３の半導体層８０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア８１４及びドレイン領域コンタクト・エリア８１０は、第３の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線８１４’及び８１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト８１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線８１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ８００である。
【００３３】
図９は、本発明のＨＦＥＴの別の実施形態９００を示す。単結晶炭化ケイ素基板９０２上に酸化亜鉛の第１の半導体層９０４を成長させる。第１の半導体層上にはｐ型酸化亜鉛の第２の半導体層９０６を成長させ、第２の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第３の半導体層９０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア９１４及びドレイン領域コンタクト・エリア９１０は、第３の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線９１４’及び９１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト９１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線９１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ９００である。
【００３４】
図１０は、本発明のＨＦＥＴの別の実施形態１０００を示す。単結晶炭化ケイ素基板１００２上に酸化亜鉛の第１の半導体層１００４を成長させる。第１の半導体層上には非ドープ酸化亜鉛の第２の半導体層１００６を成長させ、第２の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第３の半導体層１００８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア１０１４及びドレイン領域コンタクト・エリア１０１０は、第３の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１０１４’及び１０１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１０１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線１０１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１０００である。
【００３５】
バッファ層を含まない例：
図１１は、本発明のＨＦＥＴの別の実施形態１１００を示す。単結晶炭化ケイ素基板１１０２上にｎ型酸化亜鉛の第１の半導体層１１０６を成長させ、第１の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第２の半導体層１１０８を成長させる。第１の半導体層は、活性層として働く。第２の半導体層のエネルギー・バンドギャップは、第１の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア１１１４及びドレイン領域コンタクト・エリア１１１０は、第２の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアにはそれぞれ電気リード線１１１４’及び１１１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第２の半導体層上には金属ゲート・コンタクト１１１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線１１１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１１００である。
【００３６】
ＢｅＺｎＯ（より高いバンドギャップ）の第１の層、最上部のｎ型ＺｎＯ、及びＺｎＯバッファ層を使用した例：
図１２は、本発明のＨＦＥＴのまた別の実施形態１２００を示す。単結晶炭化ケイ素基板１２０２上に酸化亜鉛の第１の半導体層１２０４を成長させる。第１の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第２の半導体層１２０６を成長させ、第２の半導体層上にはｎ型酸化亜鉛の第３の半導体層１２０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層のエネルギー・バンドギャップは、第３の半導体層のエネルギー・バンドギャップよりも大きい。第３の半導体層は、活性層として働く。ソース領域コンタクト・エリア１２１４及びドレイン領域コンタクト・エリア１２１０は、第３の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１２１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１２１４’及び１２１０’が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線１２１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１２００である。
【００３７】
図１３は、本発明のＨＦＥＴの更に別の実施形態１３００を示す。単結晶炭化ケイ素基板１３０２上に酸化亜鉛の第１の半導体層１３０４を成長させる。第１の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第２の半導体層１３０６を成長させ、第２の半導体層上にはｎ型酸化亜鉛の第３の半導体層１３０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層のエネルギー・バンドギャップは、第３の半導体層のエネルギー・バンドギャップよりも大きい。第３の半導体層は、活性層として働く。ソース領域コンタクト・エリア１３１４及びドレイン領域コンタクト・エリア１３１０は、第３の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１３１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１３１４’及び１３１０’が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線１３１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１３００である。
【００３８】
図１４は、本発明のＨＦＥＴの別の実施形態１４００を示す。単結晶炭化ケイ素基板１４０２上に酸化亜鉛の第１の半導体層１４０４を成長させる。第１の半導体層上には非ドープ・ベリリウム亜鉛酸化物合金の第２の半導体層１４０６を成長させ、第２の半導体層上にはｎ型酸化亜鉛の第３の半導体層１４０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層のエネルギー・バンドギャップは、第３の半導体層のエネルギー・バンドギャップよりも大きい。第３の半導体層は、活性層として働く。ソース領域コンタクト・エリア１４１４及びドレイン領域コンタクト・エリア１４１０は、第３の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１４１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１４１４’及び１４１０’が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線１４１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１４００である。
【００３９】
バッファ層を含まない例：
図１５は、本発明のＨＦＥＴの別の実施形態１５００を示す。単結晶炭化ケイ素基板１５０２上に非ドープ・ベリリウム亜鉛酸化物合金の第１の半導体層１５０４を成長させ、第１の半導体層上にはｎ型酸化亜鉛の第２の半導体層１５０６を成長させる。第１の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第２の半導体層は、活性層として働く。ソース領域コンタクト・エリア１５１４及びドレイン領域コンタクト・エリア１５１０は、第２の層上に位置する。ソース領域とドレイン領域の間に位置する第２の半導体層上には金属ゲート・コンタクト１５１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１５１４’及び１５１０’が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線１５１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１５００である。
【００４０】
ドレイン・コンタクト及びソース・コンタクトが最上部のＢｅＺｎＯ層を「貫通（punch through）」し、ＺｎＯ層と電気的に接触する例：
図１６は、本発明に係るＨＦＥＴ１６００の概略図であり、図１と同様であるがいくつかの差異を含む積層構造を有する断面を示している。図１６に示されるように、単結晶炭化ケイ素基板１６０２上に酸化亜鉛の第１の半導体層１６０４を成長させる。第１の半導体層上にはｎ型酸化亜鉛の第２の半導体層１６０６を成長させ、第２の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層１６０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第３の層の各部分１６１５及び１６１１を除去して第２の半導体層上のアクセス・サイトを露出させ、第２の半導体層上に位置するソース領域コンタクト・エリア１６１４及びドレイン領域コンタクト・エリア１６１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１６１４’及び１６１０’が施され、第２の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１６１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線１６１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１６００である。
【００４１】
図１７は、本発明のＨＦＥＴの別の実施形態１７００を示す。単結晶炭化ケイ素基板１７０２上に酸化亜鉛の第１の半導体層１７０４を成長させる。第１の半導体層上にはｐ型酸化亜鉛の第２の半導体層１７０６を成長させ、第２の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層１７０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第３の層の各部分１７１５及び１７１１を除去して第２の半導体層上のアクセス・サイトを露出させ、第２の半導体層上に位置するソース領域コンタクト・エリア１７１４及びドレイン領域コンタクト・エリア１７１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１７１４’及び１７１０’が施され、第２の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１７１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線１７１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１７００である。
【００４２】
図１８は、本発明のＨＦＥＴの別の実施形態１８００を示す。単結晶炭化ケイ素基板１８０２上に酸化亜鉛の第１の半導体層１８０４を成長させる。第１の半導体層上には非ドープ酸化亜鉛の第２の半導体層１８０６を成長させ、第２の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層１８０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第３の層の各部分１８１５及び１８１１を除去して第２の半導体層上のアクセス・サイトを露出させ、第２の半導体層上に位置するソース領域コンタクト・エリア１８１４及びドレイン領域コンタクト・エリア１８１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１８１４’及び１８１０’が施され、第２の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１８１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線１８１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１８００である。
【００４３】
バッファを含まない例：
図１９は、本発明のＨＦＥＴの別の実施形態１９００を示す。単結晶炭化ケイ素基板１９０２上にｎ型酸化亜鉛の第１の半導体層１９０４を成長させ、第１の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第２の半導体層１９０６を成長させる。第１の半導体層は、活性層として働く。第２の半導体層のエネルギー・バンドギャップは、第１の半導体層のエネルギー・バンドギャップよりも大きい。層１９０６の各部分１９１５及び１９１１を除去して層１９０４上のアクセス・サイトを露出させ、ソース領域コンタクト・エリア１９１４及びドレイン領域コンタクト・エリア１９１０を形成する。ソース領域コンタクト・エリア１９１４及びドレイン領域コンタクト・エリア１９１０は、第２の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１９１４’及び１９１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第２の半導体層上には金属ゲート・コンタクト１９１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線１９１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１９００である。
【００４４】
第１の層のＺｎＯ、第２の層のｐ型ＢｅＺｎＯ（より高いバンドギャップ）、バッファ層、及び「貫通」を用いた例：
図２０は、本発明のＨＦＥＴの別の実施形態２０００を示す。単結晶炭化ケイ素基板２００２上に酸化亜鉛の第１の半導体層２００４を成長させる。第１の半導体層上にはｎ型酸化亜鉛の第２の半導体層２００６を成長させ、第２の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第３の半導体層２００８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第２の層の各部分２０１５及び２０１１を除去して第１の半導体層上のアクセス・サイトを露出させ、第１の半導体層上に位置するソース領域コンタクト・エリア２０１４及びドレイン領域コンタクト・エリア２０１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線２０１４’及び２０１０’が施され、第１の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト２０１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線２０１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ２０００である。
【００４５】
図２１は、本発明のＨＦＥＴの別の実施形態２１００を示す。単結晶炭化ケイ素基板２１０２上に酸化亜鉛の第１の半導体層２１０４を成長させる。第１の半導体層上にはｐ型酸化亜鉛の第２の半導体層２１０６を成長させ、第２の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第３の半導体層２１０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第３の層の各部分２１１５及び２１１１を除去して第２の半導体層上のアクセス・サイトを露出させ、第２の半導体層上に位置するソース領域コンタクト・エリア２１１４及びドレイン領域コンタクト・エリア２１１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線２１１４’及び２１１０’が施され、第２の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト２１１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線２１１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ２１００である。
【００４６】
図２２は、本発明のＨＦＥＴの別の実施形態２２００を示す。単結晶炭化ケイ素基板２２０２上に酸化亜鉛の第１の半導体層２２０４を成長させる。第１の半導体層上には非ドープ酸化亜鉛の第２の半導体層２２０６を成長させ、第２の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第３の半導体層２２０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第３の層の各部分２２１５及び２２１１を除去して第２の半導体層上のアクセス・サイトを露出させ、第２の半導体層上に位置するソース領域コンタクト・エリア２２１４及びドレイン領域コンタクト・エリア２２１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線２２１４’及び２２１０’が施され、第２の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト２２１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線２２１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ２２００である。
【００４７】
バッファ層を含まない例：
図２３は、本発明のＨＦＥＴの別の実施形態２３００を示す。単結晶炭化ケイ素基板２３０２上にｎ型酸化亜鉛の第１の半導体層２３０４を成長させ、第１の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第２の半導体層２３０６を成長させる。第１の半導体層は、活性層として働く。第２の半導体層のエネルギー・バンドギャップは、第１の半導体層のエネルギー・バンドギャップよりも大きい。第２の層の各部分２３１５及び２３１１を除去して第１の半導体層上のアクセス・サイトを露出させ、第１の半導体層上に位置するソース領域コンタクト・エリア２３１４及びドレイン領域コンタクト・エリア２３１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線２３１４’及び２３１０’が施され、第１の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第２の半導体層上には金属ゲート・コンタクト２３１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線２３１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ２３００である。
【００４８】
ＧａＮ基板、ＺｎＯ薄層、及びＢｅＺｎＯ最上層を含む例：
図２４は、本発明のＨＦＥＴの別の実施形態２４００を示す。窒化ガリウム基板２４０２上にｎ型酸化亜鉛の第１の半導体層２４０４を成長させ、この酸化亜鉛半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第２の半導体層２４０６を成長させる。酸化亜鉛半導体層の厚さは、約１０ｎｍ〜１０，０００ｎｍの範囲内、より好ましくは約１００〜１０００ｎｍの範囲内である。酸化亜鉛半導体層は、活性層として働く。ｎ型ベリリウム亜鉛酸化物合金層のエネルギー・バンドギャップは、酸化亜鉛層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア２４１４及びドレイン領域コンタクト・エリア２４１０は、ｎ型ベリリウム亜鉛酸化物合金層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線２４１４’及び２４１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置するｎ型ベリリウム亜鉛酸化物合金層上には金属ゲート・コンタクト２４１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線２４１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ２４００である。
【００４９】
基板上のＧａＮ層、ＺｎＯ薄層、及びＢｅＺｎＯ最上層を含む例：
図２５は、本発明のＨＦＥＴの別の実施形態２５００を示す。基板２５０２上に窒化ガリウムの第１の半導体層２５０４を成長させる。窒化ガリウム層上にはｎ型酸化亜鉛の第２の半導体層２５０６を成長させ、酸化亜鉛半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層２５０８を成長させる。酸化亜鉛半導体層の厚さは、約１０ｎｍ〜１０，０００ｎｍの範囲内、より好ましくは約１００〜１０００ｎｍの範囲内である。酸化亜鉛半導体層は、活性層として働く。ｎ型ベリリウム亜鉛酸化物合金層のエネルギー・バンドギャップは、酸化亜鉛層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア２５１４及びドレイン領域コンタクト・エリア２５１０は、ｎ型ベリリウム亜鉛酸化物合金層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線２５１４’及び２５１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置するｎ型ベリリウム亜鉛酸化物合金層上には金属ゲート・コンタクト２５１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線２５１２’が施される。基板の材料は、必ずしもそれだけに限定されるわけではないが、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される。このように形成されるデバイスが、本発明に係るＨＦＥＴ２５００である。
【００５０】
ＢｅＺｎＯ層及び最上部のｎ型ＺｎＯを含む追加的なＨＦＥＴ例：
本発明の他の多くの実施形態、例、及び変形例が可能であり、これらは添付の特許請求の範囲で定義される本発明の趣旨及び範囲に含まれる。更なる例として、図１及び他の図面に示されるような積層構造を使用する本発明のＨＦＥＴの別の実施形態では、単結晶炭化ケイ素基板上に酸化亜鉛の第１の半導体層を成長させる。第１の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第２の半導体層を成長させ、第２の半導体層上にはｎ型酸化亜鉛の第３の半導体層を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層のエネルギー・バンドギャップは、第３の半導体層のエネルギー・バンドギャップよりも大きい。第３の半導体層は、活性層として働く。ソース領域コンタクト・エリア及びドレイン領域コンタクト・エリアは、第３の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には絶縁層領域が形成され、絶縁層領域上には金属ゲート・コンタクトが更に形成され、それによって第３の半導体層に対する金属‐絶縁体‐半導体コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線が施される。このように形成されるデバイスが、ＨＦＥＴである。
【００５１】
本発明の別のＨＦＥＴ例では、単結晶炭化ケイ素基板上に酸化亜鉛の第１の半導体層を成長させる。第１の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第２の半導体層を成長させ、第２の半導体層上にはｎ型酸化亜鉛の第３の半導体層を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層のエネルギー・バンドギャップは、第３の半導体層のエネルギー・バンドギャップよりも大きい。第３の半導体層は、活性層として働く。ソース領域コンタクト・エリア及びドレイン領域コンタクト・エリアは、第３の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には絶縁層領域が形成され、絶縁層領域上には金属ゲート・コンタクトが更に形成され、それによって第３の半導体層に対する金属‐絶縁体‐半導体コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線が施される。このように形成されるデバイスが、ＨＦＥＴである。
【００５２】
本発明の別のＨＦＥＴ例では、単結晶炭化ケイ素基板上に酸化亜鉛の第１の半導体層を成長させる。第１の半導体層上には非ドープ・ベリリウム亜鉛酸化物合金の第２の半導体層を成長させ、第２の半導体層上にはｎ型酸化亜鉛の第３の半導体層を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層のエネルギー・バンドギャップは、第３の半導体層のエネルギー・バンドギャップよりも大きい。第３の半導体層は、活性層として働く。ソース領域コンタクト・エリア及びドレイン領域コンタクト・エリアは、第３の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には絶縁層領域が形成され、絶縁層領域上には金属ゲート・コンタクトが更に形成され、それによって第３の半導体層に対する金属‐絶縁体‐半導体コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線が施される。このように形成されるデバイスが、ＨＦＥＴである。
【００５３】
本発明の別のＨＦＥＴ例では、単結晶炭化ケイ素基板上に非ドープ・ベリリウム亜鉛酸化物合金の第１の半導体層を成長させ、第１の半導体層上にはｎ型酸化亜鉛の第２の半導体層を成長させる。第１の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第２の半導体層は、活性層として働く。ソース領域コンタクト・エリア及びドレイン領域コンタクト・エリアは、第２の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には絶縁層領域が形成され、絶縁層領域上には金属ゲート・コンタクトが更に形成され、それによって第２の半導体層に対する金属‐絶縁体‐半導体コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線が施される。このように形成されるデバイスが、ＨＦＥＴである。
【００５４】
本発明の他の可能な例、実践例、実施形態、又は態様では、以下のことが可能となる：
１）ＨＦＥＴ構造は、単結晶基板上に成長させたバッファ層を利用することができる。
２）ＨＦＥＴ構造内の１つ又は複数の層をエピタキシャルに成長させることができる。
３）必ずしもそれだけに限定されるわけではないが、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される基板を有するＨＦＥＴ構造を作成することができる。
４）必ずしもそれだけに限定されるわけではないが、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される非ドープの基板を有するＨＦＥＴ構造を作成することができる。
５）必ずしもそれだけに限定されるわけではないが、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択されるｎ型の基板を有するＨＦＥＴ構造を作成することができる。
６）必ずしもそれだけに限定されるわけではないが、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択されるｐ型の基板を有するＨＦＥＴ構造を作成することができる。
７）基板と第１の半導体ｎ型層との間にバッファ層が存在しない場合は、ｎ型の基板及びｎ型の第１の半導体層が１つのエンティティを含むようなｎ型の基板を有する構造を作成することができる。
８）基板と第１の半導体ｐ型層との間にバッファ層が存在しない場合は、ｐ型の基板及びｐ型の第１の半導体層が１つのエンティティを含むようなｐ型の基板を有する構造を作成することができる。
９）ショットキー金属‐絶縁体‐半導体障壁をゲート・コンタクトとしてＭＥＳＦＥＴが形成される構造を作成することができる。
１０）ゲート・コンタクトと最上部の半導体層との間に材料層が配置され、材料は、必ずしもそれだけに限定されるわけではないが、酸化物、酸化物化合物、金属酸化物化合物、及び誘電体を含むリストから選択される絶縁体であり、それによってＭＯＳＦＥＴが形成される構造を作成することができる。
１１）ゲート・コンタクトとゲート・コンタクトがその上に堆積される半導体層との間に材料層が配置され、それによって接合電界効果トランジスタ（ＪＦＥＴ）が形成される構造を作成することができる。
１２）オーミック・コンタクトを改善するために、ソース・コンタクト・エリア及びドレイン・コンタクト・エリアに電気リード線を施す前に、ソース・コンタクト・エリア又はドレイン・コンタクト・エリア上、あるいはその両方のコンタクト・エリア上に最上部の半導体層よりも高い導電性を有する酸化物層を堆積させた構造を作成することができる。
１３）ＨＦＥＴ積層構造内の少なくとも１つの酸化物層は、（第ＩＩ族の亜鉛、酸素の）合金とすることができる。
１４）ＨＦＥＴ積層構造内の少なくとも１つの酸化物層は、ＢｅＺｎＯ、ＭｇＺｎＯ、ＢｅＭｇＯ、及びＢｅＭｇＺｎＯ合金とすることができる。
１５）ＨＦＥＴ積層構造内の少なくとも１つの酸化物層は、（亜鉛、カドミウム、セレニウム、硫黄、酸素の）合金とすることができる。
１６）ＨＦＥＴ積層構造内の少なくとも１つの酸化物層は、ＺｎＣｄＳｅＯ、ＺｎＣｄＳＯ、ＺｎＣｄＳＳｅＯ、ＺｎＳＳｅＯ、ＺｎＳＯ、及びＺｎＳｅＯ合金とすることができる。
１７）ＨＦＥＴ積層構造内の少なくとも１つの酸化物層は、１つ又は複数の他の層又は基板との格子整合を改善するために、Ｂｅを添加したＺｎＣｄＳｅＯ、ＺｎＣｄＳＯ、ＺｎＣｄＳＳｅＯ、ＺｎＳＳｅＯ、ＺｎＳＯ、及びＺｎＳｅＯ合金とすることができる。
１８）ＨＦＥＴ積層構造内の少なくとも１つの酸化物層は、エピタキシャルに堆積させることができる。
１９）バッファ層は、必ずしもそれだけに限定されるわけではないが、酸化亜鉛及び窒化ガリウムを含むリストから選択される基板上に堆積させることができる。
２０）ｎ型酸化亜鉛半導体層のドーパントがボロン、アルミニウム、ガリウム、インジウム、タリウム、フッ素、塩素、臭素、及びヨウ素から成る群から選択される少なくとも１つの元素であるような構造を作成することができる。
２１）ｐ型酸化亜鉛半導体層のドーパントが第１族、第１１族、第５族、及び第１５族元素から選択される少なくとも１つの元素であるような構造を作成することができる。
２２）ｐ型酸化亜鉛半導体層のドーパントがヒ素、リン、アンチモン、及び窒素から成る群から選択されような構造、あるいは本発明の特定の一態様ではｐ型酸化亜鉛半導体層のドーパントをヒ素のみとすることが可能な構造を作成することができる。
２３）ｎ型酸化亜鉛基板のドーパントがボロン、アルミニウム、ガリウム、インジウム、タリウム、フッ素、塩素、臭素、及びヨウ素から成る群から選択される少なくとも１つの元素であるような構造を作成することができる。
２４）別法として、ｐ型酸化亜鉛基板のドーパントが第１族、第１１族、第５族、及び第１５族元素から選択される少なくとも１つの元素、あるいはヒ素、リン、アンチモン、及び窒素から成る群から選択される１つ又は複数の元素、あるいは一例ではヒ素のみであるような構造を作成することもできる。
２５）ｎ型ベリリウム亜鉛酸化物合金半導体層のドーパントがボロン、アルミニウム、ガリウム、インジウム、タリウム、フッ素、塩素、臭素、及びヨウ素から成る群から選択される少なくとも１つの元素であるような構造を作成することができる。
２６）ｐ型ベリリウム亜鉛酸化物合金半導体層のドーパントが第１族、第１１族、第５族、及び第１５族元素から選択される少なくとも１つの元素であるような構造を作成することができる。
２７）ｐ型ベリリウム亜鉛酸化物合金半導体層のドーパントがヒ素、リン、アンチモン、及び窒素から成る群から選択されるような構造、あるいは本発明の特定の一実施形態ではｐ型酸化亜鉛半導体層のドーパントをヒ素のみとすることが可能な構造を作成することができる。
２８）ｎ型ベリリウム亜鉛酸化物合金基板のドーパントがボロン、アルミニウム、ガリウム、インジウム、タリウム、フッ素、塩素、臭素、及びヨウ素から成る群から選択される少なくとも１つの元素であるような構造を作成することができる。
２９）別法として、ｐ型ベリリウム亜鉛酸化物合金基板のドーパントが第１族、第１１族、第５族、及び第１５族元素から選択される少なくとも１つの元素、あるいはヒ素、リン、アンチモン、及び窒素から成る群から選択される少なくとも１つの元素、あるいは特にヒ素のみであるような構造を作成することもできる。
３０）別法として、半導体層のドーパントが成長中に添加され得るような構造を作成することもできる。
３１）別法として、必ずしもそれだけに限定されるわけではないが、熱フラックス、元素フラックス、プラズマ・フラックス、拡散、熱拡散、及び／又はイオン注入を含むプロセス方法によって半導体層のドーパントが添加され得るような構造を作成することもできる。
【００５５】
以下で説明する追加的な例を読めば、本発明及びその技術的利点の更なる理解が得られるはずである。
【００５６】
本発明の更なる例及び説明：
以下の論述では、本発明の様々な実施形態及び例ならびにそれらの特徴について更に説明する。上述のとおり、本発明は、ＨＦＥＴデバイスの性能、特にＨＦＥＴデバイスの高周波及び高電力性能を改善するための積層ヘテロ構造ＨＦＥＴデバイスに関するものである。
【００５７】
以下では、金属半導体ショットキー障壁ゲート電極を有するＨＦＥＴに関する特定の一実施形態について説明するが、本明細書の他の個所でも述べたように、本発明は、例えばＭＯＳＦＥＴやＪＦＥＴのような他のタイプのＨＦＥＴ、ならびに他の構成及びＨＦＥＴタイプに関しても実施することが可能であることを理解していただきたい。
【００５８】
本発明の一実施形態では、バルク非ドープ炭化ケイ素結晶から切り出されたｎ型導電性の研磨炭化ケイ素ウェハを基板として使用した。このウェハをハイブリッド・ビーム蒸着反応器に配置し、約７５０℃に加熱した。圧力を約１×１０−５ｔｏｒｒ（約０．００１３３Ｐａ）に下げ、ＲＦ酸素プラズマで３０分間基板を洗浄した。次に、温度を６５０℃に下げ、その後、炭化ケイ素基板上に非ドープ酸化亜鉛の第１の層を約０．３ミクロンの厚さまで堆積させた。次に、温度を５５０℃に下げ、ヒ素元素でドープしたｎ型酸化亜鉛を含む第２の半導体層を第１の半導体層上に堆積させた。ガリウムでドープした堆積ｎ型酸化亜鉛層の全体の厚さは、約０．３ミクロンであった。次に、ガリウム元素でドープしたｎ型ベリリウム亜鉛酸化物合金を含む第３の半導体層を第２の半導体層上に堆積させた。ガリウムでドープした堆積ｎ型ベリリウム亜鉛酸化物合金層の全体の厚さは、約３０ｎｍであった。
【００５９】
（酸化亜鉛層、ｎ型酸化亜鉛層、ｐ型酸化亜鉛層、及び特にヒ素及び他の材料（例えばベリリウム亜鉛酸化物を含む可能性がある）でドープしたｐ型酸化亜鉛層を堆積させるのに有用な１つ又は複数の例示的なプロセスのより詳細な説明は、例えば米国特許第６，４７５，８２５号（White et al.）、同第６，６１０，１４１号（White et al.）、国際特許出願第ＰＣＴ／ＵＳ０３／２７１４３号（Ryu et al.）、同第ＰＣＴ／ＵＳ０５／０４３８２１号（Ryu et al.）、及び同第ＰＣＴ／ＵＳ０６／０１１６１９号（Ryu et al.）に記載されている。これらはそれぞれ、参照によりその内容全体が本明細書に組み込まれ、本願の一部を構成するものとする。）
【００６０】
次に、堆積層を含むウェハを反応器から取り出した。離間した別個のソース領域及びドレイン領域において、ガリウムでドープしたｎ型ベリリウム亜鉛酸化物合金層に対するオーミック電気コンタクトを作成し、それぞれソース・コンタクト及びドレイン・コンタクトを形成した。ソース・コンタクトとドレイン・コンタクトの間に位置するゲート・コンタクトには金属半導体ショットキー障壁を形成した。ドレインに対するオーミック・コンタクトは、Ｎｉ及びＴｉ金属で作成した。ＨＦＥＴのゲート幅とゲート長の比は約５であり、ゲート厚さは非常に薄く、１０〜１５０ｎｍの範囲であった。
【００６１】
ソース・コンタクトとドレイン・コンタクトの間にドレイン電圧ＶＤを印加し、ドレイン電圧ＶＤに関して測定されるゲート電圧ＶＧを選択し、ＨＦＥＴの電流／電圧特性を検査した。
【００６２】
上述の図３及び図４の各プロットは、それぞれ本発明に係る例示的なＨＦＥＴに関するドレイン電流ＩＤ対ドレイン電圧ＶＤの特性、及びドレイン電流ＩＤ対ゲート電圧ＶＧの特性を示す。
【００６３】
他の変形例の中でもとりわけ、上述の各実施形態で使用した長さよりもゲート長が短いデバイスを製作すること、ゲート長が０．１ミクロンのデバイスを作成すること、ソース・コンタクトとドレイン・コンタクトの間に上述の電圧よりも高い電圧を印加すること、あるいはソース・コンタクトとドレイン・コンタクトの間に１０ボルトの電圧を印加することが可能であることが当業者には容易に理解されるだろう。（後者の２つの変更は、周波数応答性能及び電力性能を高めるはずである。）
【００６４】
結論：
本明細書に開示の積層構造を有する本発明に係るＨＦＥＴ構造は、ＦＥＴの性能、特に高周波及び高電力性能を改善するのに使用することができる。本発明に係る酸化亜鉛ベースＨＦＥＴは、フォトニック及び電子分野の高速及び高電力デバイス応用において多数の用途を有するはずである。このような用途としては、必ずしもそれだけに限定されるわけではないが、高周波レーダ、生物医学的撮像、化合物同定、分子同定及び分子構造、センサ、撮像システム、ならびに原子、分子、気体、蒸気、及び固体の基礎研究等の応用を挙げることができる。
【００６５】
ドレイン・コンタクトとソース・コンタクトの間の電流方向に沿って測定される長さがより短いゲート・コンタクト、適切な形で追加される絶縁層、電流リークの低減に役立つように適切な形で追加されるメサ等、追加的な望ましい特徴を備えた本発明のＨＦＥＴを、本明細書の開示に従って製作することができることが当業者には理解されるだろう。
【００６６】
上記の例は、限定ではなく例示のために記載したものである。同様に、本明細書で使用される用語及び表現は、限定ではなく説明上の用語として使用されており、かかる用語及び表現の使用によって図示及び本明細書に記載される特徴の等価物又はそれらの一部を排除する意図はない。様々な追加、削除、及び変更が可能であるが、これらは本発明の趣旨及び範囲に含まれる。更に、本発明の範囲から逸脱しない限り、本明細書に記載されるあるいは本発明の範囲に含まれる本発明の任意の実施形態のいずれか１つ又は複数の特徴を省略し、変更し、あるいは本発明の他の任意の実施形態のいずれか１つ又は複数の特徴と組み合わせることも可能である。
【技術分野】
【０００１】
（関連出願の相互参照／優先権主張）
本特許出願は、参照によりその内容全体が本明細書に組み込まれる２００７年１０月３０日に出願された米国仮特許出願第６０／９８３６５２号「High-Performance Heterostructure FET Devices and Methods」の優先権を主張する。
【０００２】
本発明は一般に、酸化物半導体ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）デバイスに関し、より詳細には、ＨＦＥＴデバイスの高周波及び高電力性能の改良、ならびにそのようなデバイスに関連する方法に関する。
【背景技術】
【０００３】
電界効果トランジスタ（ＦＥＴ）デバイスは、無線周波数（ＲＦ）電力を増加させる増幅回路で使用される可能性がある。従来のＦＥＴの構造は単純であり、容易に製作することができる。高周波性能を得るために、ヒ化ガリウムが使用されている。また、特に高温条件や高放射条件のような望ましくない動作条件下で高い電力性能を得るために、炭化ケイ素や窒化ガリウムのような広バンドギャップ半導体材料が使用されることもある。
【０００４】
電荷は、ドレイン領域とソース領域の間を通ってＦＥＴの活性半導体層に流れ、ドレインとソースの間にはゲート領域が位置する。活性層にはｎ型又はｐ型の導電性を有する電気的キャリアが存在し、これらのキャリアは、活性層上に形成されるソース領域とドレイン領域の間に電界が発生したことに応答して、また、ゲート電圧に信号電圧が印加されたことに応答して移動する。金属ゲート・コンタクトは、いくつかの異なる手段によって活性層領域との電気的接点を形成することができ、したがっていくつかの異なるＦＥＴタイプが存在する。活性チャネルは、ゲート・コンタクト上の信号に応答して電気的キャリアが移動する活性層内の部分である。ＦＥＴの速度は、高周波におけるそれ自体の動作能力に関連するため、高い速度の応答を得るには高いキャリア移動度が必要とされる。ＦＥＴの高周波動作能力の向上により、ＦＥＴの機能は向上し、ＦＥＴが採用され得る潜在的な用途の数も増加する。当業界では、ＦＥＴの高周波性能を高め、ＦＥＴの最大動作周波数を拡張するエピタキシャル積層構造に関する様々な設計が開示され又は知られている。
【０００５】
上述のとおり、様々なタイプのＦＥＴが存在する。例えば、ＦＥＴは、金属ゲート・コンタクトと活性層の間に中間層を有さないこともあり、その場合は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）が形成される。別法として、ＦＥＴは、ゲート・コンタクトと活性層の間に追加的な材料層を更に含み、それによって接合電界効果トランジスタ（ＪＦＥＴ）を形成することも、ゲート・コンタクトと活性層の間に金属酸化物材料層を含み、それによって金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）を形成することもある。
【０００６】
ＦＥＴの動作周波数の上限は、いくつかの方法によって改善することができる。活性チャネル内にｎ型キャリアを有するＦＥＴでは、高い電子移動度を有することが望ましい。高周波用途では、好ましい活性層材料は、飽和電子ドリフト速度が高い材料とされている。ＦＥＴは積層デバイスであるため、構造体内部の一部の層の構造及び電気的特性がデバイス全体の特性に重大な影響を及ぼす可能性がある。
【０００７】
以下の米国特許には、様々なタイプのＦＥＴが論じられ又は開示されている。これらの米国特許は、参照によりその内容全体が本明細書に組み込まれる。
米国特許第６，８０６，１５７号（Yang et al.）
米国特許第６，５５９，０６８号（Alok et al.）
米国特許第６，２７４，９１６号（Donath et al.）
米国特許第５，８２１，５７６号（Sriran）
米国特許第５，７２９，０４５号（Buynoski）
米国特許第５，６４３，８１１号（Hasegawa）
米国特許第５，３９９，８８３号（Baliga）
米国特許第５，２９８，４４１号（Goronkin et al.）
米国特許第５，２７０，５５４号（Palmour）
米国特許第５，２２７，６４４号（Ueno）
米国特許第５，０８１，５１１号（Tehrani et al.）
米国特許第４，９３５，３７７号（Strifler et al.）
【０００８】
本発明の背景技術を更に説明すると、広バンドギャップ半導体材料は、高温でのデバイス動作に有用である。酸化亜鉛は、広バンドギャップ材料であり、良好な耐放射線性も備える。半導体デバイスを製作するのに十分な特性を有する酸化亜鉛の広バンドギャップ半導体膜は、現在、ｎ型とｐ型の両方のキャリア型で利用可能である。また、広バンドギャップ半導体合金材料は、高温でのデバイス動作に有用である。ベリリウム亜鉛酸化物（beryllium zinc oxide）は、広バンドギャップ材料であり、やはり良好な耐放射線性を備える。半導体デバイスを製作するのに十分な特性を有するベリリウム亜鉛酸化物の広バンドギャップ半導体膜は、現在、ｎ型とｐ型の両方のキャリア型で利用可能である。
【０００９】
また、White et al.の米国特許第６，２９１，０８５号には、ＦＥＴを含む半導体デバイスに組み込むことが可能なｐ型ドープされた酸化亜鉛膜が開示されている。
【００１０】
White et al.の米国特許第６，３４２，３１３号には、少なくとも約１０１５アクセプタ／ｃｍ３の正味アクセプタ濃度を有するｐ型ドープされた金属酸化膜が開示されており、この場合、
（１）上記膜は、第２族（ベリリウム、マグネシウム、カルシウム、ストロンチウム、バリウム、及びラジウム）、第１２族（亜鉛、カドミウム、及び水銀）、第２族及び第１２族、ならびに第１２族及び第１６族（酸素、硫黄、セレニウム、テルリウム、及びポロニウム）元素から成る群から選択される元素の酸化化合物であり、
（２）ｐ型ドーパントは、第１族（水素、リチウム、ナトリウム、カリウム、ルビジウム、セシウム、及びフランシウム）、第１１族（銅、銀、及び金）、第５族（バナジウム、ニオブ、及びタンタル）、ならびに第１５族（窒素、リン、ヒ素、アンチモン、及びビスマス）元素から成る群から選択される元素である。
【００１１】
White et al.の米国特許第６，４１０，１６２号には、ｐ型ドープされた酸化亜鉛膜が開示されており、この場合、ｐ型ドーパントは、第１族、第１１族、第５族、及び第１５族元素から選択され、上記膜は、ＦＥＴを含む半導体デバイスに組み込まれる。この特許には、ｐ型ドープされた酸化亜鉛膜であって、ｐ型ドーパントが第１族、第１１族、第５族、及び第１５族元素から選択され、デバイス内の材料と格子整合するための基板材料として半導体デバイスに組み込まれるｐ型ドープされた酸化亜鉛膜も開示されている。
【００１２】
Ryu el al.の国際特許出願第ＰＣＴ／ＵＳ０６／０２５３４号には、エネルギー・バンドギャップが酸化亜鉛のエネルギー・バンドギャップよりも高くなる（ベリリウム、亜鉛、酸素の）合金と、エネルギー・バンドギャップが酸化亜鉛のエネルギー・バンドギャップよりも低くなる（亜鉛、カドミウム、セレニウム、硫黄、酸素の）合金と、が開示されている。また、少なくとも約１０１５アクセプタ／ｃｍ３の正味アクセプタ濃度を有するｐ型ドープされた（ベリリウム、亜鉛、酸素の）合金、即ちＢｅＺｎＯ合金、及びｐ型ドープされた（亜鉛、カドミウム、セレニウム、酸素の）合金、即ちＺｎＣｄＳｅＯ合金も開示されており、この場合、
（１）ｐ型ドーパントは、第１族（水素、リチウム、ナトリウム、カリウム、ルビジウム、セシウム、及びフランシウム）、第１１族（銅、銀、及び金）、第５族（バナジウム、ニオブ、及びタンタル）、ならびに第１５族（窒素、リン、ヒ素、アンチモン、及びビスマス）元素から成る群から選択される元素であり、
（２）ｐ型ドーパントは、ヒ素を含み、
（３）各合金層は、ＦＥＴを含む半導体デバイスに組み込まれる。
【００１３】
上記で参照した各特許文献は、参照によりその内容全体が本明細書に組み込まれ、本特許出願の一部を構成するものとする。
【００１４】
ヘテロ構造層を備えるＨＦＥＴにより、高周波及び高電力におけるデバイスの性能を改善することができることが当業者には理解されるだろう。高速動作及び高電力動作可能なＨＦＥＴデバイスは、必ずしもそれだけに限定されるわけではないが、通信ネットワーク、レーダ、センサ、医用撮像等の領域を含めた多くの商用及び軍事分野で用いるのに望ましい。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
酸化亜鉛やベリリウム亜鉛酸化物合金材料のような広バンドギャップ半導体材料で製作可能なＨＦＥＴであって、ＨＦＥＴの機能及び速度の性能が改善され、ＨＦＥＴが高電力で使用可能となるようなヘテロ構造を有するＨＦＥＴが必要とされている。
【課題を解決するための手段】
【００１６】
本発明は、他の側面の中でもとりわけ上記の必要性に対処するものである。様々な実施形態及び実践例において、本発明は、ＨＦＥＴデバイスの機能及び速度を改善し、ＨＦＥＴデバイスに特定の高周波及び高電力動作能力をもたらす積層ヘテロ構造（及びそのような積層ヘテロ構造に関する方法）を提供する。
【００１７】
本発明の一実施形態は、単結晶炭化ケイ素基板と、前記単結晶炭化ケイ素基板上に成長する酸化亜鉛の第１の半導体層と、前記第１の半導体層上に成長するｎ型酸化亜鉛の第２の半導体層と、前記第２の半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の第３の半導体層と、を備えるヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を提供する。前記第１の半導体層は、バッファ層として働く。前記第２の半導体層は、活性層として働く。前記第３の半導体層のエネルギー・バンドギャップは、前記第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア及びドレイン領域コンタクト・エリアは、前記第３の層上に位置する。前記ソース・コンタクト・エリア及び前記ドレイン・コンタクト・エリアには電気リード線が施され、オーミック・コンタクトが形成される。前記ソース領域と前記ドレイン領域の間に位置する前記第３の半導体層上には金属ゲート・コンタクトが形成され、それによって前記第３の半導体層に対するショットキー障壁コンタクトが形成される。前記金属ゲート・コンタクトには電気リード線が施される。このように形成されるデバイスが、ＨＦＥＴである。
【００１８】
したがって、本発明によれば、本発明に係る積層ヘテロ構造ＦＥＴ（ＨＦＥＴ）は、エネルギー・バンドギャップが異なる半導体層を利用する。ＨＦＥＴの一例として、活性層よりもエネルギー・バンドギャップが高い半導体層を活性層上に成長させることができる。ソース及びドレインは、最上部の半導体層上に形成することができる。本発明によれば、オーミック・コンタクトを改善するメタライゼーションに先立ってｐ型ベリリウム亜鉛酸化物層上にｐ型酸化亜鉛層を堆積させることが可能となり、オーミック・コンタクトを改善するメタライゼーションに先立ってｐ型ベリリウム亜鉛酸化物層上にｎ型酸化亜鉛層を堆積させることが可能となり、最上部の半導体層上に金属ゲート・コンタクトを形成し、それによって最上部の半導体層との間のショットキー障壁コンタクトを形成することが可能となり、また、それによってＭＥＳＦＥＴを形成することも可能となる。別法として、ゲート・コンタクトを形成する前に最上部の半導体層上に材料を堆積させ、それによってＭＯＳＦＥＴ及びＪＦＥＴデバイスを形成することも可能である。
【００１９】
本発明の範囲を限定するわけではなく、本発明の他の実施形態、例、又は態様は、以下のうちの１つ又は複数を利用又は実現することができる。
１）必ずしもそれだけに限定されるわけではないが、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される単結晶基板。
２）ドープされた単結晶基板。
３）電気的キャリアをＨＦＥＴの酸化亜鉛層に閉じ込めるのに役立つベリリウム亜鉛酸化物層。
４）半導体層として利用される（ベリリウム、マグネシウム、亜鉛、酸素の）合金（ＢｅＭｇＺｎＯ合金）。
５）半導体層として利用される（第ＩＩ族元素の亜鉛、酸素の）合金。
６）半導体層として利用されるＢｅＭｇＺｎＯ合金。マグネシウムを使用して隣接層間の格子整合、及び層と基板又はバッファ層との間の格子整合を改善することができる。
７）半導体層として利用される（亜鉛、カドミウム、セレニウム、硫黄、酸素の）合金（ＺｎＣｄＳｅＳＯ合金）。
８）半導体層として利用される（亜鉛、カドミウム、セレニウム、硫黄、ベリリウム、酸素の）合金（ＢｅＺｎＣｄＳｅＳＯ合金）。ベリリウムを使用して隣接層間の格子整合、及び層と基板又はバッファ層との間の格子整合を改善することができる。
９）ＨＦＥＴ内の最上部の半導体層の一部分を除去して基礎となる半導体層を露出させ、ドレイン及びソースが基礎となる半導体層との間の電気的接触をもたらすようにすることができる。
１０）層をエピタキシャルに成長させてデバイス性能を改善することができる。
【００２０】
以下では添付図面を参照して、本発明の上記及び他の実施形態、例、実践例、及び態様について詳細に説明する。特に、当業者であれば、本発明に関する以下の詳細な説明を本発明の例示的な諸実施形態が図示される添付図面と併せて読めば、本発明の他の詳細、利点、及び特徴、ならびに本発明に係るＨＦＥＴデバイスの動作が実施され得る手法がより明確となるはずである。
【図面の簡単な説明】
【００２１】
【図１】本発明に係るＨＦＥＴの一実施形態を示す概略図である。
【図２Ａ】本発明に係る図１と同様の例示的なＨＦＥＴの上面図である。
【図２Ｂ】図１と同様の例示的なＨＦＥＴの立面図である。
【図３】図１と同様の例示的なＨＦＥＴのドレイン‐ソース間印加電圧の関数としてドレイン電流をプロットした図である。
【図４】図１と同様の例示的なＨＦＥＴに関して、ドレイン電圧のある選択値においてソースに関して測定されたドレイン電流とゲート・バイアス電圧の関係をプロットした図である。
【図５】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図６】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図７】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図８】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図９】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１０】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１１】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１２】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１３】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１４】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１５】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１６】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１７】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１８】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図１９】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図２０】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図２１】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図２２】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図２３】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図２４】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【図２５】本発明に係るＨＦＥＴの別の実施形態を示す概略図である。
【発明を実施するための形態】
【００２２】
本発明に係るＨＦＥＴ１００の一実施形態の概略図である。特に、図１は、本発明に係るＨＦＥＴの積層構造を示す断面図である。
【００２３】
図１に示されるように、単結晶炭化ケイ素基板１０２上に酸化亜鉛の第１の半導体層１０４を成長させる。第１の半導体層１０４上にはｎ型酸化亜鉛の第２の半導体層１０６を成長させ、第２の半導体層１０６上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層１０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア１１４及びドレイン領域コンタクト・エリア１１０は、第３の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１１４’及び１１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクト１１２には電気リード線１１２’が施される。このように形成されるデバイスが、ＨＦＥＴである。
【００２４】
例えば層を成長させる技法、電気リード線を施す技法、及び金属ゲート・コンタクトを形成する技法は、当業界で知られる技法、あるいは本特許出願の発明者のうちの１人又は複数による他の特許出願（参照により本明細書に組み込まれる）に記載される技法を含む可能性がある。
【００２５】
図２Ａは、本発明に係る図１の例示的なＨＦＥＴ１００の概略上面図であり、ソース１１４、ドレイン１１０、及びゲート１１２の電極レイアウトを示している。ソース・コンタクト・エリアとドレイン・コンタクト・エリアの分離は、Ｇで示されるゲート長である。ゲート電極の長さはＷで示され、ソースとドレインをつなぐ線に沿って測定される。第１の実施形態では、Ｇ＝４０μｍ（４０ミクロン）、Ｗ＝３０μｍ（３０ミクロン）である。
【００２６】
図２Ｂは、本発明に係る図１の例示的なＨＦＥＴ１００の概略立面図であり、デバイス（本例ではｐ型ＺｎＯの第２の層１０６’が使用される）を含む半導体層と、ソース１１４、ゲート１１２、及びドレイン１１０の位置とを示している。
【００２７】
図３は、本発明に係るヘテロ構造電界効果トランジスタ（ＨＦＥＴ）の第１の実施形態について、ソースに関して測定された＋２ボルト〜−６ボルトの範囲のゲート印加電圧ＶＧの各選択値において、ドレイン電流ＩＤ（単位：アンペア（Ａ））をドレイン‐ソース間印加電圧ＶＤＳ（単位：ボルト）の関数としてプロットしたものである。ゲート長は、３０ミクロンである。活性層は、ヒ素でドープされたｐ型酸化亜鉛である。
【００２８】
図４は、本発明に係るヘテロ構造電界効果トランジスタ（ＨＦＥＴ）の第１の実施形態について、ソースに関して測定された＋５ボルトと等しいドレイン電圧ＶＤの選択値において、ソースに関して測定されたドレイン電流ＩＤ対ゲート・バイアス電圧ＶＧの関係を示す。活性層は、ガリウムでドープされたｎ型酸化亜鉛である。
【００２９】
ＺｎＯの第１の層及びｎ型ＢｅＺｎＯの第２の層（より高いバンドギャップ）を使用した例：
図５は、本発明のＨＦＥＴの別の実施形態５００を示す。酸化亜鉛の第１の半導体層５０４は、単結晶炭化ケイ素基板５０２上に成長する。第１の半導体層上にはｐ型酸化亜鉛の第２の半導体層５０６を成長させ、第２の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層５０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア５１４及びドレイン領域コンタクト・エリア５１０は、第３の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアにはそれぞれ電気リード線５１４’及び５１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト５１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線５１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ５００である。
【００３０】
図６は、本発明のＨＦＥＴの別の実施形態６００を示す。単結晶炭化ケイ素基板６０２上に酸化亜鉛の第１の半導体層６０４を成長させる。第１の半導体層上には非ドープ酸化亜鉛の第２の半導体層６０６を成長させ、第２の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層６０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア６１４及びドレイン領域コンタクト・エリア６１０は、第３の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線６１４’及び６１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト６１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクト６１２には電気リード線６１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ６００である。
【００３１】
上記と同様であるがバッファ層を含まない例：
図７は、本発明のＨＦＥＴの別の実施形態を示す。単結晶炭化ケイ素基板上にｎ型酸化亜鉛の第１の半導体層７０６を成長させ、第１の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第２の半導体層７０８を成長させる。第１の半導体層は、活性層として働く。第２の半導体層のエネルギー・バンドギャップは、第１の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア７１４及びドレイン領域コンタクト・エリア７１０は、第２の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線７１４’及び７１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第２の半導体層上には金属ゲート・コンタクト７１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクト７１２には電気リード線７１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ７００である。
【００３２】
ＺｎＯの第１の層及びｐ型ＢｅＺｎＯの第２の層を使用した、バッファ層を含む例：
図８は、本発明のＨＦＥＴの別の実施形態８００を示す。単結晶炭化ケイ素基板８０２上に酸化亜鉛の第１の半導体層８０４を成長させる。第１の半導体層上にはｎ型酸化亜鉛の第２の半導体層８０６を成長させ、第２の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第３の半導体層８０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア８１４及びドレイン領域コンタクト・エリア８１０は、第３の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線８１４’及び８１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト８１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線８１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ８００である。
【００３３】
図９は、本発明のＨＦＥＴの別の実施形態９００を示す。単結晶炭化ケイ素基板９０２上に酸化亜鉛の第１の半導体層９０４を成長させる。第１の半導体層上にはｐ型酸化亜鉛の第２の半導体層９０６を成長させ、第２の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第３の半導体層９０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア９１４及びドレイン領域コンタクト・エリア９１０は、第３の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線９１４’及び９１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト９１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線９１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ９００である。
【００３４】
図１０は、本発明のＨＦＥＴの別の実施形態１０００を示す。単結晶炭化ケイ素基板１００２上に酸化亜鉛の第１の半導体層１００４を成長させる。第１の半導体層上には非ドープ酸化亜鉛の第２の半導体層１００６を成長させ、第２の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第３の半導体層１００８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア１０１４及びドレイン領域コンタクト・エリア１０１０は、第３の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１０１４’及び１０１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１０１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線１０１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１０００である。
【００３５】
バッファ層を含まない例：
図１１は、本発明のＨＦＥＴの別の実施形態１１００を示す。単結晶炭化ケイ素基板１１０２上にｎ型酸化亜鉛の第１の半導体層１１０６を成長させ、第１の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第２の半導体層１１０８を成長させる。第１の半導体層は、活性層として働く。第２の半導体層のエネルギー・バンドギャップは、第１の半導体層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア１１１４及びドレイン領域コンタクト・エリア１１１０は、第２の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアにはそれぞれ電気リード線１１１４’及び１１１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第２の半導体層上には金属ゲート・コンタクト１１１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線１１１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１１００である。
【００３６】
ＢｅＺｎＯ（より高いバンドギャップ）の第１の層、最上部のｎ型ＺｎＯ、及びＺｎＯバッファ層を使用した例：
図１２は、本発明のＨＦＥＴのまた別の実施形態１２００を示す。単結晶炭化ケイ素基板１２０２上に酸化亜鉛の第１の半導体層１２０４を成長させる。第１の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第２の半導体層１２０６を成長させ、第２の半導体層上にはｎ型酸化亜鉛の第３の半導体層１２０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層のエネルギー・バンドギャップは、第３の半導体層のエネルギー・バンドギャップよりも大きい。第３の半導体層は、活性層として働く。ソース領域コンタクト・エリア１２１４及びドレイン領域コンタクト・エリア１２１０は、第３の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１２１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１２１４’及び１２１０’が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線１２１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１２００である。
【００３７】
図１３は、本発明のＨＦＥＴの更に別の実施形態１３００を示す。単結晶炭化ケイ素基板１３０２上に酸化亜鉛の第１の半導体層１３０４を成長させる。第１の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第２の半導体層１３０６を成長させ、第２の半導体層上にはｎ型酸化亜鉛の第３の半導体層１３０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層のエネルギー・バンドギャップは、第３の半導体層のエネルギー・バンドギャップよりも大きい。第３の半導体層は、活性層として働く。ソース領域コンタクト・エリア１３１４及びドレイン領域コンタクト・エリア１３１０は、第３の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１３１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１３１４’及び１３１０’が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線１３１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１３００である。
【００３８】
図１４は、本発明のＨＦＥＴの別の実施形態１４００を示す。単結晶炭化ケイ素基板１４０２上に酸化亜鉛の第１の半導体層１４０４を成長させる。第１の半導体層上には非ドープ・ベリリウム亜鉛酸化物合金の第２の半導体層１４０６を成長させ、第２の半導体層上にはｎ型酸化亜鉛の第３の半導体層１４０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層のエネルギー・バンドギャップは、第３の半導体層のエネルギー・バンドギャップよりも大きい。第３の半導体層は、活性層として働く。ソース領域コンタクト・エリア１４１４及びドレイン領域コンタクト・エリア１４１０は、第３の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１４１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１４１４’及び１４１０’が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線１４１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１４００である。
【００３９】
バッファ層を含まない例：
図１５は、本発明のＨＦＥＴの別の実施形態１５００を示す。単結晶炭化ケイ素基板１５０２上に非ドープ・ベリリウム亜鉛酸化物合金の第１の半導体層１５０４を成長させ、第１の半導体層上にはｎ型酸化亜鉛の第２の半導体層１５０６を成長させる。第１の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第２の半導体層は、活性層として働く。ソース領域コンタクト・エリア１５１４及びドレイン領域コンタクト・エリア１５１０は、第２の層上に位置する。ソース領域とドレイン領域の間に位置する第２の半導体層上には金属ゲート・コンタクト１５１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１５１４’及び１５１０’が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線１５１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１５００である。
【００４０】
ドレイン・コンタクト及びソース・コンタクトが最上部のＢｅＺｎＯ層を「貫通（punch through）」し、ＺｎＯ層と電気的に接触する例：
図１６は、本発明に係るＨＦＥＴ１６００の概略図であり、図１と同様であるがいくつかの差異を含む積層構造を有する断面を示している。図１６に示されるように、単結晶炭化ケイ素基板１６０２上に酸化亜鉛の第１の半導体層１６０４を成長させる。第１の半導体層上にはｎ型酸化亜鉛の第２の半導体層１６０６を成長させ、第２の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層１６０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第３の層の各部分１６１５及び１６１１を除去して第２の半導体層上のアクセス・サイトを露出させ、第２の半導体層上に位置するソース領域コンタクト・エリア１６１４及びドレイン領域コンタクト・エリア１６１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１６１４’及び１６１０’が施され、第２の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１６１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線１６１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１６００である。
【００４１】
図１７は、本発明のＨＦＥＴの別の実施形態１７００を示す。単結晶炭化ケイ素基板１７０２上に酸化亜鉛の第１の半導体層１７０４を成長させる。第１の半導体層上にはｐ型酸化亜鉛の第２の半導体層１７０６を成長させ、第２の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層１７０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第３の層の各部分１７１５及び１７１１を除去して第２の半導体層上のアクセス・サイトを露出させ、第２の半導体層上に位置するソース領域コンタクト・エリア１７１４及びドレイン領域コンタクト・エリア１７１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１７１４’及び１７１０’が施され、第２の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１７１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線１７１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１７００である。
【００４２】
図１８は、本発明のＨＦＥＴの別の実施形態１８００を示す。単結晶炭化ケイ素基板１８０２上に酸化亜鉛の第１の半導体層１８０４を成長させる。第１の半導体層上には非ドープ酸化亜鉛の第２の半導体層１８０６を成長させ、第２の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層１８０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第３の層の各部分１８１５及び１８１１を除去して第２の半導体層上のアクセス・サイトを露出させ、第２の半導体層上に位置するソース領域コンタクト・エリア１８１４及びドレイン領域コンタクト・エリア１８１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１８１４’及び１８１０’が施され、第２の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト１８１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線１８１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１８００である。
【００４３】
バッファを含まない例：
図１９は、本発明のＨＦＥＴの別の実施形態１９００を示す。単結晶炭化ケイ素基板１９０２上にｎ型酸化亜鉛の第１の半導体層１９０４を成長させ、第１の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第２の半導体層１９０６を成長させる。第１の半導体層は、活性層として働く。第２の半導体層のエネルギー・バンドギャップは、第１の半導体層のエネルギー・バンドギャップよりも大きい。層１９０６の各部分１９１５及び１９１１を除去して層１９０４上のアクセス・サイトを露出させ、ソース領域コンタクト・エリア１９１４及びドレイン領域コンタクト・エリア１９１０を形成する。ソース領域コンタクト・エリア１９１４及びドレイン領域コンタクト・エリア１９１０は、第２の層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線１９１４’及び１９１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第２の半導体層上には金属ゲート・コンタクト１９１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線１９１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ１９００である。
【００４４】
第１の層のＺｎＯ、第２の層のｐ型ＢｅＺｎＯ（より高いバンドギャップ）、バッファ層、及び「貫通」を用いた例：
図２０は、本発明のＨＦＥＴの別の実施形態２０００を示す。単結晶炭化ケイ素基板２００２上に酸化亜鉛の第１の半導体層２００４を成長させる。第１の半導体層上にはｎ型酸化亜鉛の第２の半導体層２００６を成長させ、第２の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第３の半導体層２００８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第２の層の各部分２０１５及び２０１１を除去して第１の半導体層上のアクセス・サイトを露出させ、第１の半導体層上に位置するソース領域コンタクト・エリア２０１４及びドレイン領域コンタクト・エリア２０１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線２０１４’及び２０１０’が施され、第１の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト２０１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線２０１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ２０００である。
【００４５】
図２１は、本発明のＨＦＥＴの別の実施形態２１００を示す。単結晶炭化ケイ素基板２１０２上に酸化亜鉛の第１の半導体層２１０４を成長させる。第１の半導体層上にはｐ型酸化亜鉛の第２の半導体層２１０６を成長させ、第２の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第３の半導体層２１０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第３の層の各部分２１１５及び２１１１を除去して第２の半導体層上のアクセス・サイトを露出させ、第２の半導体層上に位置するソース領域コンタクト・エリア２１１４及びドレイン領域コンタクト・エリア２１１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線２１１４’及び２１１０’が施され、第２の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト２１１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線２１１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ２１００である。
【００４６】
図２２は、本発明のＨＦＥＴの別の実施形態２２００を示す。単結晶炭化ケイ素基板２２０２上に酸化亜鉛の第１の半導体層２２０４を成長させる。第１の半導体層上には非ドープ酸化亜鉛の第２の半導体層２２０６を成長させ、第２の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第３の半導体層２２０８を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層は、活性層として働く。第３の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第３の層の各部分２２１５及び２２１１を除去して第２の半導体層上のアクセス・サイトを露出させ、第２の半導体層上に位置するソース領域コンタクト・エリア２２１４及びドレイン領域コンタクト・エリア２２１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線２２１４’及び２２１０’が施され、第２の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第３の半導体層上には金属ゲート・コンタクト２２１２が形成され、それによって第３の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線２２１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ２２００である。
【００４７】
バッファ層を含まない例：
図２３は、本発明のＨＦＥＴの別の実施形態２３００を示す。単結晶炭化ケイ素基板２３０２上にｎ型酸化亜鉛の第１の半導体層２３０４を成長させ、第１の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第２の半導体層２３０６を成長させる。第１の半導体層は、活性層として働く。第２の半導体層のエネルギー・バンドギャップは、第１の半導体層のエネルギー・バンドギャップよりも大きい。第２の層の各部分２３１５及び２３１１を除去して第１の半導体層上のアクセス・サイトを露出させ、第１の半導体層上に位置するソース領域コンタクト・エリア２３１４及びドレイン領域コンタクト・エリア２３１０を形成する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線２３１４’及び２３１０’が施され、第１の半導体層に対するオーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置する第２の半導体層上には金属ゲート・コンタクト２３１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線２３１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ２３００である。
【００４８】
ＧａＮ基板、ＺｎＯ薄層、及びＢｅＺｎＯ最上層を含む例：
図２４は、本発明のＨＦＥＴの別の実施形態２４００を示す。窒化ガリウム基板２４０２上にｎ型酸化亜鉛の第１の半導体層２４０４を成長させ、この酸化亜鉛半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第２の半導体層２４０６を成長させる。酸化亜鉛半導体層の厚さは、約１０ｎｍ〜１０，０００ｎｍの範囲内、より好ましくは約１００〜１０００ｎｍの範囲内である。酸化亜鉛半導体層は、活性層として働く。ｎ型ベリリウム亜鉛酸化物合金層のエネルギー・バンドギャップは、酸化亜鉛層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア２４１４及びドレイン領域コンタクト・エリア２４１０は、ｎ型ベリリウム亜鉛酸化物合金層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線２４１４’及び２４１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置するｎ型ベリリウム亜鉛酸化物合金層上には金属ゲート・コンタクト２４１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線２４１２’が施される。このように形成されるデバイスが、本発明に係るＨＦＥＴ２４００である。
【００４９】
基板上のＧａＮ層、ＺｎＯ薄層、及びＢｅＺｎＯ最上層を含む例：
図２５は、本発明のＨＦＥＴの別の実施形態２５００を示す。基板２５０２上に窒化ガリウムの第１の半導体層２５０４を成長させる。窒化ガリウム層上にはｎ型酸化亜鉛の第２の半導体層２５０６を成長させ、酸化亜鉛半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第３の半導体層２５０８を成長させる。酸化亜鉛半導体層の厚さは、約１０ｎｍ〜１０，０００ｎｍの範囲内、より好ましくは約１００〜１０００ｎｍの範囲内である。酸化亜鉛半導体層は、活性層として働く。ｎ型ベリリウム亜鉛酸化物合金層のエネルギー・バンドギャップは、酸化亜鉛層のエネルギー・バンドギャップよりも大きい。ソース領域コンタクト・エリア２５１４及びドレイン領域コンタクト・エリア２５１０は、ｎ型ベリリウム亜鉛酸化物合金層上に位置する。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線２５１４’及び２５１０’が施され、オーミック・コンタクトが形成される。ソース領域とドレイン領域の間に位置するｎ型ベリリウム亜鉛酸化物合金層上には金属ゲート・コンタクト２５１２が形成され、それによって第２の半導体層に対するショットキー障壁コンタクトが形成される。金属ゲート・コンタクトには電気リード線２５１２’が施される。基板の材料は、必ずしもそれだけに限定されるわけではないが、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される。このように形成されるデバイスが、本発明に係るＨＦＥＴ２５００である。
【００５０】
ＢｅＺｎＯ層及び最上部のｎ型ＺｎＯを含む追加的なＨＦＥＴ例：
本発明の他の多くの実施形態、例、及び変形例が可能であり、これらは添付の特許請求の範囲で定義される本発明の趣旨及び範囲に含まれる。更なる例として、図１及び他の図面に示されるような積層構造を使用する本発明のＨＦＥＴの別の実施形態では、単結晶炭化ケイ素基板上に酸化亜鉛の第１の半導体層を成長させる。第１の半導体層上にはｎ型ベリリウム亜鉛酸化物合金の第２の半導体層を成長させ、第２の半導体層上にはｎ型酸化亜鉛の第３の半導体層を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層のエネルギー・バンドギャップは、第３の半導体層のエネルギー・バンドギャップよりも大きい。第３の半導体層は、活性層として働く。ソース領域コンタクト・エリア及びドレイン領域コンタクト・エリアは、第３の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には絶縁層領域が形成され、絶縁層領域上には金属ゲート・コンタクトが更に形成され、それによって第３の半導体層に対する金属‐絶縁体‐半導体コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線が施される。このように形成されるデバイスが、ＨＦＥＴである。
【００５１】
本発明の別のＨＦＥＴ例では、単結晶炭化ケイ素基板上に酸化亜鉛の第１の半導体層を成長させる。第１の半導体層上にはｐ型ベリリウム亜鉛酸化物合金の第２の半導体層を成長させ、第２の半導体層上にはｎ型酸化亜鉛の第３の半導体層を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層のエネルギー・バンドギャップは、第３の半導体層のエネルギー・バンドギャップよりも大きい。第３の半導体層は、活性層として働く。ソース領域コンタクト・エリア及びドレイン領域コンタクト・エリアは、第３の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には絶縁層領域が形成され、絶縁層領域上には金属ゲート・コンタクトが更に形成され、それによって第３の半導体層に対する金属‐絶縁体‐半導体コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線が施される。このように形成されるデバイスが、ＨＦＥＴである。
【００５２】
本発明の別のＨＦＥＴ例では、単結晶炭化ケイ素基板上に酸化亜鉛の第１の半導体層を成長させる。第１の半導体層上には非ドープ・ベリリウム亜鉛酸化物合金の第２の半導体層を成長させ、第２の半導体層上にはｎ型酸化亜鉛の第３の半導体層を成長させる。第１の半導体層は、バッファ層として働く。第２の半導体層のエネルギー・バンドギャップは、第３の半導体層のエネルギー・バンドギャップよりも大きい。第３の半導体層は、活性層として働く。ソース領域コンタクト・エリア及びドレイン領域コンタクト・エリアは、第３の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には絶縁層領域が形成され、絶縁層領域上には金属ゲート・コンタクトが更に形成され、それによって第３の半導体層に対する金属‐絶縁体‐半導体コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線が施される。このように形成されるデバイスが、ＨＦＥＴである。
【００５３】
本発明の別のＨＦＥＴ例では、単結晶炭化ケイ素基板上に非ドープ・ベリリウム亜鉛酸化物合金の第１の半導体層を成長させ、第１の半導体層上にはｎ型酸化亜鉛の第２の半導体層を成長させる。第１の半導体層のエネルギー・バンドギャップは、第２の半導体層のエネルギー・バンドギャップよりも大きい。第２の半導体層は、活性層として働く。ソース領域コンタクト・エリア及びドレイン領域コンタクト・エリアは、第２の層上に位置する。ソース領域とドレイン領域の間に位置する第３の半導体層上には絶縁層領域が形成され、絶縁層領域上には金属ゲート・コンタクトが更に形成され、それによって第２の半導体層に対する金属‐絶縁体‐半導体コンタクトが形成される。ソース・コンタクト・エリア及びドレイン・コンタクト・エリアには電気リード線が施され、オーミック・コンタクトが形成される。金属ゲート・コンタクトには電気リード線が施される。このように形成されるデバイスが、ＨＦＥＴである。
【００５４】
本発明の他の可能な例、実践例、実施形態、又は態様では、以下のことが可能となる：
１）ＨＦＥＴ構造は、単結晶基板上に成長させたバッファ層を利用することができる。
２）ＨＦＥＴ構造内の１つ又は複数の層をエピタキシャルに成長させることができる。
３）必ずしもそれだけに限定されるわけではないが、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される基板を有するＨＦＥＴ構造を作成することができる。
４）必ずしもそれだけに限定されるわけではないが、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される非ドープの基板を有するＨＦＥＴ構造を作成することができる。
５）必ずしもそれだけに限定されるわけではないが、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択されるｎ型の基板を有するＨＦＥＴ構造を作成することができる。
６）必ずしもそれだけに限定されるわけではないが、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択されるｐ型の基板を有するＨＦＥＴ構造を作成することができる。
７）基板と第１の半導体ｎ型層との間にバッファ層が存在しない場合は、ｎ型の基板及びｎ型の第１の半導体層が１つのエンティティを含むようなｎ型の基板を有する構造を作成することができる。
８）基板と第１の半導体ｐ型層との間にバッファ層が存在しない場合は、ｐ型の基板及びｐ型の第１の半導体層が１つのエンティティを含むようなｐ型の基板を有する構造を作成することができる。
９）ショットキー金属‐絶縁体‐半導体障壁をゲート・コンタクトとしてＭＥＳＦＥＴが形成される構造を作成することができる。
１０）ゲート・コンタクトと最上部の半導体層との間に材料層が配置され、材料は、必ずしもそれだけに限定されるわけではないが、酸化物、酸化物化合物、金属酸化物化合物、及び誘電体を含むリストから選択される絶縁体であり、それによってＭＯＳＦＥＴが形成される構造を作成することができる。
１１）ゲート・コンタクトとゲート・コンタクトがその上に堆積される半導体層との間に材料層が配置され、それによって接合電界効果トランジスタ（ＪＦＥＴ）が形成される構造を作成することができる。
１２）オーミック・コンタクトを改善するために、ソース・コンタクト・エリア及びドレイン・コンタクト・エリアに電気リード線を施す前に、ソース・コンタクト・エリア又はドレイン・コンタクト・エリア上、あるいはその両方のコンタクト・エリア上に最上部の半導体層よりも高い導電性を有する酸化物層を堆積させた構造を作成することができる。
１３）ＨＦＥＴ積層構造内の少なくとも１つの酸化物層は、（第ＩＩ族の亜鉛、酸素の）合金とすることができる。
１４）ＨＦＥＴ積層構造内の少なくとも１つの酸化物層は、ＢｅＺｎＯ、ＭｇＺｎＯ、ＢｅＭｇＯ、及びＢｅＭｇＺｎＯ合金とすることができる。
１５）ＨＦＥＴ積層構造内の少なくとも１つの酸化物層は、（亜鉛、カドミウム、セレニウム、硫黄、酸素の）合金とすることができる。
１６）ＨＦＥＴ積層構造内の少なくとも１つの酸化物層は、ＺｎＣｄＳｅＯ、ＺｎＣｄＳＯ、ＺｎＣｄＳＳｅＯ、ＺｎＳＳｅＯ、ＺｎＳＯ、及びＺｎＳｅＯ合金とすることができる。
１７）ＨＦＥＴ積層構造内の少なくとも１つの酸化物層は、１つ又は複数の他の層又は基板との格子整合を改善するために、Ｂｅを添加したＺｎＣｄＳｅＯ、ＺｎＣｄＳＯ、ＺｎＣｄＳＳｅＯ、ＺｎＳＳｅＯ、ＺｎＳＯ、及びＺｎＳｅＯ合金とすることができる。
１８）ＨＦＥＴ積層構造内の少なくとも１つの酸化物層は、エピタキシャルに堆積させることができる。
１９）バッファ層は、必ずしもそれだけに限定されるわけではないが、酸化亜鉛及び窒化ガリウムを含むリストから選択される基板上に堆積させることができる。
２０）ｎ型酸化亜鉛半導体層のドーパントがボロン、アルミニウム、ガリウム、インジウム、タリウム、フッ素、塩素、臭素、及びヨウ素から成る群から選択される少なくとも１つの元素であるような構造を作成することができる。
２１）ｐ型酸化亜鉛半導体層のドーパントが第１族、第１１族、第５族、及び第１５族元素から選択される少なくとも１つの元素であるような構造を作成することができる。
２２）ｐ型酸化亜鉛半導体層のドーパントがヒ素、リン、アンチモン、及び窒素から成る群から選択されような構造、あるいは本発明の特定の一態様ではｐ型酸化亜鉛半導体層のドーパントをヒ素のみとすることが可能な構造を作成することができる。
２３）ｎ型酸化亜鉛基板のドーパントがボロン、アルミニウム、ガリウム、インジウム、タリウム、フッ素、塩素、臭素、及びヨウ素から成る群から選択される少なくとも１つの元素であるような構造を作成することができる。
２４）別法として、ｐ型酸化亜鉛基板のドーパントが第１族、第１１族、第５族、及び第１５族元素から選択される少なくとも１つの元素、あるいはヒ素、リン、アンチモン、及び窒素から成る群から選択される１つ又は複数の元素、あるいは一例ではヒ素のみであるような構造を作成することもできる。
２５）ｎ型ベリリウム亜鉛酸化物合金半導体層のドーパントがボロン、アルミニウム、ガリウム、インジウム、タリウム、フッ素、塩素、臭素、及びヨウ素から成る群から選択される少なくとも１つの元素であるような構造を作成することができる。
２６）ｐ型ベリリウム亜鉛酸化物合金半導体層のドーパントが第１族、第１１族、第５族、及び第１５族元素から選択される少なくとも１つの元素であるような構造を作成することができる。
２７）ｐ型ベリリウム亜鉛酸化物合金半導体層のドーパントがヒ素、リン、アンチモン、及び窒素から成る群から選択されるような構造、あるいは本発明の特定の一実施形態ではｐ型酸化亜鉛半導体層のドーパントをヒ素のみとすることが可能な構造を作成することができる。
２８）ｎ型ベリリウム亜鉛酸化物合金基板のドーパントがボロン、アルミニウム、ガリウム、インジウム、タリウム、フッ素、塩素、臭素、及びヨウ素から成る群から選択される少なくとも１つの元素であるような構造を作成することができる。
２９）別法として、ｐ型ベリリウム亜鉛酸化物合金基板のドーパントが第１族、第１１族、第５族、及び第１５族元素から選択される少なくとも１つの元素、あるいはヒ素、リン、アンチモン、及び窒素から成る群から選択される少なくとも１つの元素、あるいは特にヒ素のみであるような構造を作成することもできる。
３０）別法として、半導体層のドーパントが成長中に添加され得るような構造を作成することもできる。
３１）別法として、必ずしもそれだけに限定されるわけではないが、熱フラックス、元素フラックス、プラズマ・フラックス、拡散、熱拡散、及び／又はイオン注入を含むプロセス方法によって半導体層のドーパントが添加され得るような構造を作成することもできる。
【００５５】
以下で説明する追加的な例を読めば、本発明及びその技術的利点の更なる理解が得られるはずである。
【００５６】
本発明の更なる例及び説明：
以下の論述では、本発明の様々な実施形態及び例ならびにそれらの特徴について更に説明する。上述のとおり、本発明は、ＨＦＥＴデバイスの性能、特にＨＦＥＴデバイスの高周波及び高電力性能を改善するための積層ヘテロ構造ＨＦＥＴデバイスに関するものである。
【００５７】
以下では、金属半導体ショットキー障壁ゲート電極を有するＨＦＥＴに関する特定の一実施形態について説明するが、本明細書の他の個所でも述べたように、本発明は、例えばＭＯＳＦＥＴやＪＦＥＴのような他のタイプのＨＦＥＴ、ならびに他の構成及びＨＦＥＴタイプに関しても実施することが可能であることを理解していただきたい。
【００５８】
本発明の一実施形態では、バルク非ドープ炭化ケイ素結晶から切り出されたｎ型導電性の研磨炭化ケイ素ウェハを基板として使用した。このウェハをハイブリッド・ビーム蒸着反応器に配置し、約７５０℃に加熱した。圧力を約１×１０−５ｔｏｒｒ（約０．００１３３Ｐａ）に下げ、ＲＦ酸素プラズマで３０分間基板を洗浄した。次に、温度を６５０℃に下げ、その後、炭化ケイ素基板上に非ドープ酸化亜鉛の第１の層を約０．３ミクロンの厚さまで堆積させた。次に、温度を５５０℃に下げ、ヒ素元素でドープしたｎ型酸化亜鉛を含む第２の半導体層を第１の半導体層上に堆積させた。ガリウムでドープした堆積ｎ型酸化亜鉛層の全体の厚さは、約０．３ミクロンであった。次に、ガリウム元素でドープしたｎ型ベリリウム亜鉛酸化物合金を含む第３の半導体層を第２の半導体層上に堆積させた。ガリウムでドープした堆積ｎ型ベリリウム亜鉛酸化物合金層の全体の厚さは、約３０ｎｍであった。
【００５９】
（酸化亜鉛層、ｎ型酸化亜鉛層、ｐ型酸化亜鉛層、及び特にヒ素及び他の材料（例えばベリリウム亜鉛酸化物を含む可能性がある）でドープしたｐ型酸化亜鉛層を堆積させるのに有用な１つ又は複数の例示的なプロセスのより詳細な説明は、例えば米国特許第６，４７５，８２５号（White et al.）、同第６，６１０，１４１号（White et al.）、国際特許出願第ＰＣＴ／ＵＳ０３／２７１４３号（Ryu et al.）、同第ＰＣＴ／ＵＳ０５／０４３８２１号（Ryu et al.）、及び同第ＰＣＴ／ＵＳ０６／０１１６１９号（Ryu et al.）に記載されている。これらはそれぞれ、参照によりその内容全体が本明細書に組み込まれ、本願の一部を構成するものとする。）
【００６０】
次に、堆積層を含むウェハを反応器から取り出した。離間した別個のソース領域及びドレイン領域において、ガリウムでドープしたｎ型ベリリウム亜鉛酸化物合金層に対するオーミック電気コンタクトを作成し、それぞれソース・コンタクト及びドレイン・コンタクトを形成した。ソース・コンタクトとドレイン・コンタクトの間に位置するゲート・コンタクトには金属半導体ショットキー障壁を形成した。ドレインに対するオーミック・コンタクトは、Ｎｉ及びＴｉ金属で作成した。ＨＦＥＴのゲート幅とゲート長の比は約５であり、ゲート厚さは非常に薄く、１０〜１５０ｎｍの範囲であった。
【００６１】
ソース・コンタクトとドレイン・コンタクトの間にドレイン電圧ＶＤを印加し、ドレイン電圧ＶＤに関して測定されるゲート電圧ＶＧを選択し、ＨＦＥＴの電流／電圧特性を検査した。
【００６２】
上述の図３及び図４の各プロットは、それぞれ本発明に係る例示的なＨＦＥＴに関するドレイン電流ＩＤ対ドレイン電圧ＶＤの特性、及びドレイン電流ＩＤ対ゲート電圧ＶＧの特性を示す。
【００６３】
他の変形例の中でもとりわけ、上述の各実施形態で使用した長さよりもゲート長が短いデバイスを製作すること、ゲート長が０．１ミクロンのデバイスを作成すること、ソース・コンタクトとドレイン・コンタクトの間に上述の電圧よりも高い電圧を印加すること、あるいはソース・コンタクトとドレイン・コンタクトの間に１０ボルトの電圧を印加することが可能であることが当業者には容易に理解されるだろう。（後者の２つの変更は、周波数応答性能及び電力性能を高めるはずである。）
【００６４】
結論：
本明細書に開示の積層構造を有する本発明に係るＨＦＥＴ構造は、ＦＥＴの性能、特に高周波及び高電力性能を改善するのに使用することができる。本発明に係る酸化亜鉛ベースＨＦＥＴは、フォトニック及び電子分野の高速及び高電力デバイス応用において多数の用途を有するはずである。このような用途としては、必ずしもそれだけに限定されるわけではないが、高周波レーダ、生物医学的撮像、化合物同定、分子同定及び分子構造、センサ、撮像システム、ならびに原子、分子、気体、蒸気、及び固体の基礎研究等の応用を挙げることができる。
【００６５】
ドレイン・コンタクトとソース・コンタクトの間の電流方向に沿って測定される長さがより短いゲート・コンタクト、適切な形で追加される絶縁層、電流リークの低減に役立つように適切な形で追加されるメサ等、追加的な望ましい特徴を備えた本発明のＨＦＥＴを、本明細書の開示に従って製作することができることが当業者には理解されるだろう。
【００６６】
上記の例は、限定ではなく例示のために記載したものである。同様に、本明細書で使用される用語及び表現は、限定ではなく説明上の用語として使用されており、かかる用語及び表現の使用によって図示及び本明細書に記載される特徴の等価物又はそれらの一部を排除する意図はない。様々な追加、削除、及び変更が可能であるが、これらは本発明の趣旨及び範囲に含まれる。更に、本発明の範囲から逸脱しない限り、本明細書に記載されるあるいは本発明の範囲に含まれる本発明の任意の実施形態のいずれか１つ又は複数の特徴を省略し、変更し、あるいは本発明の他の任意の実施形態のいずれか１つ又は複数の特徴と組み合わせることも可能である。
【特許請求の範囲】
【請求項１】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きい第２の酸化物半導体層と、
を備えるＨＦＥＴ。
【請求項２】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さい第２の酸化物半導体層と、
を備えるＨＦＥＴ。
【請求項３】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きい第２の酸化物半導体層と、
を備えるＨＦＥＴ。
【請求項４】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さい第２の酸化物半導体層と、
を備えるＨＦＥＴ。
【請求項５】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きい第２の酸化物半導体層と、
前記第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項６】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さい第２の酸化物半導体層と、
前記第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項７】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きい第２の酸化物半導体層と、
前記第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項８】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さい第２の酸化物半導体層と、
前記第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項９】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｎ型の第２の酸化物半導体層と、
前記ｎ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１０】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｎ型の第２の酸化物半導体層と、
前記ｎ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１１】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープの第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｎ型の第２の酸化物半導体層と、
前記ｎ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１２】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｎ型の第２の酸化物半導体層と、
前記第２の半導体層内に形成されるアクセス・ポートを通じて前記ｎ型の第１の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１３】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｎ型の第２の酸化物半導体層と、
前記第２の半導体層内に形成されるアクセス・ポートを通じて前記ｐ型の第１の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１４】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープの第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｎ型の第２の酸化物半導体層と、
前記第２の半導体層内に形成されるアクセス・ポートを通じて前記非ドープの第１の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１５】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｐ型の第２の酸化物半導体層と、
前記ｐ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１６】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｐ型の第２の酸化物半導体層と、
前記ｐ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１７】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープの第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｐ型の第２の酸化物半導体層と、
前記ｐ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１８】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｐ型の第２の酸化物半導体層と、
前記第２の半導体層内に形成されるアクセス・ポートを通じて前記ｎ型の第１の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１９】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｐ型の第２の酸化物半導体層と、
前記第２の半導体層内に形成されるアクセス・ポートを通じて前記ｐ型の第１の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２０】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープの第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｐ型の第２の酸化物半導体層と、
前記第２の半導体層内に形成されるアクセス・ポートを通じて前記非ドープの第１の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２１】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さいｎ型の第２の酸化物半導体層と、
前記ｎ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２２】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さいｎ型の第２の酸化物半導体層と、
前記ｎ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２３】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープの第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さいｎ型の第２の酸化物半導体層と、
前記ｎ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２４】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２５】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型酸化亜鉛の半導体層と、
前記ｐ型酸化亜鉛半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２６】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープ酸化亜鉛の半導体層と、
前記非ドープ酸化亜鉛半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２７】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層内に形成されるアクセス・ポートを通じて前記ｎ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２８】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型酸化亜鉛の半導体層と、
前記ｐ型酸化亜鉛半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層内に形成されるアクセス・ポートを通じて前記ｐ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２９】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープ酸化亜鉛の半導体層と、
前記非ドープ酸化亜鉛半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層内に形成されるアクセス・ポートを通じて前記非ドープ酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３０】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３１】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型酸化亜鉛の半導体層と、
前記ｐ型酸化亜鉛半導体層上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３２】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープ酸化亜鉛の半導体層と、
前記非ドープ酸化亜鉛半導体層上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３３】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層内に形成されるアクセス・ポートを通じて前記ｎ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３４】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型酸化亜鉛の半導体層と、
前記ｐ型酸化亜鉛半導体層上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層内に形成されるアクセス・ポートを通じて前記ｐ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３５】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープ酸化亜鉛の半導体層と、
前記非ドープ酸化亜鉛半導体層上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層内に形成されるアクセス・ポートを通じて前記非ドープ酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３６】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記非ドープ・ベリリウム亜鉛酸化物合金半導体層上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型酸化亜鉛半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３７】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型酸化亜鉛半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３８】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型酸化亜鉛半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３９】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
窒化ガリウム基板と、
前記窒化ガリウム基板上に約１０ｎｍ〜１０，０００ｎｍの厚さで成長するｎ型酸化亜鉛半導体層と、
前記ｎ型酸化亜鉛半導体層上に成長し、前記ｎ型酸化亜鉛半導体層よりもエネルギー・バンドギャップが大きいｎ型ベリリウム亜鉛酸化物合金半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上にソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項４０】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する窒化ガリウム半導体層と、
前記窒化ガリウム半導体層上に約１０ｎｍ〜１０，０００ｎｍの厚さで成長するｎ型酸化亜鉛半導体層と、
前記ｎ型酸化亜鉛半導体層上に成長し、前記ｎ型酸化亜鉛半導体層よりもエネルギー・バンドギャップが大きいｎ型ベリリウム亜鉛酸化物合金半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上にソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項４１】
少なくとも１つの酸化物半導体層は、第ＩＩ族元素のＺｎＯ、ＢｅＺｎＯ、ＭｇＺｎＯ、ＢｅＭｇＺｎＯ、ＺｎＣｄＳｅＯ、ＺｎＣｄＳＯ、ＺｎＣｄＳＳｅＯ、ＺｎＳＳｅＯ、ＺｎＳＯ、及びＺｎＳｅＯを含む酸化物を含むリストから選択される酸化物材料を含む、
請求項１に記載のＨＦＥＴ。
【請求項４２】
少なくとも１つの酸化物半導体層は、層間の格子整合を改善するためにＢｅを添加したＺｎＣｄＳｅＯ、ＺｎＣｄＳＯ、ＺｎＣｄＳＳｅＯ、ＺｎＳＳｅＯ、ＺｎＳＯ、及びＺｎＳｅＯ合金のうちの１つ又は複数を含む、
請求項１に記載のＨＦＥＴ。
【請求項４３】
少なくとも１つの酸化物半導体層は、層と前記基板との間の格子整合を改善するためにＢｅを添加したＺｎＣｄＳｅＯ、ＺｎＣｄＳＯ、ＺｎＣｄＳＳｅＯ、ＺｎＳＳｅＯ、ＺｎＳＯ、及びＺｎＳｅＯ合金のうちの１つ又は複数を含む、
請求項１に記載のＨＦＥＴ。
【請求項４４】
少なくとも１つの酸化物半導体層は、層間の格子整合を改善するためにＭｇを添加したＢｅＺｎＯを含む、
請求項１に記載のＨＦＥＴ。
【請求項４５】
少なくとも１つの酸化物半導体層は、層と前記基板との間の格子整合を改善するためにＭｇを添加したＢｅＺｎＯを含む、
請求項１に記載のＨＦＥＴ。
【請求項４６】
半導体層は、層上にエピタキシャルに成長する、
請求項１に記載のＨＦＥＴ。
【請求項４７】
半導体層は、前記基板上にエピタキシャルに成長する、
請求項１に記載のＨＦＥＴ。
【請求項４８】
半導体層は、前記基板上のバッファ層上にエピタキシャルに成長する、
請求項１に記載のＨＦＥＴ。
【請求項４９】
層は、ボロン、アルミニウム、ガリウム、インジウム、タリウム、フッ素、塩素、臭素、及びヨウ素から成る群から選択される１つ又は複数の元素を含むｎ型ドーパントを含む、
請求項１に記載のＨＦＥＴ。
【請求項５０】
層は、第１族（ＩＡ）、第１１族（ＩＢ）、第５族（ＶＢ）、及び第１５族（ＶＡ）元素から成る群から選択される１つ又は複数の元素を含むｐ型ドーパントを含む、
請求項１に記載のＨＦＥＴ。
【請求項５１】
層は、窒素を含むｐ型ドーパントを含む、
請求項１に記載のＨＦＥＴ。
【請求項５２】
層は、ヒ素を含むｐ型ドーパントを含む、
請求項１に記載のＨＦＥＴ。
【請求項５３】
層は、リンを含むｐ型ドーパントを含む、
請求項１に記載のＨＦＥＴ。
【請求項５４】
層は、アンチモンを含むｐ型ドーパントを含む、
請求項１に記載のＨＦＥＴ。
【請求項５５】
前記基板は、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される、
請求項１に記載のＨＦＥＴ。
【請求項５６】
前記基板は、単結晶材料である、
請求項１に記載のＨＦＥＴ。
【請求項５７】
前記基板は、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される単結晶材料である、
請求項１に記載のＨＦＥＴ。
【請求項５８】
前記基板は、材料上に堆積されるバッファ層を含む、
請求項１に記載のＨＦＥＴ。
【請求項５９】
前記基板は、材料上に堆積されるバッファ層を含み、前記材料は、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される、
請求項１に記載のＨＦＥＴ。
【請求項６０】
前記基板は、単結晶材料上に堆積されるバッファ層を含む、
請求項１に記載のＨＦＥＴ。
【請求項６１】
前記基板は、単結晶材料上に堆積されるバッファ層を含み、前記単結晶材料は、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される、
請求項１に記載のＨＦＥＴ。
【請求項６２】
最上部の酸化物半導体層は、ｐ型であり、オーミック・コンタクトを改善するメタライゼーションに先立って、前記最上部の酸化物半導体層上の前記ドレイン・コンタクト・エリア及び前記ソース・コンタクト・エリアを含む１つ又は複数の領域内にｎ型酸化亜鉛半導体層が成長する、
請求項１に記載の積層構造を有するＨＦＥＴ。
【請求項６３】
前記最上部の酸化物半導体層は、ｎ型であり、オーミック・コンタクトを改善するメタライゼーションに先立って、前記最上部の酸化物半導体層上の前記ドレイン・コンタクト・エリア及び前記ソース・コンタクト・エリアを含む１つ又は複数の領域内にｎ型酸化亜鉛半導体層が成長する、
請求項１に記載の積層構造を有するＨＦＥＴ。
【請求項６４】
前記最上部の酸化物半導体層は、ｐ型ベリリウム亜鉛酸化物であり、オーミック・コンタクトを改善するメタライゼーションに先立って、前記ｐ型ベリリウム亜鉛酸化物層上の前記ドレイン・コンタクト・エリア及び前記ソース・コンタクト・エリアを含む１つ又は複数の領域内にｎ型酸化亜鉛半導体層が成長する、
請求項１に記載の積層構造を有するＨＦＥＴ。
【請求項６５】
前記最上部の酸化物半導体層は、ｎ型ベリリウム亜鉛酸化物であり、オーミック・コンタクトを改善するメタライゼーションに先立って、前記ｎ型ベリリウム亜鉛酸化物層上の前記ドレイン・コンタクト・エリア及び前記ソース・コンタクト・エリアを含む１つ又は複数の領域内にｎ型酸化亜鉛半導体層が成長する、
請求項１に記載の積層構造を有するＨＦＥＴ。
【請求項６６】
前記最上部の半導体層上にショットキー金属半導体ゲート・コンタクトを更に備え、それによってＭＥＳＦＥＴを形成する、
請求項１に記載のＨＦＥＴ。
【請求項６７】
前記ゲート・コンタクトと前記最上部の半導体層の中間に酸化物層を更に備え、それによってＭＯＳＦＥＴを形成する、
請求項１に記載のＨＦＥＴ。
【請求項６８】
前記ゲート・コンタクトと前記最上部の半導体層の中間にセラミック材料層を更に備え、それによってＭＯＳＦＥＴを形成する、
請求項１に記載のＨＦＥＴ。
【請求項６９】
前記ゲート・コンタクトと前記最上部の半導体層の中間に材料層を更に備え、それによってＪＦＥＴを形成する、
請求項１に記載のＨＦＥＴ。
【請求項７０】
ＨＦＥＴを構築する方法であって、
請求項１乃至６９のいずれかに記載のＨＦＥＴの特徴を有するＨＦＥＴを構築するステップ
を含む方法。
【請求項１】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きい第２の酸化物半導体層と、
を備えるＨＦＥＴ。
【請求項２】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さい第２の酸化物半導体層と、
を備えるＨＦＥＴ。
【請求項３】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きい第２の酸化物半導体層と、
を備えるＨＦＥＴ。
【請求項４】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さい第２の酸化物半導体層と、
を備えるＨＦＥＴ。
【請求項５】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きい第２の酸化物半導体層と、
前記第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項６】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さい第２の酸化物半導体層と、
前記第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項７】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きい第２の酸化物半導体層と、
前記第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項８】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さい第２の酸化物半導体層と、
前記第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項９】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｎ型の第２の酸化物半導体層と、
前記ｎ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１０】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｎ型の第２の酸化物半導体層と、
前記ｎ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１１】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープの第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｎ型の第２の酸化物半導体層と、
前記ｎ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１２】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｎ型の第２の酸化物半導体層と、
前記第２の半導体層内に形成されるアクセス・ポートを通じて前記ｎ型の第１の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１３】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｎ型の第２の酸化物半導体層と、
前記第２の半導体層内に形成されるアクセス・ポートを通じて前記ｐ型の第１の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１４】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープの第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｎ型の第２の酸化物半導体層と、
前記第２の半導体層内に形成されるアクセス・ポートを通じて前記非ドープの第１の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１５】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｐ型の第２の酸化物半導体層と、
前記ｐ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１６】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｐ型の第２の酸化物半導体層と、
前記ｐ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１７】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープの第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｐ型の第２の酸化物半導体層と、
前記ｐ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１８】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｐ型の第２の酸化物半導体層と、
前記第２の半導体層内に形成されるアクセス・ポートを通じて前記ｎ型の第１の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項１９】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｐ型の第２の酸化物半導体層と、
前記第２の半導体層内に形成されるアクセス・ポートを通じて前記ｐ型の第１の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２０】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープの第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが大きいｐ型の第２の酸化物半導体層と、
前記第２の半導体層内に形成されるアクセス・ポートを通じて前記非ドープの第１の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２１】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さいｎ型の第２の酸化物半導体層と、
前記ｎ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２２】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型の第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さいｎ型の第２の酸化物半導体層と、
前記ｎ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２３】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープの第１の酸化物半導体層と、
前記第１の酸化物半導体層上に成長し、前記第１の半導体層よりもエネルギー・バンドギャップが小さいｎ型の第２の酸化物半導体層と、
前記ｎ型の第２の酸化物半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型の第２の半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２４】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２５】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型酸化亜鉛の半導体層と、
前記ｐ型酸化亜鉛半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２６】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープ酸化亜鉛の半導体層と、
前記非ドープ酸化亜鉛半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２７】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層内に形成されるアクセス・ポートを通じて前記ｎ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２８】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型酸化亜鉛の半導体層と、
前記ｐ型酸化亜鉛半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層内に形成されるアクセス・ポートを通じて前記ｐ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項２９】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープ酸化亜鉛の半導体層と、
前記非ドープ酸化亜鉛半導体層上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層内に形成されるアクセス・ポートを通じて前記非ドープ酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３０】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３１】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型酸化亜鉛の半導体層と、
前記ｐ型酸化亜鉛半導体層上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３２】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープ酸化亜鉛の半導体層と、
前記非ドープ酸化亜鉛半導体層上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３３】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層内に形成されるアクセス・ポートを通じて前記ｎ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３４】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型酸化亜鉛の半導体層と、
前記ｐ型酸化亜鉛半導体層上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層内に形成されるアクセス・ポートを通じて前記ｐ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３５】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する非ドープ酸化亜鉛の半導体層と、
前記非ドープ酸化亜鉛半導体層上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層内に形成されるアクセス・ポートを通じて前記非ドープ酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３６】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記非ドープ・ベリリウム亜鉛酸化物合金半導体層上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型酸化亜鉛半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３７】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｐ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型酸化亜鉛半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３８】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長するｎ型ベリリウム亜鉛酸化物合金の半導体層と、
前記ｐ型ベリリウム亜鉛酸化物合金半導体層上に成長するｎ型酸化亜鉛の半導体層と、
前記ｎ型酸化亜鉛半導体層上のソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型酸化亜鉛半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項３９】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
窒化ガリウム基板と、
前記窒化ガリウム基板上に約１０ｎｍ〜１０，０００ｎｍの厚さで成長するｎ型酸化亜鉛半導体層と、
前記ｎ型酸化亜鉛半導体層上に成長し、前記ｎ型酸化亜鉛半導体層よりもエネルギー・バンドギャップが大きいｎ型ベリリウム亜鉛酸化物合金半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上にソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項４０】
積層構造を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
基板と、
前記基板上に成長する窒化ガリウム半導体層と、
前記窒化ガリウム半導体層上に約１０ｎｍ〜１０，０００ｎｍの厚さで成長するｎ型酸化亜鉛半導体層と、
前記ｎ型酸化亜鉛半導体層上に成長し、前記ｎ型酸化亜鉛半導体層よりもエネルギー・バンドギャップが大きいｎ型ベリリウム亜鉛酸化物合金半導体層と、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上にソース・コンタクト及びドレイン・コンタクトをそれぞれ形成する２つのオーミック・コンタクトと、
前記ｎ型ベリリウム亜鉛酸化物合金半導体層上の前記ソース・コンタクトと前記ドレイン・コンタクトの間に位置するゲート・コンタクトと、
を備えるＨＦＥＴ。
【請求項４１】
少なくとも１つの酸化物半導体層は、第ＩＩ族元素のＺｎＯ、ＢｅＺｎＯ、ＭｇＺｎＯ、ＢｅＭｇＺｎＯ、ＺｎＣｄＳｅＯ、ＺｎＣｄＳＯ、ＺｎＣｄＳＳｅＯ、ＺｎＳＳｅＯ、ＺｎＳＯ、及びＺｎＳｅＯを含む酸化物を含むリストから選択される酸化物材料を含む、
請求項１に記載のＨＦＥＴ。
【請求項４２】
少なくとも１つの酸化物半導体層は、層間の格子整合を改善するためにＢｅを添加したＺｎＣｄＳｅＯ、ＺｎＣｄＳＯ、ＺｎＣｄＳＳｅＯ、ＺｎＳＳｅＯ、ＺｎＳＯ、及びＺｎＳｅＯ合金のうちの１つ又は複数を含む、
請求項１に記載のＨＦＥＴ。
【請求項４３】
少なくとも１つの酸化物半導体層は、層と前記基板との間の格子整合を改善するためにＢｅを添加したＺｎＣｄＳｅＯ、ＺｎＣｄＳＯ、ＺｎＣｄＳＳｅＯ、ＺｎＳＳｅＯ、ＺｎＳＯ、及びＺｎＳｅＯ合金のうちの１つ又は複数を含む、
請求項１に記載のＨＦＥＴ。
【請求項４４】
少なくとも１つの酸化物半導体層は、層間の格子整合を改善するためにＭｇを添加したＢｅＺｎＯを含む、
請求項１に記載のＨＦＥＴ。
【請求項４５】
少なくとも１つの酸化物半導体層は、層と前記基板との間の格子整合を改善するためにＭｇを添加したＢｅＺｎＯを含む、
請求項１に記載のＨＦＥＴ。
【請求項４６】
半導体層は、層上にエピタキシャルに成長する、
請求項１に記載のＨＦＥＴ。
【請求項４７】
半導体層は、前記基板上にエピタキシャルに成長する、
請求項１に記載のＨＦＥＴ。
【請求項４８】
半導体層は、前記基板上のバッファ層上にエピタキシャルに成長する、
請求項１に記載のＨＦＥＴ。
【請求項４９】
層は、ボロン、アルミニウム、ガリウム、インジウム、タリウム、フッ素、塩素、臭素、及びヨウ素から成る群から選択される１つ又は複数の元素を含むｎ型ドーパントを含む、
請求項１に記載のＨＦＥＴ。
【請求項５０】
層は、第１族（ＩＡ）、第１１族（ＩＢ）、第５族（ＶＢ）、及び第１５族（ＶＡ）元素から成る群から選択される１つ又は複数の元素を含むｐ型ドーパントを含む、
請求項１に記載のＨＦＥＴ。
【請求項５１】
層は、窒素を含むｐ型ドーパントを含む、
請求項１に記載のＨＦＥＴ。
【請求項５２】
層は、ヒ素を含むｐ型ドーパントを含む、
請求項１に記載のＨＦＥＴ。
【請求項５３】
層は、リンを含むｐ型ドーパントを含む、
請求項１に記載のＨＦＥＴ。
【請求項５４】
層は、アンチモンを含むｐ型ドーパントを含む、
請求項１に記載のＨＦＥＴ。
【請求項５５】
前記基板は、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される、
請求項１に記載のＨＦＥＴ。
【請求項５６】
前記基板は、単結晶材料である、
請求項１に記載のＨＦＥＴ。
【請求項５７】
前記基板は、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される単結晶材料である、
請求項１に記載のＨＦＥＴ。
【請求項５８】
前記基板は、材料上に堆積されるバッファ層を含む、
請求項１に記載のＨＦＥＴ。
【請求項５９】
前記基板は、材料上に堆積されるバッファ層を含み、前記材料は、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される、
請求項１に記載のＨＦＥＴ。
【請求項６０】
前記基板は、単結晶材料上に堆積されるバッファ層を含む、
請求項１に記載のＨＦＥＴ。
【請求項６１】
前記基板は、単結晶材料上に堆積されるバッファ層を含み、前記単結晶材料は、炭化ケイ素、酸化亜鉛、窒化ガリウム、ヒ化ガリウム、サファイア、シリコン、ガラス、プラスチック、及びポリマーから成る群から選択される、
請求項１に記載のＨＦＥＴ。
【請求項６２】
最上部の酸化物半導体層は、ｐ型であり、オーミック・コンタクトを改善するメタライゼーションに先立って、前記最上部の酸化物半導体層上の前記ドレイン・コンタクト・エリア及び前記ソース・コンタクト・エリアを含む１つ又は複数の領域内にｎ型酸化亜鉛半導体層が成長する、
請求項１に記載の積層構造を有するＨＦＥＴ。
【請求項６３】
前記最上部の酸化物半導体層は、ｎ型であり、オーミック・コンタクトを改善するメタライゼーションに先立って、前記最上部の酸化物半導体層上の前記ドレイン・コンタクト・エリア及び前記ソース・コンタクト・エリアを含む１つ又は複数の領域内にｎ型酸化亜鉛半導体層が成長する、
請求項１に記載の積層構造を有するＨＦＥＴ。
【請求項６４】
前記最上部の酸化物半導体層は、ｐ型ベリリウム亜鉛酸化物であり、オーミック・コンタクトを改善するメタライゼーションに先立って、前記ｐ型ベリリウム亜鉛酸化物層上の前記ドレイン・コンタクト・エリア及び前記ソース・コンタクト・エリアを含む１つ又は複数の領域内にｎ型酸化亜鉛半導体層が成長する、
請求項１に記載の積層構造を有するＨＦＥＴ。
【請求項６５】
前記最上部の酸化物半導体層は、ｎ型ベリリウム亜鉛酸化物であり、オーミック・コンタクトを改善するメタライゼーションに先立って、前記ｎ型ベリリウム亜鉛酸化物層上の前記ドレイン・コンタクト・エリア及び前記ソース・コンタクト・エリアを含む１つ又は複数の領域内にｎ型酸化亜鉛半導体層が成長する、
請求項１に記載の積層構造を有するＨＦＥＴ。
【請求項６６】
前記最上部の半導体層上にショットキー金属半導体ゲート・コンタクトを更に備え、それによってＭＥＳＦＥＴを形成する、
請求項１に記載のＨＦＥＴ。
【請求項６７】
前記ゲート・コンタクトと前記最上部の半導体層の中間に酸化物層を更に備え、それによってＭＯＳＦＥＴを形成する、
請求項１に記載のＨＦＥＴ。
【請求項６８】
前記ゲート・コンタクトと前記最上部の半導体層の中間にセラミック材料層を更に備え、それによってＭＯＳＦＥＴを形成する、
請求項１に記載のＨＦＥＴ。
【請求項６９】
前記ゲート・コンタクトと前記最上部の半導体層の中間に材料層を更に備え、それによってＪＦＥＴを形成する、
請求項１に記載のＨＦＥＴ。
【請求項７０】
ＨＦＥＴを構築する方法であって、
請求項１乃至６９のいずれかに記載のＨＦＥＴの特徴を有するＨＦＥＴを構築するステップ
を含む方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公表番号】特表２０１１−５０２３６４（Ｐ２０１１−５０２３６４Ａ）
【公表日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願番号】特願２０１０−５３２１９９（Ｐ２０１０−５３２１９９）
【出願日】平成２０年１０月２９日（２００８．１０．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０８１５５６
【国際公開番号】ＷＯ２００９／０５８８４２
【国際公開日】平成２１年５月７日（２００９．５．７）
【出願人】（５０５０５６６７２）モクストロニクス，インコーポレイテッド (4)
【Ｆターム（参考）】
【公表日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願日】平成２０年１０月２９日（２００８．１０．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０８１５５６
【国際公開番号】ＷＯ２００９／０５８８４２
【国際公開日】平成２１年５月７日（２００９．５．７）
【出願人】（５０５０５６６７２）モクストロニクス，インコーポレイテッド (4)
【Ｆターム（参考）】
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