【課題】 スイッチング素子の配線平面パターンの簡素化を実現できる電気光学装置、及び投射型表示装置を提供する。
【解決手段】 ソース領域、ドレイン領域、及びチャネル領域を有する半導体層８０ｎ、８０ｐと、当該半導体層８０ｎ、８０ｐに対向配置されたゲート電極８１ｎ、８１ｐと、からなるスイッチング素子７０ａを備えた電気光学装置であって、ソース領域、ドレイン領域、及びゲート電極のうちの少なくともいずれかは、半導体層８０ｎ、８０ｐよりも下層側に設けられた下層配線８４に接続されていることを特徴とする。 （もっと読む）

【課題】 本発明は、材料の利用効率を向上させ、かつ、作製工程を簡略化して作製可能な表示装置の作製技術を提供することを目的とする。また、それらの表示装置を構成する配線等のパターンを、所望の形状で制御性よく形成できる技術を提供することも目的とする。
【解決手段】 本発明の配線基板の作製方法の一は、被処理物を有する第１の領域を形成し、一部の被処理物表面を改質して、第１の領域と境界線を有する第２の領域を形成し、境界線を越えて第１の領域の一部、及び第２の領域に連続的に導電性材料を含む組成物を吐出し、組成物を固化して導電層を形成し、境界線を越えて第１の領域の一部に形成された導電層を除去する。 （もっと読む）

【課題】回路面積の小さく、配線長の短い、小型の半導体集積回路を提供する。
【解決手段】多層構造で構成される半導体集積回路であって、第１半導体層と、第１半導体層に形成された第１半導体層トランジスタと、第１半導体層上に堆積され、金属配線が形成された配線層と、配線層上に堆積された第２半導体層と、第２半導体層に形成された第２半導体層トランジスタとを備える。なお、第１半導体層トランジスタのゲート絶縁膜の絶縁性と、第２半導体層トランジスタのゲート絶縁膜の絶縁性とは概ね同等であり、第２半導体層トランジスタのゲート絶縁膜は、ラジカル酸化又はラジカル窒化により形成される。 （もっと読む）

【課題】ダブルゲート電界効果トランジスタとして用いられる層構造、および、その製造方法を提供する。
【解決手段】本発明の方法では、補助基板上に、多孔質シリコン層を犠牲層として形成する。この犠牲層の上に第１半導体層、第１電気絶縁層を順次形成する。第１電気絶縁層の上に、導電層を形成し、ラテラルにパターン形成する。ラテラルにパターン形成された導電層を共通のマスクとして用いて、第１電気絶縁層、犠牲層、および、第１半導体層をラテラルにパターン形成する。さらに、パターン形成された犠牲層の側壁とパターン形成された第１半導体層の側壁とに隣接して、半導体部を形成する。基板を、パターン形成された導電層の上方に固定し、補助基板の材料を除去して、犠牲層を露出させる。さらに、犠牲層を選択的に除去することにより、トレンチを形成する。トレンチ中に、第２電気絶縁層を形成し、その上に導電部を形成する。 （もっと読む）

【課題】 高電圧駆動のＭＩＳトランジスタを有する半導体装置であって、耐圧の向上と、微細化の向上が図られた半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体層１０と、
前記半導体層１０の上方に設けられたゲート絶縁層２０と、
前記ゲート絶縁層２０の上方に設けられたゲート電極２２と、
前記半導体層１０に設けられたソース領域またはドレイン領域となる不純物領域２８ａ，ｂと、
前記ゲート電極２２と電気的に接続されたフィールドプレート電極４４と、
前記フィールドプレート電極４４を覆う絶縁層と、を含み、
前記絶縁層は、比誘電率が異なる領域を有し、比誘電率が高い領域は、前記導電層の一の端部に接している。 （もっと読む）

【課題】プレーナ型自己整合ダブルゲートトランジスタを既知の簡単かつコスト効率のよい製造方法で提供する。
【解決手段】ＳＯＩ基板上に活性領域を規定する工程と、上記ＳＯＩ基板上に第１ゲート領域２０６を形成する工程と、上記活性領域の中にシリコンゲルマニウムからなるソース／ドレイン領域を形成する工程と、上記ＳＯＩ基板のケイ素層からチャネル領域２０３を形成する工程と、上記ＳＯＩ基板と、ソース／ドレイン領域と、第１ゲート領域２０６との上に、平面を有する層３１１を形成する工程と、上記の平面に酸化ケイ素４１３が形成されたウェハーを結合する工程と、第１ゲート領域２０６と向かい合う第２ゲート領域５１７を形成する工程とを有する。 （もっと読む）

【課題】 トランジスタ特性のバラツキを減少させた薄膜トランジスタの製造方法、薄膜トランジスタ、半導体装置の製造方法および表示装置を得ること。
【解決手段】 基板１上に少なくともソース領域１４とチャネル領域１６およびドレイン領域１５を有する多結晶もしくは結晶化された結晶化半導体薄膜５が設けられ、この結晶化半導体薄膜５上にゲート絶縁膜１１を介してゲート電極１３が設けられた薄膜トランジスタの製造方法であって、ゲート絶縁膜１１は、結晶化半導体薄膜５と略同一平面を形成するように基板１上に樹脂層１０を形成したのち、この樹脂層１０上および結晶化半導体薄膜５上に形成した膜である。 （もっと読む）

【課題】メモリ回路用のゲイン・セル、複数のゲイン・セルから形成されたメモリ回路、およびこのようなゲイン・セルおよびメモリ回路を製造する方法を提供する。
【解決手段】メモリ・ゲイン・セル６４は、ストレージ・キャパシタ３８と、ストレージ・キャパシタに電気的に結合された、ストレージ・キャパシタを充放電するための書込みデバイスと、読取りデバイスとを含む。読取りデバイスは、それぞれがソースおよびドレインの間に電気的に結合された１つまたは複数の半導電性カーボン・ナノチューブ５０を含む。読取りゲート６０およびストレージ・キャパシタによってそれぞれの半導電性カーボン・ナノチューブの一部がゲートされ、それによって、それぞれの半導電性カーボン・ナノチューブの中をソースからドレインへ流れる電流が調整される。この電流は、ストレージ・キャパシタによって蓄積されている電荷に比例する。 （もっと読む）

【課題】 電気光学装置において、他の不具合を発生させずに光リーク電流の発生を抑制し、高品位な表示を可能とする。
【解決手段】 基板上に、チャネル領域を有する半導体層を含んで構成された薄膜トランジスタと、薄膜トランジスタにより駆動される表示用電極と、半導体層の上層側及び下層側の少なくとも一方に積層された層間絶縁膜と、該層間絶縁膜の半導体層側とは反対側に積層された、チャネル領域を遮光するための遮光膜とを備えている。層間絶縁膜における半導体層とは反対側の表面には、チャネル領域のうち少なくともチャネル領域の縁部を遮光可能な領域において、半導体層に向かって局所的に窪んだ凹部が形成されている。遮光膜は、少なくとも凹部内に形成されている。 （もっと読む）

【課題】 高い開口率を得ながら十分な保持容量（Ｃｓ）を確保し、また同時に容量配線の負荷(画素書き込み電流)を時間的に分散させて実効的に低減する事により、高い表示品質をもつ液晶表示装置を提供する。
【解決手段】 ゲート電極１０６と異なる層に走査線１０２を形成し、容量配線１０７が信号線１０９と平行になるよう配置する。各画素はそれぞれ独立した容量配線１０７に誘電体を介して接続されているため隣接画素の書き込み電流による容量配線電位の変動を回避でき、良好な表示画像を得る事ができる。 （もっと読む）

【課題】 ゲート電極の幅方向における実効ゲート長Ｌｅｆｆは一定となって、デバイスの性能の向上した半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、支持基板１１と、前記支持基板上に設けられた絶縁膜１２と、前記絶縁膜上に設けられ、第１の方向において互いに対向する第１の側面と、前記第１の方向と直交する第２の方向において互いに対向する第２の側面とを有する直方体状のシリコン島２４と、前記シリコン島の上面に設けられた絶縁層１４と、互いに対向する前記第１の側面に設けられたゲート絶縁膜１７と、前記絶縁膜上に設けられ、前記ゲート絶縁膜を介して前記第１の方向に延在するように設けられたゲート電極２１と、前記第１の方向に延在する前記ゲート電極の両側壁に設けられた側壁スペーサ２３と、前記第２の側面にそれぞれ設けられたソース・ドレイン領域２５、２６と、前記第２の側面にそれぞれ設けられ、前記ソース・ドレイン領域とそれぞれ接続されるソース及びドレイン電極とから構成される。 （もっと読む）

本発明は、特に、ＳＯＩ技術およびサリサイド技術により、ダブルゲート・トランジスタ（１０）として生成される、電界効果トランジスタ（１０）に関する。トランジスタ（１０）は、５ボルトよりも高いまたは９ボルトよりもさらに高いターンオン電圧に適し、非常に小さなチップ表面のみを必要とする。トランジスタ（１０）は基板領域（１４）を有する。基板領域（１４）は、２つの電極領域（１６、１８）と、２つの電気的に絶縁性の絶縁層（１００、１０２）であって、基板領域（１４）の対向する面に配置され、制御領域（２０、２２）に隣接する、絶縁層と、少なくとも１つの電気的に絶縁性の領域（１２、１１０）と、導電性の接続領域（２８）、または、１つの電極領域（１６）と該基板領域（１４）との間の導電性の接続領域の部分（２３０）とに囲まれる。
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大きな引張応力を有する半導体デバイスを提供することを目的とする。半導体デバイスは、ソース領域及びドレイン領域を備える基板を有する。ソース領域及びドレイン領域の各々は、それぞれ、複数の分離されたソース区画及びドレイン区画を含む。シャロートレンチ分離（ＳＴＩ）領域がソース領域の２つの分離されたソース区画間及びドレイン領域の２つの分離されたドレイン区画間に形成される。ゲート積層体が基板に形成される。引張誘起層が基板上に形成される。引張誘起層はＳＴＩ領域、ソース領域、ドレイン領域及びゲート積層体を覆っている。引張誘起層は基板に引張応力を生じさせることが可能な絶縁体である。

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【課題】 トランジスタ本体として働く垂直方向のシリコン「フィン」を用いて、低い接触抵抗を持つ高密度の垂直型Ｆｉｎ−ＦＥＴデバイスを生成すること。
【解決手段】 低い接触抵抗を示す新しいクラスの高密度の垂直型Ｆｉｎ−ＦＥＴデバイスが説明される。これらの垂直型Ｆｉｎ−ＦＥＴデバイスは、トランジスタ本体として働く垂直方向のシリコン「フィン」（１２Ａ）を有する。ドープされたソース領域及びドレイン領域（２６Ａ、２８Ａ）が、それぞれフィン（１２Ａ）の下部及び上部内に形成される。ゲート（２４Ａ、２４Ｂ）が、フィンの側壁に沿って形成される。適切なバイアスがゲート（２４Ａ、２４Ｂ）に印加されると、電流は、ソース領域（２６Ａ）とドレイン領域（２８Ａ）との間で、フィン（１２Ａ）を通して垂直方向に流れる。ｐＦＥＴ、ｎＦＥＴ、マルチ・フィン、シングル・フィン、マルチ・ゲート、及びダブルゲートの垂直型Ｆｉｎ−ＦＥＴを同時に形成するための統合プロセスが説明される。 （もっと読む）

【課題】少ない材料で、電流搬送能力に優れた半導体デバイスを提供する。
【解決手段】 異なる平面に、オーミック接点を含む半導体デバイス、およびそのデバイスを製造するための方法であって、連続したステップで、異なる導電タイプの半導体層の半導体スタックをエッチングし、第１半導体層内に、第１の幅の第１開口部を形成し、別の半導体層を露出させ、次に別の層内に、より狭い幅の第２開口部を形成し、オーミック接点を収容するための別の層の一部を、露出した状態で残すことを含む。 （もっと読む）

トランジスタ（１０）は別々に制御することができるゲート（４４，４２，１８）を有するように形成される。３つのゲート領域は異なる電位でバイアスすることができ、かつこれらのゲート領域は異なる伝導特性を持つことができる。チャネルサイドウォール上の誘電体はチャネル上部の上の誘電体と異ならせることができる。ソース、ドレイン、及び３つのゲートとの電気コンタクトは別々に取る。ナノクラスター（１４３，１４４）のような電荷蓄積層をトランジスタのチャネルに隣接するように設け、そして電荷蓄積層を３つのゲート領域を通して制御することにより、揮発性メモリセル及び不揮発性メモリセルの両方を同じプロセスを使用して実現することにより世界共通のメモリプロセスを提供する。揮発性セルとして用いる場合、トランジスタの高さ、及びチャネルサイドウォール誘電体の特性によって記憶保持特性を制御する。不揮発性セルとして用いる場合、トランジスタの幅、及びチャネルを覆う誘電体の特性によって記憶保持特性を制御する。
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半導体（１０）はトランジスタのような能動素子を有し、この能動素子はキャパシタ（７５，７７，７９）のような受動素子の直下に位置し、能動素子及び受動素子はビアまたは導電領域（５２）及び配線（６８，９９）によって接続される。ビアまたは導電領域（５２）はトランジスタの拡散領域またはソース領域（２２）の底面にコンタクトし、更にキャパシタ電極の内の第１電極（７５）にコンタクトする。横方向に位置する縦型ビア（３２，５４，６８）及び配線（９９）はキャパシタ電極の内の第２電極（７９）にコンタクトする。金属配線または導電材料（６８）は電源プレーンとして使用することができ、この電源プレーンは、電源プレーンをトランジスタに隣接させるのではなくトランジスタの下に位置するように用いることによって回路面積を節約するように作用する。
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【課題】 従来の単一のＦｉｎＦＥＴのスペースに２またはそれ以上のＦｉｎＦＥＴを形成すること。
【解決手段】 相補的フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を用いる集積回路構造体のための方法および構造体を開示する。本発明は、第１フィン（１００）を含む第１型ＦｉｎＦＥＴと、第１フィン（１００）に並列に延在する第２フィン（１０２）を含む第２型ＦｉｎＦＥＴを含む。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのソース／ドレイン領域（１３０）の間に配置される絶縁体フィンを含む。第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの間隔が１個のフィンの幅とほぼ等しくなるように、絶縁体フィンは、第１フィン（１００）および第２フィン（１０２）とほぼ同じ寸法の幅にされる。また、本発明は、第１型ＦｉｎＦＥＴおよび第２型ＦｉｎＦＥＴのチャネル領域を覆うように形成された共通ゲート（１０６）を含む。ゲート（１０６）は、第１型ＦｉｎＦＥＴに隣接する第１不純物ドーピング領域と、第２型ＦｉｎＦＥＴに隣接する第２不純物ドーピング領域とを含む。第１不純物ドーピング領域と第２不純物ドーピング領域の差異が、ゲートに、第１型ＦｉｎＦＥＴと第２型ＦｉｎＦＥＴとの差異に関係した異なる仕事関数を与える。第１フィン（１００）および第２フィン（１０２）はほぼ同じ幅である。 （もっと読む）