【課題】ゲート絶縁膜の絶縁破壊を抑制または防止できる構造を有する窒化物半導体素子を提供する。
【解決手段】電界効果トランジスタ１（窒化物半導体素子）は、窒化物半導体の積層構造部３と、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、ガードリング層１１とを含む。積層構造部３は、ｎ型ＧａＮ層４，５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７を積層して構成されている。ゲート絶縁膜１５は、ｎ型ＧａＮ層５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７に跨るように、積層構造部３の壁面９に形成されている。ゲート電極１６は、ゲート絶縁膜１５を挟んでｐ型ＧａＮ層６に対向している。ガードリング層１１は、ｐ型ＧａＮ層６における壁面９に間隔を開けて対向するようにｎ型ＧａＮ層５上に形成されたｐ型ＧａＮ層からなる。 （もっと読む）

【課題】生産性の高い新たな半導体材料を用いた大電力向けの半導体装置を提供する。または、新たな半導体材料を用いた新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体中で電子供与体（ドナー）となる不純物を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもバンドギャップが大きい酸化物半導体でチャネル形成領域が形成される縦型トランジスタであり、酸化物半導体の厚さが１μｍ以上、好ましくは３μｍより大、より好ましくは１０μｍ以上である。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、メモリセルを選択して第２信号線及びワード線を駆動する駆動回路と、書き込み電位のいずれかを選択して第１信号線に出力する駆動回路と、ビット線の電位と参照電位とを比較する読み出し回路と、書き込み電位及び参照電位を生成して駆動回路および読み出し回路に供給する、電位生成回路と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、第１、第２の信号線に接続された第２のトランジスタと、ワード線、ビット線及びソース線に接続された第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方が接続された、多値型の半導体装置。 （もっと読む）

【課題】生産性の高い新たな半導体材料を用いた大電力向けの半導体装置を提供する。または、新たな半導体材料を用いた新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体中で電子供与体（ドナー）となりうる不純物を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもバンドギャップが大きい酸化物半導体でチャネル形成領域が形成される縦型トランジスタであり、酸化物半導体の厚さが１μｍ以上、好ましくは３μｍより大、より好ましくは１０μｍ以上であり、酸化物半導体に接する電極の一方の端部が、酸化物半導体の端部より内側にある。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタ１６０と、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態（例えば３以上の状態）の区別を正確、かつ容易にした半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線及び複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する、電位生成回路と、を有する半導体装置。 （もっと読む）

【課題】酸化物半導体を用いた整流特性の良い非線形素子（例えば、ダイオード）を提供する。
【解決手段】水素濃度が５×１０^１９／ｃｍ^３以下である酸化物半導体を有するトランジスタにおいて、酸化物半導体に接するソース電極の仕事関数φｍｓと、酸化物半導体に接するドレイン電極の仕事関数φｍｄと、酸化物半導体の電子親和力χが、φｍｓ＞χ≧φｍｄの関係になるように構成し、トランジスタのゲートとドレインを電気的に接続することで、整流特性の良い非線形素子を実現することができる。 （もっと読む）

【課題】酸化物半導体を用いた整流特性の良い非線形素子（例えば、ダイオード）を提供する。
【解決手段】水素濃度が５×１０^１９／ｃｍ^３以下である酸化物半導体を有する薄膜トランジスタにおいて、酸化物半導体に接するソース電極の仕事関数φｍｓと、酸化物半導体に接するドレイン電極の仕事関数φｍｄと、酸化物半導体の電子親和力χが、φｍｓ≦χ＜φｍｄの関係になるように構成する。また、薄膜トランジスタのゲート電極とドレイン電極を電気的に接続することで、さらに整流特性の良い非線形素子を実現することができる。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】複数の記憶素子が直列に接続され、複数の記憶素子の一は、第１〜第３のゲート電極、第１〜第３のソース電極、および第１〜第３のドレイン電極を有する第１〜第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、第１の配線と、第１のソース電極と、第３のソース電極とは、電気的に接続され、第２の配線と、第１のドレイン電極と、第３のドレイン電極とは、電気的に接続され、第３の配線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のゲート電極とは、電気的に接続され、第５の配線と、第３のゲート電極とは電気的に接続された半導体装置。 （もっと読む）

【課題】モリブデン系金属膜上の絶縁膜をドライエッチングする際に、選択比を比較的大きくする事ができる方法を提供する。
【解決手段】ドライエッチングにより、レジスト膜４５の開口部４６に対応する部分つまりソース電極９上におけるオーバーコート膜１３にコンタクトホール１４を形成し、また同時に、レジスト膜４５の開口部４７に対応する部分つまり金属膜２１ａ上におけるオーバーコート膜１３およびゲート絶縁膜４にコンタクトホール２２を形成し、さらに同時に、レジスト膜４５の開口部４８に対応する部分つまり金属膜３１ａ上におけるオーバーコート膜１３にコンタクトホール３２も形成する場合、エッチングガスとしてフッ素系ガス（ＳＦ_６、ＣＦ_４）、酸素ガスおよび窒素ガスからなる混合ガスを用いる事で窒化シリコン等からなるオーバーコート膜１３とモリブデン系金属からなる金属膜３１ａとの選択比を大きくする。 （もっと読む）

【課題】水素原子や炭素原子等の不純物の含有量が少ない薄膜を成膜する成膜装置を提供することを課題の一とする。また、該不純物の含有量が少ない薄膜を成膜する成膜方法を提供することを課題の一とする。また、該不純物の含有量が少ない酸化物半導体膜を用いた信頼性の高い半導体素子を作製する方法を提供することを課題の一とする
【解決手段】Ｈ_２Ｏに代表される水素原子を含む化合物や炭素原子を含む化合物、もしくは水素原子や炭素原子等の不純物の含有量が少ない薄膜を成膜する成膜装置を提供できる。また、該不純物の含有量が少ない薄膜を成膜する成膜方法を提供できる。また、該不純物の含有量が少ない酸化物半導体膜を用いた信頼性の高い半導体素子を作製する方法を提供できる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタ１６０と、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成される。 （もっと読む）

【課題】三次元半導体であるsurrounding gate transistor(SGT)のオン電流を増加させることにより、SGTの高速動作を実現する半導体装置を提供することを課題とする。
【解決手段】ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子であって、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記シリコン柱と前記ソース領域との接触面は、前記シリコン柱と前記ドレイン領域との接触面より小さい半導体素子を提供することにより上記課題を解決する。 （もっと読む）

【課題】表示品質と開口率を向上することができる液晶表示装置及びその製造方法を得る。
【解決手段】基板上に位置し、相互に交差して画素領域を定義するゲート配線２０４及びデータ配線と、ゲート配線に接続されるゲート電極２０２と、ゲート電極上に位置するゲート絶縁膜と、ゲート絶縁膜上に位置するアクティブ層２２０と、アクティブ層上に位置し、相互に離間されたソース電極２３４及びドレイン電極２３６と、アクティブ層及びソース電極間、並びにアクティブ層及びドレイン電極間に位置するオーミックコンタクト層と、アクティブ層上に位置し、ソース電極及びドレイン電極の内側に向かう二つの側面を有し、二つの側面のうち、少なくとも一つは、ソース電極及びドレイン電極の内側間に位置するシールドパターン２２２と、画素領域に位置し、ドレイン電極に接続される画素電極とを設けた。 （もっと読む）

【課題】しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さい薄膜トランジスタおよびその製造方法を提供する。
【解決手段】ゲート絶縁膜３６を窒化シリコン膜５０と酸化シリコン膜５３とで構成する。酸化シリコン膜５３は、二酸化シリコン（ＳｉＯ₂）膜５１と、組成式ＳｉＯ_x（ｘは１．２以上２未満の数）で表される組成を有する低酸化シリコン（ＳｉＯ_x）膜５２とで構成する。またはＳｉＯ₂膜５１と、屈折率が１．４６よりも大きく１．７以下であるＳｉＯ_x膜５２とで構成する。ＳｉＯ_x膜５２に接するように、活性層３７の微結晶シリコン膜６２を形成する。これによって、ＳｉＯ_x膜５２上に高密度に均一に結晶を成長させることができるので、均一でボイドの少ない微結晶シリコン膜６２を形成することができる。したがって、オン特性の低下を抑制することができる。 （もっと読む）

【課題】無線通信機能を有する半導体装置の低消費電力化、通信距離の拡大を図る。
【解決手段】メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線と、を備え、半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、論理部で生成される第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、論理部で生成される第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）とした場合、メモリ部に格納されたデータを論理部へ読み出す場合は、第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、ｎ本の読み出し用信号線を介して行う。 （もっと読む）

【課題】安定した電気特性を持つ、酸化物半導体を用いた薄膜トランジスタを有する、信頼性の高い半導体装置の作製方法の提供を目的の一とする。
【解決手段】酸化物半導体をチャネル形成領域に用いたトランジスタを有する半導体装置の作製において、酸化物半導体膜を形成した後、水分、ヒドロキシ基、または水素などを吸蔵或いは吸着することができる金属、金属化合物または合金を用いた導電膜を、絶縁膜を間に挟んで酸化物半導体膜と重なるように形成する。そして、該導電膜が露出した状態で加熱処理を行うことで、導電膜の表面や内部に吸着されている水分、酸素、水素などを取り除く活性化処理を行う。 （もっと読む）

【課題】同一基板上に複数種の回路を形成し、複数種の回路の特性にそれぞれ合わせた複数種の薄膜トランジスタを備えた発光装置を提供することを課題の一とする。
【解決手段】画素用薄膜トランジスタとしてソース電極層及びドレイン電極層上に重なる酸化物半導体層を有する逆コプラナ型を用い、駆動回路用薄膜トランジスタとして、チャネルエッチ型を用い、画素用薄膜トランジスタと電気的に接続する発光素子と重なる位置にカラーフィルタ層を薄膜トランジスタと発光素子の間に設ける。 （もっと読む）

【課題】同一基板上に複数種の回路を形成し、複数種の回路の特性にそれぞれ合わせた複数種の薄膜トランジスタを備えた発光装置を提供することを課題の一とする。
【解決手段】画素用薄膜トランジスタとしてソース電極層及びドレイン電極層上に重なる酸化物半導体層を有する逆コプラナ型を用い、駆動回路用薄膜トランジスタとして、チャネルエッチ型を用い、画素用薄膜トランジスタと電気的に接続する発光素子と重なる位置にカラーフィルタ層を薄膜トランジスタと発光素子の間に設ける。 （もっと読む）