【課題】 従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（Ｖ_Ｔ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。
【解決手段】 フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。 （もっと読む）

【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とソース電極層又はドレイン電極層との間のコンタクト抵抗を低減し、電気特性を安定させた薄膜トランジスタを提供する。また、該薄膜トランジスタの作製方法を提供する。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に、酸化物半導体層より導電率の高いバッファ層を形成し、該バッファ層の上にソース電極層及びドレイン電極層を形成し、酸化物半導体層とソース電極層又はドレイン電極層とがバッファ層を介して電気的に接続されるように薄膜トランジスタを形成する。また、バッファ層に逆スパッタ処理及び窒素雰囲気下での熱処理を行うことにより、酸化物半導体層より導電率の高いバッファ層を形成する。 （もっと読む）

【課題】 本発明は絶縁性基板上の半導体薄膜に形成された電界効果トランジスタとその集積回路に関する。出力電圧の最大許容電圧を改善し、両極性のトランジスタを実現する構造を提供する。
【解決手段】 より大きな最大許容電圧を少ない面積で実現する為に、ボディコンタクト領域をソース領域で挟んだ構成とする。ボディコンタクト領域とソース領域とは導電性薄膜あるいは低抵抗の接合により接続される。チャネル幅の大きい両極性のトランジスタを実現する為に、ドレイン・ソース領域−第1ゲート−ボディコンタクト領域と第１導電型の第２領域の併設部分−第２ゲート−ソース・ドレイン領域からなるトランジスタの構成を提供する。この構成で従来のボディ電位に関して正負両電位での動作が可能なトランジスタを提供する。 （もっと読む）

【課題】移動度の大きな結晶性半導体層をチャネル層とし、動作速度を向上させた薄膜トランジスタを提供する。
【解決手段】レーザアニール時に、非晶質シリコン層１０６ａに吸収されたレーザ光は熱に変換される。変換された熱は、非晶質シリコン層１０６ａを溶融させるとともに、輻射熱としてゲート電極１５０に与えられる。しかし、レーザアニール時には、ゲート電極１５０はゲート配線３０と分離されているので、与えられた熱はゲート電極１５０からゲート配線３０に熱伝導によって放熱されることはなく、ゲート電極１５０の温度を上昇させる。このため、ゲート電極１５０上の非晶質シリコン層１０６ａで発生した熱は、主に非晶質シリコン層１０６ａを溶融させて結晶化するために使われ、微結晶シリコン層１０６ｂの結晶粒径が大きくなり、移動度も大きくなる。 （もっと読む）

【課題】高開口率な表示装置を提供する。
【解決手段】薄膜トランジスタと、保持容量とが設けられた画素と、走査線と、走査線に直交して設けられた信号線と、を有し、走査線の上方には、薄膜トランジスタのソース領域、ドレイン領域、及びチャネル形成領域が形成される部分と保持容量の下部電極となる部分とを有する半導体膜が設けられ、半導体膜上には絶縁膜が設けられ、半導体膜のチャネル形成領域となる部分の上方には、絶縁膜を介して走査線と電気的に接続されたゲート電極が設けられ、半導体膜の下部電極となる部分の上方には、絶縁膜を介して保持容量の上部電極が設けられ、半導体膜は、基板に平行であり、ゲート電極は、保持容量の上部電極より半導体膜を基準に高い場所に設けられ、ゲート電極及び上部電極の上方には、信号線が設けられている表示装置。 （もっと読む）

【課題】高性能及び高信頼性を有する、ｎ型及びｐ型の両極動作が可能なバイポーラ型薄膜トランジスタを構築する。
【解決手段】ソース電極、ドレイン電極及びゲート電極の３電極、チャネル層及びゲート絶縁膜の各要素を具備してなる薄膜トランジスタにおいて、前記チャネル層は、有機物膜と、タングステン、錫、チタンの少なくとも１つをドープしたインジウムを含み、電気抵抗率が予め制御された金属酸化物膜との積層であることを特徴とするバイポーラ型薄膜トランジスタ。 （もっと読む）

【課題】コンタクトエッチングの加工精度を上げて、精度良くコンタクトホールが形成されたＴＦＴ基板及び、そのＴＦＴ基板を工程が煩雑にならずに製造コストが抑制可能なＴＦＴ基板の製造方法を提供する。
【解決手段】厚膜レジスト部２１と厚膜レジスト部よりも厚みの薄い薄膜レジスト部２２と、開口部２３とからなる膜厚差を有するパターンのレジスト層２０を設け、レジスト層２０の開口部の絶縁膜のエッチングと、レジスト層２０の薄膜レジスト部２２の除去と、薄膜レジスト部２２の下層の絶縁膜のエッチングとを同じエッチング工程で行うことにより、ゲートコンタクトホール８及びシリコンコンタクトホール９を共に形成してＴＦＴ基板１を製造した。 （もっと読む）

いくつかの実施例は、半導体デバイスを提供する方法を含む。当該方法は、
（ａ）フレキシブル基板を提供する段階、（ｂ）フレキシブル基板上に少なくとも１つの材料層を堆積させる段階であって、そのフレキシブル基板上の少なくとも１つの材料層の堆積は、少なくとも１８０℃の温度で生じる、段階、および（ｃ）金属層とａ−Ｓｉ層との間に拡散バリアを提供する段階を含む。他の実施例も本願において開示される。
（もっと読む）

【課題】微細なＭＯＳ素子と共存する。
【解決手段】支持基板５と、埋込シリコン酸化膜６と、第１高濃度不純物層９及び低不純物濃度層とからなる活性層１５、とで構成されるＳＯＩ基板を適用した誘電体分離型半導体集積装置１０において、高耐圧半導体素子形成領域を囲んで形成される素子分離領域は、多重溝１００と、多重溝の側壁に設けた第１酸化膜１０５と、第１酸化膜と隣接して多重溝側壁に沿って形成された第２高濃度不純物層１１０と、第２高濃度不純物層の略上部にＬＯＣＯＳ酸化膜５０を介して配設された低抵抗層Ｐ２と、前記低抵抗層に積層された第２酸化膜７０，７５，８０と、を備えて構成され、低抵抗層は、第２高濃度不純物層、あるいはドレイン電極と略同電位であり、第２酸化膜の表面でエミッタ電極が前記高耐圧半導体素子形成領域から隣接領域へ引き出されている。 （もっと読む）

【課題】接続する素子の駆動電圧によってトランジスタのドレイン電圧が決定される。トランジスタの小型化にともないドレイン領域に集中する電界強度が高まり、ホットキャリアが生成し易くなる。ドレイン領域に電界が集中し難いトランジスタを提供することを課題の一とする。また、トランジスタを有する表示装置を提供することを課題の一とする。
【解決手段】高い導電率を有する第１配線層および第２配線層の端部とゲート電極層の重なりをなくすことにより、第１電極層及び第２電極層近傍に電界が集中する現象を緩和してホットキャリアの発生を抑制し、加えて第１配線層および第２配線層より高抵抗の第１電極層および第２電極層をドレイン電極層として用いてトランジスタを構成する。 （もっと読む）

【課題】低い電源電圧を昇圧させる回路に用いられるスイッチング素子となるトランジスタは、停止時には高い閾値電圧の特性によりリーク電流を防止して変換効率を高め、駆動時には低い閾値電圧の特性により高い電圧に昇圧できることが望まれている。
【解決手段】半導体装置であるトランジスタは、埋め込み酸化膜を用いたＳＯＩトランジスタ構造を持ち、トランジスタのソース・ドレイン領域の外周部の基板部分を埋め込み酸化膜よりも厚い絶縁体層で囲み、且つゲートに入力される信号がバックゲートバイアスで印加される構成により、駆動時には低い閾値により高い昇圧を実現し、停止時には高い閾値によりリーク電流を防止する。 （もっと読む）

【課題】マスク数の少ない薄膜トランジスタの作製方法を提供する。
【解決手段】第１の導電膜１０２と、絶縁膜１０４と、半導体膜１０６と、不純物半導体膜１０８と、第２の導電膜１１０とを積層し、この上に多階調マスクを用いて凹部を有するレジストマスク１１２を形成し、第１のエッチングを行って薄膜積層体を形成し、第１の導電膜１０２がエッチングされた膜１１３に対してサイドエッチングを伴う第２のエッチングを行ってゲート電極層１１６Ａを形成し、その後ソース電極及びドレイン電極等を形成することで、薄膜トランジスタを作製する。半導体膜としては結晶性半導体膜１０６を用いる。 （もっと読む）

【課題】ＦＩＮＦＥＴを備えた半導体装置の特性を向上させる。
【解決手段】ＦＩＮＦＥＴは、シリコン基板１上にアーチ形状に配置された単結晶シリコンからなるチャネル層３と、チャネル層３の外側の一部において、フロントゲート絶縁膜ＩＧ１を介して形成されたフロントゲート電極ＥＧ１と、バックゲート絶縁膜ＩＧ２を介して、チャネル層の内側を埋め込むようにして形成されたバックゲート電極ＥＧ２とを有する。アーチ形状の内部に配置されているバックゲート電極ＥＧ２は、フロントゲートＥＧ１をくぐるようにして配置されている。 （もっと読む）

【課題】柱状半導体層の周囲にゲート電極が形成される縦型トランジスタにおいては、各々の縦型トランジスタのゲート長より大きいゲート長を持つトランジスタを形成することが困難である。
【解決手段】基板上に形成された第１の拡散層上に２個の柱状半導体層によって形成された縦型トランジスタが隣接して形成されており、それらの縦型トランジスタは共通なゲート電極を備え、第１の柱状半導体層の上部に形成された第１の上部拡散層はソース電極に接続され、第２の柱状半導体層の上部に形成された第２の上部拡散層はドレイン電極に接続され、２個の縦型トランジスタが直列に接続されることによって、各々の縦型トランジスタの２倍のゲート長を持つトランジスタとして機能することを特徴とする半導体装置を提供する。 （もっと読む）

【課題】高性能の相補型金属半導体（ＣＭＯＳ）回路の為の高いオン電流をもたらす半導体ナノワイヤ・デバイスを提供する。
【解決手段】両方の端部に半導体パッド３３Ａ、３７Ａを有する半導体ナノワイヤ３２が、基板上にサスペンドされる。半導体ナノワイヤが応力発生ライナ部によって長手方向の応力を受けている間、半導体ナノワイヤの中間部の上にゲート誘電体３６及びゲート電極３８が形成される。ゲート誘電体及びゲート電極の形成によって半導体ナノワイヤの歪み状態が固定されるため、半導体ナノワイヤの中間部は、応力発生ライナの除去後に長手方向の固有の内部応力を受ける。半導体パッド内にソース及びドレイン領域３３Ｂ，３７Ｂが形成され、半導体ナノワイヤ・トランジスタが得られる。ソース及びドレイン・パッドの上に、中間工程（ＭＯＬ）誘電体層を直接形成することができる。 （もっと読む）

【課題】高いオン電流、低いオフ電流を与えるｐ型半導体ナノワイヤ・デバイス、ｎ型半導体ナノワイヤ・デバイスを提供する。
【解決手段】各々が半導体リンク部３０Ｃ，５０Ｃと２つの隣接するパット部３０Ａ，３０Ｂ，５０Ａ，５０Ｂを含む半導体構造体で、半導体リンク部の側壁は、第１の半導体構造体の場合には正孔の移動度を最大化するように、第２の半導体構造体の場合には電子の移動度を最大化するように方位を定める。半導体構造体の酸化による薄化で、半導体リンク部の幅は、異なる結晶方位ごとに異なる速度で小さくされる。異なる量の薄化の結果、薄化後に得られる半導体ナノワイヤが目標とするサブリソグラフィ寸法となるように、予め決定される。異なる結晶面に対する異なる薄化速度を補償することによって、過剰な薄化又は不十分な薄化がなされることなく、最適なサブリソグラフィ幅を有する半導体ナノワイヤを形成する。 （もっと読む）

【課題】低抵抗なＡｌ配線材料を用いて、生産コストの低下および生産性の向上を図ることができる薄膜トランジスタの製造方法を提供する。
【解決手段】本発明の薄膜トランジスタの製造方法は、Ａｒガスを用いたスパッタリングによって純ＡｌまたはＡｌ合金を第１層として成膜する工程と、前記第１層の上層に、Ａｒ＋Ｎ₂混合ガスまたはＡｒ＋ＮＨ₃混合ガスを用いたスパッタリングによって、前記第１層の材料に加えて窒化アルミニウムも部分的に含む第２層を成膜する工程と、別途形成するコンタクトホールを介して透明膜電極と第１電極の前記第２層とを電気的に接続する工程を含むものである。 （もっと読む）

【課題】微結晶シリコンをチャンネル領域として用い、良好にリーク電流を抑制することが可能な薄膜トランジスタ及びその製造方法を提供する。
【解決手段】薄膜トランジスタ１００は、図１に示すように、基板１１と、ゲート電極１１２と、ゲート絶縁膜１１３と、半導体層（チャンネル領域）１１４と、エッチングストッパ膜１１５と、高濃度不純物含有アモルファスシリコン層１１６，１１７と、ドレイン電極１１８と、ソース電極１１９と、低濃度不純物含有半導体層１２０，１２１を備える。微結晶シリコンを用いたチャンネル領域１１４と、高濃度不純物含有アモルファスシリコン層１１６及び／又は高濃度不純物含有アモルファスシリコン層１１７との間に低不純物濃度半導体層１２０，１２１を設けることにより、良好にリーク電流を抑制することができる。 （もっと読む）

【課題】フローティングゲート電極を備えた不揮発性メモリ素子の駆動電圧を高くすることなく、不揮発性メモリ素子、および厚いゲート絶縁膜を備えた高耐圧型トランジスタを同一基板上に形成する。
【解決手段】不揮発性メモリ素子の島状半導体領域とフローティングゲート電極間、および、トランジスタの島状半導体領域とゲート電極間には、第１の絶縁膜と第２の絶縁膜の積層膜が形成されている。第１の絶縁膜はフローティングゲート電極と重なる部分が除去されており、島状半導体領域とフローティングゲート電極間の絶縁膜が、トランジスタのゲート絶縁膜よりも薄くされている。トランジスタはフローティングゲート電極と同じ層に形成されている導電膜と、コントロールゲート電極と同じ層に形成されている導電膜とを有し、これら２つの導電膜は電気的に接続され、トランジスタのゲート電極として機能する。 （もっと読む）

【課題】ＴＦＴ−ＬＣＤアレイ基板及びその製造方法を提供する。
【解決手段】本発明は、ＴＦＴ−ＬＣＤアレイ基板及びその製造方法に関する。該ＴＦＴ −ＬＣＤアレイ基板には、基板に形成された複数のゲートライン、複数のデータライン、及び複数の共通電極ラインが含められる。前記複数のゲートラインと前記複数のデータラインは互いに交差されて複数の画素領域を画成すると共に、それぞれの画素領域に画素電極と薄膜トランジスタを形成し、上下に隣接した二つの画素領域は一つの共通電極ラインを共有する。 （もっと読む）