薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板、及び表示装置
【課題】コンタクトエッチングの加工精度を上げて、精度良くコンタクトホールが形成されたＴＦＴ基板及び、そのＴＦＴ基板を工程が煩雑にならずに製造コストが抑制可能なＴＦＴ基板の製造方法を提供する。
【解決手段】厚膜レジスト部２１と厚膜レジスト部よりも厚みの薄い薄膜レジスト部２２と、開口部２３とからなる膜厚差を有するパターンのレジスト層２０を設け、レジスト層２０の開口部の絶縁膜のエッチングと、レジスト層２０の薄膜レジスト部２２の除去と、薄膜レジスト部２２の下層の絶縁膜のエッチングとを同じエッチング工程で行うことにより、ゲートコンタクトホール８及びシリコンコンタクトホール９を共に形成してＴＦＴ基板１を製造した。
【解決手段】厚膜レジスト部２１と厚膜レジスト部よりも厚みの薄い薄膜レジスト部２２と、開口部２３とからなる膜厚差を有するパターンのレジスト層２０を設け、レジスト層２０の開口部の絶縁膜のエッチングと、レジスト層２０の薄膜レジスト部２２の除去と、薄膜レジスト部２２の下層の絶縁膜のエッチングとを同じエッチング工程で行うことにより、ゲートコンタクトホール８及びシリコンコンタクトホール９を共に形成してＴＦＴ基板１を製造した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板、及び該薄膜トランジスタ基板を用いた表示装置に関するものである。
【背景技術】
【０００２】
基板の表面に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が設けられた薄膜トランジスタ基板（以下、ＴＦＴ基板ということもある）が公知である。ＴＦＴ基板は、アクティブマトリクス駆動方式の液晶表示装置等の表示装置のスイッチング素子として用いられている。ＴＦＴ基板は、例えば半導体層としてのポリシリコン薄膜等にソース電極とドレイン電極が接続され、シリコン薄膜の上層又は下層にはゲート絶縁膜を挟んでゲート電極が積層されて構成されている。
【０００３】
ＴＦＴ基板は、図１２に示すように、ソース配線（図示せず）に対して、ゲート電極（ゲート配線）１０１と接続する為のゲートコンタクトホール１０２と、ポリシリコン薄膜１０３を接続する為のシリコンコンタクトホール１０４とを同時に加工する必要がある。これらのコンタクトホール１０２、１０４の形成は、通常、図１３（ａ）に示すように、基板１１０の表面にポリシリコン薄膜１０３、ゲート絶縁膜１１１、ゲート電極１０１、層間絶縁膜１１２を設けた後、層間絶縁膜１１２の表面にレジストパターン１１３を形成し、このレジストパターン１１３をマスクとして、層間絶縁膜１１２やゲート絶縁膜１１１をエッチングしてホール加工を行う。
【０００４】
このホール加工の際、図１３（ａ）に示す状態でドライエッチングを行うと、同図（ｂ）に示すように、エッチングが進行する。ゲート電極１０１の部分において、ホール１０２ａの深さがゲート電極１０１に到達した時点では、ゲート電極１０１よりも下層に位置するポリシリコン薄膜１０３上のホール１０４ａは、ポリシリコン薄膜１０３まで到達していない。この状態から更にエッチングを行うと、同図（ｃ）に示すように、ポリシリコン薄膜１０３に到達するホール１０４ｂが形成される。一方、ゲート電極１０１の上のホール１０２ｂは、層間絶縁膜１１２を超えてゲート電極１０１の部分までエッチングが進行し、ゲート電極１０１の膜厚が減少する膜減りが発生する。ゲート電極の膜減りが進行すると、最悪の場合、ゲート電極１０１を貫通することになってしまう。
【０００５】
すなわち同図（ｃ）に示すように、ゲート電極１０１の上層の被エッチング層は、層間絶縁膜１１２しかない。ゲートコンタクトホール１０２を形成するには、層間絶縁膜１１２のエッチングだけで良い。これに対し、ポリシリコン膜１０３の上層の被エッチング層は、層間絶縁膜１１２に加えてゲート絶縁膜１１１がある。シリコンコンタクトホール１０４を形成するには、層間絶縁膜１１２とゲート絶縁膜１１１の両方をエッチングする必要がある。ゲートコンタクトホール１０２とシリコンコンタクトホール１０４を同時にエッチングする場合、ゲートコンタクトホールは、ゲート絶縁膜１１１のエッチング時間だけ、過剰にエッチングが行われる。その結果、ゲート電極１０１の膜減りが発生する。
【０００６】
したがって、ゲートコンタクトホール１０２とシリコンコンタクトホール１０４を同時にエッチングしたのでは、ゲート絶縁膜１０１の膜減りを発生させずに、ゲートコンタクトホール１０２とシリコンコンタクトホール１０４を一緒に形成することが困難であった。
【０００７】
下記の特許文献１には、ＴＦＴ基板の製造においてコンタクトエッチングを行う場合、ゲート電極及びポリシリコン膜に対し、コンタクトホールの加工精度を向上させるための手段が記載されている。この方法は、ゲート電極上にエッチングストッパ膜として酸化シリコン膜を形成し、ドライエッチングを行い第１段階目のエッチング加工を行った後、エッチングストッパ膜よりも下層に位置する絶縁膜をＢＨＦウエットエッチングして穴空け加工することで、ゲート絶縁膜及びポリシリコン膜自体に対する過剰なエッチングを防止するものである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２７３６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
コンタクトエッチングの加工精度を上げるためには、特許文献１に記載のコンタクトホール形成方法は効果的である。しかしながら、上記特許文献１に記載の方法は、加工工程においてドライエッチング防止膜を設ける必要があるという問題があった。ドライエッチング防止膜を形成すると、処理工程が一つ増えることになってしまい、作業が煩雑になると共に、製造コストが上昇してしまう。
【００１０】
本発明は、上記従来技術の問題点を解消しようとするものであり、コンタクトエッチングの加工精度を上げて、精度良くコンタクトホールが形成されたＴＦＴ基板を提供すること、及びＴＦＴ基板製造の際に工程が煩雑にならずに製造コストが抑制可能なＴＦＴ基板の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１１】
このような課題を解決するために、本発明のＴＦＴ基板の製造方法は、ゲート絶縁膜を介して形成されている半導体薄膜とゲート電極の上に絶縁膜が形成されている積層体に、前記ゲート電極の上部に形成されるゲートコンタクトホールと、前記半導体薄膜の上部に形成される半導体コンタクトホールが、同じリソグラフィー工程で形成されている薄膜トランジスタ基板の製造方法であって、
前記リソグラフィー工程は、前記絶縁膜の表面に所定のパターンのレジスト層を形成するレジスト形成工程と、レジスト層を形成した前記積層体にエッチングによりコンタクトホールを形成するエッチング工程とを有し、
前記エッチング工程の前記レジスト層が、前記絶縁膜のホール非形成領域に形成される厚膜レジスト部と、
ゲートコンタクト領域又は半導体コンタクト領域のいずれか一方のコンタクト領域に形成される前記厚膜レジスト部よりも厚みの薄い薄膜レジスト部と、
前記ゲートコンタクト領域又は前記半導体コンタクト領域のうちの他方のコンタクト領域に形成される開口部と、
からなる膜厚差を有するパターンとして形成され、
前記エッチング工程は、前記レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜レジスト部の除去と、該レジスト層の下層の絶縁膜のエッチングとを行うことにより、前記ゲートコンタクトホール及び前記半導体コンタクトホールが共に形成されるものであることを要旨とするものである。
【００１２】
また、本発明のＴＦＴ基板は、
ゲート絶縁膜を介して形成されている半導体薄膜とゲート電極の上に絶縁膜の、前記ゲート電極の上部のゲートコンタクトホールと、前記半導体薄膜の上部の半導体コンタクトホールが同じ工程で形成され、上記コンタクトホールを介して前記半導体薄膜とゲート電極にソース電極が接続されている薄膜トランジスタ基板において、
前記コンタクトホールが、
前記絶縁膜のコンタクトホール非形成領域に形成される厚膜レジスト部と、
ゲートコンタクト領域又は半導体コンタクト領域のいずれか一方のコンタクト領域に形成される前記厚膜レジスト部よりも厚みの薄い薄膜レジスト部と、
前記ゲートコンタクト領域又は前記半導体コンタクト領域のうちの他方のコンタクト領域に形成される開口部と、からなる膜厚差を有するパターン状のレジスト層が設けられ
前記レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜レジスト部の除去と該レジスト層の下層の絶縁膜のエッチングが行われ、前記ゲートコンタクトホールと前記半導体コンタクトホールが共に形成されたものであることを要旨とするものである
【００１３】
また本発明の表示装置は、上記の薄膜トランジスタ基板をスイッチング素子として用いたことを要旨とするものである。
【発明の効果】
【００１４】
本発明は、厚膜レジスト部と、厚膜レジスト部よりも厚みの薄い薄膜レジスト部と、開口部とからなる膜厚差を有するパターンのレジスト層を設け、レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜レジスト部の除去と、該レジスト層の下層の絶縁膜のエッチングとを行うことにより、前記ゲートコンタクトホール及び前記半導体コンタクトホールが共に形成されるものであるから、コンタクトホール形成の際に過剰なエッチングを防止することができ、コンタクトエッチングの加工精度を上げて、精度良くコンタクトホールが形成されたＴＦＴ基板が得られる。更に該精度の良いコンタクトホールを有するＴＦＴ基板を製造する際、製造工程が煩雑にならずに製造コストを抑制可能である。
【図面の簡単な説明】
【００１５】
【図１】図１（ａ）、（ｂ）は、本発明の第１実施例のトップゲート型のＴＦＴ基板の要部を示す断面図である。
【図２】図２は、図１の実施例のＴＦＴ基板の要部を示す平面図であり、ポリシリコン薄膜とゲート電極とソース配線とコンタクトホールを示している。
【図３】図３（ａ）〜（ｄ）は、図１に示すＴＦＴ基板の製造方法を説明するための各工程を示す断面図である。
【図４】図４（ｅ）〜（ｇ）は、図１に示すＴＦＴ基板の製造方法を説明するための各工程を示す断面図である。
【図５】図５（ａ）、（ｂ）は、ゲートコンタクトホールとシリコンコンタクトホールを形成するレジスト形成工程の要部断面図であり、（ａ）はマスク露光の状態を示し、（ｂ）は所定のパターンのレジスト層が形成された状態を示している。
【図６】図６は、図５（ａ）で用いた多階調フォトマスクの平面図である。
【図７】図７は、多階調フォトマスクの態様を示し、（ａ）はハーフトーンマスクの断面図であり、（ｂ）はグレイトーンマスクの断面図である。
【図８】図８は、２枚のバイナリマスクを示す断面図である。
【図９】図９（ａ）〜（ｄ）は、ゲートコンタクトホールとシリコンコンタクトホールのエッチング工程を示す要部断面図である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第二実施例のエッチング工程を示す工程図である。
【図１１】図１１は、本発明の第三実施例のレジスト層を形成した状態の要部断面を示す説明図である。
【図１２】図１２は、従来のコンタクトホール形成方法を説明するための説明図である。
【図１３】図１３（ａ）〜（ｃ）は、従来のコンタクトホール形成方法で過剰なエッチングが発生する場合の説明図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施例を、図面を参照して詳細に説明する。図１（ａ）、（ｂ）は本発明の第一実施例のトップゲート型のＴＦＴ基板の要部を示す断面図である。図１（ａ）、（ｂ）に示すように、ＴＦＴ基板１は、厚さ０．５〜０．７ｍｍ程度の透明無アルカリガラス等からなるガラス基板２の表面全面にＳｉＯ２／ＳｉＮＯ、ＳｉＯ２等からなる汚染防止膜としての下地絶縁膜３が、５０〜２００ｎｍ程度の膜厚に形成され、該下地絶縁膜３の表面に半導体層として所定のパターン状に半導体シリコン薄膜４が１０〜３００ｎｍ程度の膜厚に形成されている。半導体シリコン薄膜４は、アモルファスシリコン（ａ−Ｓｉ）薄膜、低温ポリシリコン（ＬＴＰＳ）薄膜、高温ポリシリコン（ＨＴＰＳ）薄膜、微結晶シリコン（μｃ−Ｓｉ）薄膜、連続粒界結晶シリコン（ＣＧＳ）薄膜等を用いることができる。
【００１７】
更に半導体シリコン薄膜４の表面全面に、ＳｉＯ２、ＳｉＮ、ＳｉＮ／ＳｉＯ２等からなるゲート絶縁膜５が、２００〜５００ｎｍ程度の膜厚に設けられ、該ゲート絶縁膜５の表面にＷ／ＴａＮ、Ｍｏ、ＭｏＷ、Ｔｉ／Ａｌ等からなるゲート電極・配線６、１６（以下、特に断りがないかぎり、ゲート配線も含めたゲート電極・配線のことをゲート電極ということもある）が所定のパターン状に、１００〜３００ｎｍ程度の膜厚に形成され、該ゲート電極６の上の全面にＳｉＯ２／ＳＩＮ、ＳｉＯ２／ＳｉＮ／ＳｉＯ２、ＳｉＯ２、ＳｉＮ等からなる層間絶縁膜７が、１００〜５００ｎｍ程度の膜厚に設けられている。
【００１８】
更に層間絶縁膜７の上にはＴｉ／Ａｌ／Ｔｉ、Ｔｉ／Ａｌ、ＴｉＮ／Ａｌ／ＴｉＮ、Ｍｏ／Ａｌ−Ｎｄ／Ｍｏ、Ｍｏ／Ａｌ／Ｍｏ等からなるソース電極１０（ソース配線）が、１００〜３００ｎｍ程度の膜厚に所定のパターン状に設けられている。ソース電極１０は、絶縁膜（ゲート絶縁膜５、層間絶縁膜７）のゲート電極１６の上とポリシリコン薄膜４の上の、ゲートコンタクトホール８とシリコンコンタクトホール９が、該コンタクトホール８、９を用いて、ゲート電極１６とポリシリコン薄膜４にそれぞれソース電極１０が接続されていて、ゲート電極１６とソース電極１０及びポリシリコン薄膜４とソース電極１０は電気的に接続されている。
【００１９】
更にソース電極１０の上の全面に、アクリル樹脂材料等からなる保護膜１１が、１０００〜３０００ｎｍ程度の膜厚に設けられている。更に保護膜１１の上には、ＩＴＯ（Ｉｎｄｉｕｍ ｔｉｎ Ｏｘｉｄｅ）、ＺｎＯ（酸化亜鉛）、ＩＺＯ（Ｉｎｄｉｕｍ ｚｉｎｃ Ｏｘｉｄｅ）等からなる透明電極１２が、所定の画素電極のパターンに、３０〜１００ｎｍ程度の膜厚に設けられている。透明電極１２は、保護膜１１に設けられたコンタクトホール１３を用いて下層のソース電極１０に電気的に接続されている。
【００２０】
図２は図１の実施例のＴＦＴ基板の要部を示す平面図であり、ポリシリコン薄膜とゲート電極とソース配線とコンタクトホールを示している。尚、図１（ａ）は、図２のＡ−Ａ断面を示し、図１（ｂ）は図２のＢ−Ｂ断面を示している。図２は、ＴＦＴ基板のうちの一部のＴＦＴの部分のみを示したものである。特に図示しないが、ＴＦＴ基板１は、平面視した状態で、複数の画素電極（透明電極）がマトリクス状に配置されている。ＴＦＴ基板には、この画素電極に走査信号を供給するための各走査信号線（ゲートバスライン）１５と、データ信号を供給するための各データ信号線（データバスライン、電源線）１６とが、互いに交差するように設けられている。ＴＦＴ基板１は、走査信号線１５とデータ信号線１６との交差部分に、スイッチング素子としてのＴＦＴが、各々設けられている。各ＴＦＴは、図１（ａ）、（ｂ）及び図２に示すように、半導体シリコン薄膜４の上に走査配線の一部であるゲート電極６が、ゲート絶縁膜を挟んで設けられ、半導体シリコン薄膜４のゲート電極６の両側の位置にデータ信号線（電源線）１５と接続されたソース・ドレイン電極１０、１０とが接続されている。
【００２１】
ソース・ドレイン電極１０、１０は、シリコンコンタクトホール９によりデータ信号線１５に接続されている。またゲート配線１６とデータ信号線１５は、ゲートコンタクトホール８により接続されている。
【００２２】
本発明は、ＴＦＴ基板のゲートコンタクトホールとシリコンコンタクトホールを形成する場合、ホールを形成する絶縁膜の厚みの薄い部分に薄膜レジスト部を設け、ホールを形成する絶縁膜の厚みが厚い部分を開口部として形成し、レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜部の除去と該レジスト層の下層の絶縁膜のエッチングを行うことで、前記ゲートコンタクトホールと前記半導体コンタクトホールを共に形成したものである。以下、ＴＦＴ基板の製造方法について説明する。
【００２３】
図３（ａ）〜（ｄ）、図４（ｅ）〜（ｇ）は、図１に示すＴＦＴ基板の製造方法を説明するための各工程を示す断面図である。ここでは低温ポリシリコン薄膜を用いたＴＦＴ基板の製造方法の一例を説明する。尚、図３（ａ）〜（ｄ）及び図４（ｅ）〜（ｇ）において右側はシリコンコンタクトホールの部分を示し、左側はゲートコンタクトホールの部分を示している。以下、ＴＦＴ基板の全体の製造方法について説明する。先ず図３（ａ）に示すようにガラス基板２を洗浄した後、ガラス基板２の表面にプラズマＣＶＤ法等を用いてＳｉＯ２／ＳｉＮＯを成膜して全面に下地絶縁膜３を形成する。
【００２４】
次に、前駆体としてａ−Ｓｉ薄膜をプラズマＣＶＤ法で全面に成膜し、熱アニールにより脱水素化処理し、エキシマレーザーアニールによりレーザービームを照射して全面ポリシリコン膜を形成する。次いで、レジストパターン形成とドライエッチングによるリソグラフィー法で、所定のパターン状のポリシリコン薄膜４を形成する。
【００２５】
次いで図３（ｂ）に示すように、ポリシリコン薄膜４の上から、プラズマＣＶＤ法で全面にゲート絶縁膜５を形成する。次いでゲート絶縁膜５の上に、スパッタリング法でゲート電極６、１６を形成する金属膜を成膜し、レジストパターン形成とエッチングによるリソグラフィー法により、所定のパターン状のゲート電極６、１６形成する（図３（ｃ）参照）。
【００２６】
次に、特に図示しないが、マスク露光でｎ型ＴＦＴ領域にレジストパターンを形成して、ｎ型ＴＦＴ領域をマスクした状態で、ｐ型ＴＦＴ領域のポリシリコン薄膜のソース・ドレイン領域に、ボロンをイオンドーピングして注入する。更に同様にマスク露光でｐ型ＴＦＴ領域にレジストパターンを形成し、ｎ型ＴＦＴ領域のポリシリコン薄膜のソース・ドレイン領域にリンをイオンドーピングして注入する。その後、注入イオンの活性化処理を行い、ポリシリコン薄膜のソース・ドレイン領域を低抵抗化する。
【００２７】
次に、図３（ｄ）に示すように、ゲート電極６、１６の上からプラズマＣＶＤ法で層間絶縁膜７を全面に成膜する。
【００２８】
次に、図４（ｅ）に示すように、レジストパターンを形成するレジスト形成工程とホールを形成するエッチング工程とからなるリソグラフィー工程により、ゲート電極１６の上部のゲートコンタクトホール８と半導体シリコン薄膜４の上部のシリコンコンタクトホール９を形成する。本発明は、上記のゲートコンタクトホール８とシリコンコンタクトホール９が、同じリソグラフィー工程によりホール加工されて形成されている。そして、コンタクトホール形成方法に特定の方法を用いる点に大きな特徴がある（コンタクトホール形成方法の詳細は後述する）。
【００２９】
次に、図４（ｆ）に示すように、コンタクトホールを形成した層間絶縁膜の上からスパッタリング法によりＴｉ／Ａｌ／Ｔｉを全面に成膜した後、マスク露光とエッチングによるリソグラフィー法により所定のパターン状にソース・ドレイン電極、ソース配線、データ信号線等を形成する。
【００３０】
次に、図４（ｇ）に示すように、ソース電極上の保護膜１１と所定の位置にソース電極と透明導電膜を接合するためのコンタクトホール１３は、感光性アクリル樹脂膜の全面塗布とマスク露光により形成する。そして、その上からスパッタリング法を用いてＩＴＯ膜を全面に形成した後、マスク露光とエッチングによるリソグラフィー法により所定のパターン状に透明導電膜からなる透明電極１２を形成することで、図１に示すＴＦＴ基板１が得られる。
【００３１】
以下、ゲートコンタクトホールとシリコンコンタクトホールを形成するための、リソグラフィー工程について説明する。リソグラフィー工程は、図４（ｄ）に示す表面に層間絶縁膜７が形成された積層体に、所定のパターンのレジスト層２０を形成するレジスト形成工程と、レジスト層２０を形成した積層体に対してエッチングにより穴あけ加工を行うエッチング工程とからなる。
【００３２】
図５（ａ）、（ｂ）は、ゲートコンタクトホールとシリコンコンタクトホールを形成するレジスト形成工程の要部断面図であり、（ａ）はマスク露光の状態を示し、（ｂ）は所定のパターンのレジスト層が形成された状態を示している。レジスト形成工程では、図５（ａ）に示すように、先ず層間絶縁膜７が形成された積層体の表面に、レジスト材料を塗工して全面に感光性レジスト層１８を設ける。そしてグレイトーンマスクからなる多階調フォトマスク３０を用いて露光を行った後、現像処理を行う。多階調フォトマスク３０は、遮光部３３と光を透過する透過光部３１と半透過光部３２を備えている。
【００３３】
多階調フォトマスク３０を用いてネガ型レジスト材料からなる感光性レジスト層１８に露光を行い現像すると、図５図（ｂ）に示すように、多階調フォトマスク３０のパターンに対応した、パターン状のレジスト層２０が形成される。すなわち、感光性レジスト層１８は多階調フォトマスク３０の透過光部３１に対応する部分が完全に硬化して、厚膜レジスト部２１として形成される。また、多階調フォトマスク３０の遮光部３３に対応する部分は、開口部２３となる。また、多階調フォトマスク３０の半透過光部３２に対応する部分は、感光性レジスト層１８の硬化が不完全であり、透過光部３１と比較して厚みの薄い薄膜レジスト部２２として形成される。レジスト層２０は、透過光部３１に対応する部分が厚膜レジスト部２１となり、半透過光部３２に対応する部分が薄膜レジスト部３２となり、遮光部３３に対応する部分が開口部２３となって、膜厚差を有するパターンとして形成される。
【００３４】
図５（ｂ）に示すように、レジスト層２０は、層間絶縁膜７の表面のホール非形成領域が、厚膜レジスト部２１として形成されている。またゲート電極１６の上のゲートコンタクト領域が、前記厚膜レジスト部２１よりも厚みが薄い薄膜レジスト部２２として形成されている。またゲート電極６よりも下層となる半導体シリコン薄膜４の上のシリコンコンタクト領域が、開口部２３として形成されている。
【００３５】
尚、上記ホール非形成領域とは、ゲート電極（ゲート配線）１６のゲートコンタクトホール８が形成されるゲートコンタクト領域と半導体シリコン薄膜４のシリコンコンタクトホール９が形成されるシリコンコンタクト領域以外の、エッチングを行わない部分のことである。
【００３６】
図６は図５（ａ）で用いた多階調フォトマスクの平面図である。図６の多階調フォトマスク３０は、図２のＴＦＴ基板の平面図のパターンに対応するものである。図６に示すように、多階調フォトマスク３０は、ゲート絶縁膜５よりも下層側まで到達するシリコンコンタクトホール９を形成する部分を遮光部３３とし、ゲート絶縁膜５よりも上層のゲートコンタクトホール８を形成する部分は半透過光部３２とし、それ以外の部分が透過光部３１として形成されている。多階調フォトマスクマスク３０の半透過光部３２は、レジスト層２０では、エッチングされる深さが浅い薄膜レジスト部２２に対応し、多階調フォトマスク３０の遮光部３３は、レジスト層２０では、エッチングされる深さが深い開口部２３に対応している。
【００３７】
尚、レジスト材料として、ネガ型の材料以外にポジ型の感光性レジスト材料を用いても良い。ポジ型の感光性レジストを用いる場合には、上記の遮光部と透過光部とが反転した状態に形成されている多階調フォトマスクを用いれば良い。
【００３８】
図７は多階調フォトマスクの態様を示し、（ａ）はハーフトーンマスクの断面図であり、（ｂ）はグレイトーンマスクの断面図である。多階調フォトマスクは、光を遮光する遮光部（黒）と光を透過する透過光部（白）の２階調でパターンが構成されているバイナリーマスクに対し、遮光部（黒）と透過光部（白）に加え光を半透過させる半透過光部（グレイ）からなる３階調以上のフォトマスクとして構成されている。多階調フォトマスクには、グレイトーンマスクとハーフトーンマスクがある。露光の際に用いる多階調フォトマスクとして、図７（ａ）に示すハーフトーンマスク３０Ａ、図７（ｂ）に示すグレイトーンマスク３０Ｂ、のいずれのマスクを用いてもよい。
【００３９】
ハーフトーンマスク３０Ａは、図７（ａ）に示すように、半透過光部３２の遮光膜をエッチング等の手段により、遮光部３３の厚さよりも薄く形成することにより、光の透過量を減少させるようにして半透過光部３２を構成したものである。グレイトーンマスク３０Ｂは、図７（ｂ）に示すように、半透過光部３２として露光機解像限界以下の微細パターンを設けることで、光の回折効果により半透過光部３２を構成したものである。多階調フォトマスクを用いた場合、バイナリマスクを用いた場合と比較して、膜厚差のあるレジスト層を形成する場合に、一度の露光と現像で膜厚差のあるレジストパターンを形成可能であるから、工程を短縮することができる。
【００４０】
このようにレジスト層の形成は、ホール加工を行いたい箇所によって、レジスト層の膜厚差を形成可能な方法であれば、どのような方法を用いてもよい。例えば多階調フォトマスクを使用する代わりに、バイナリマスクを用いて膜厚差のあるレジストパターンを形成してもよい。
【００４１】
多階調フォトマスクやバイナリマスク等のフォトマスクは、ガラス基板等の透明基板の表面に、Ｃｒ等の金属薄膜から形成される遮光膜を形成し、エッチング等の手段により遮光部と半透過光部を所定のパターンに形成することで製造することができる。
【００４２】
バイナリマスクを用いて膜厚差のあるレジストパターンを形成するには、例えば透過光量の異なる複数のバイナリマスクを用いて行う方法や、複数のバイナリマスクを用いて、部分的に露光量を変化させて行う方法等が挙げられる。
【００４３】
図８は２枚のバイナリマスクを示す断面図である。例えば複数のバイナリマスクを用いる場合、図８に示すように、薄膜レジスト部２２と開口部２３に対応する部分に遮光部４２、４３を設けた第一のバイナリマスク４１と、開口部２３に対応する部分にのみ遮光部４３を設けた第二のバイナリマスク４５を用いる。先ず、ネガ型の感光性レジスト層に対し、第一のバイナリマスク４１を用いて露光と現像を行うと、遮光部４２、４３のところが開口部となり、透過光部４４のところが厚膜レジスト層として形成される。更に、感光性レジスト層を塗工して第２のバイナリマスク４５を用いて再度、露光と現像を行うと、引き続き遮光部４３のところは開口部として形成される。しかし、前回の露光と現像では開口部として形成された遮光部４２の部分は、第二のバイナリマスクには遮光部が形成されていないので、レジスト層が硬化して薄膜レジスト層として形成される。また、透過光部４４に対応する部分は、前回の露光と現像でレジスト層が形成されているので厚膜レジスト部２１として形成される。このようにレジスト層は、膜厚差のあるレジストパターンに形成することができる。
【００４４】
また複数のバイナリマスクを用いて膜厚差のあるレジストパターンを形成するには、例えばネガ型レジスト層に露光する際に、厚膜レジスト部よりも薄膜レジスト部の部分のレジスト層に対する光量が少なくなるように、露光量を変化させてレジスト膜の膜厚が薄くなるようにしてもよい。
【００４５】
図９（ａ）〜（ｄ）は、ゲートコンタクトホールとシリコンコンタクトホールのエッチング工程を示す要部断面図である。第一実施例のエッチング工程は、開口部２３の絶縁膜のエッチングを所定の厚みだけ行った後、レジスト層２０の薄膜レジスト部２２を除去し、更に開口部２３と除去した薄膜レジスト部２２の下層の絶縁膜７をエッチングするものである。
【００４６】
エッチング工程は、先ず図９（ａ）に示すように、コンタクト第一エッチング工程を行う。コンタクト第一エッチング工程は、膜厚差のあるレジストパターンを設けた積層体に対し、適切なエッチングガス（Ｃ４Ｆ８、ＳＦ６、ＣＦ４、Ｏ２、Ａｒ、Ｈ２等）を用いてドライエッチングを行い、層間絶縁膜７をエッチングする。このときのエッチングは、層間絶縁膜７をエッチングすることができるが、レジスト層の薄膜レジスト部２２がエッチングされない条件で行う。開口部２３の層間絶縁膜７がエッチングされ、シリコンコンタクトホールの一部９ａが形成される。一方、ゲート電極１６上の層間絶縁膜７は薄膜レジスト部２２が形成されているのでエッチングされない。
【００４７】
コンタクト第一エッチング工程では、エッチング後のゲート電極１６の上の層間絶縁膜７の膜厚Ｄ１と、半導体シリコン薄膜４上の絶縁膜（層間絶縁膜７＋ゲート絶縁膜５）の膜厚Ｄ２が、次のコンタクト第二エッチング工程で、ゲート電極上の絶縁膜と、半導体シリコン薄膜上の絶縁膜を全部エッチングするのに掛かる時間が同じ時間になるように、エッチングを行うのが好ましい。
【００４８】
次に、図９（ｂ）、（ｃ）に示すように、レジストアッシング工程を行う。レジストアッシング工程は、図９（ａ）に示すシリコンコンタクトホール９が途中まで形成された積層体に、レジスト層を酸素ラジカル等で分解、低分子量化し、揮発させ除去するプラズマアッシング法を用いてアッシング処理を行う。アッシング処理では、薄膜レジスト部２２を除去する。アッシング処理を行うと、図９（ｂ）に示すように積層体の全面のレジスト層２０が処理され、厚膜レジスト部２１と薄膜レジスト層２２は、同じ速さで膜厚が減少する。そしてゲート電極の上にある薄膜レジスト部のレジスト膜が無くなって開口部２２ｂとなった時点でアッシングを停止する。この時点では、図９（ｃ）に示すように厚膜レジスト部２１は、厚みが薄くなっているが、レジスト層２０自体は残存している状態である。
【００４９】
次に、図９（ｄ）に示すように、コンタクト第二エッチング工程を行う。コンタクト第二エッチング工程では、コンタクト第一エッチング工程と同様に、適切なエッチングガスを用いたドライエッチングを行い、残りの絶縁膜のエッチングを行う。同図に示すように、ゲートコンタクトホール８とシリコンコンタクトホール９が形成される。このように、ゲートコンタクトホール８とシリコンコンタクトホール９は同じエッチング工程で一緒に形成される。
【００５０】
上記のコンタクト第一エッチング工程で、ゲート電極１６上の層間絶縁膜７と、半導体シリコン薄膜上の絶縁膜５、７を全部エッチングするのに掛かる時間が同じ時間になるように、エッチングを行っていれば、ゲートコンタクトホール８が層間絶縁膜を超えてゲート電極１６までエッチングされることや、或いはシリコンコンタクトホール９が半導体シリコン薄膜４までエッチングされることを防止できる。その結果、ゲート電極１６の膜減りや配線抵抗の高抵抗化、及び断線等や、半導体シリコン薄膜４の膜減りや突き抜けを防止することができる。
【００５１】
第二エッチング工程の後にレジスト剥離工程を行う。レジスト剥離工程では、残存しているレジスト層２０の除去を行う。レジスト層２０の除去は、有機アルカリ溶液でレジストを除去するウエット剥離と、レジストを酸素ラジカル等で分解、低分子量化し、揮発させ除去するアッシングによるドライ剥離、或いはウエット剥離とドライ剥離の組み合わせ等のいずれの手段を用いても良い。レジスト剥離手段は、レジスト層２０の材料等に応じて、適宜選択することができる。
【００５２】
図１０（ａ）〜（ｃ）は本発明の第二実施例のエッチング工程を示す工程図である。第二実施例は、エッチング工程が、開口部２３の絶縁膜のエッチングを行うと同時に、レジスト層の薄膜レジスト部２２の除去と該薄膜レジスト部２２の下層の絶縁膜のエッチングを行うものである。
【００５３】
第二実施例のエッチング工程は、図１０（ａ）に示すように、第一実施例と同様にしてレジスト形成工程で厚膜レジスト部２１、薄膜レジスト部２２、開口部２３からなるレジスト層２０を形成した積層体を用いる。先ず、適切なエッチングガス（Ｃ４Ｆ８、ＳＦ６、ＣＦ４、Ｏ２、Ａｒ、Ｈ２等）を用いてドライエッチングを行い、層間絶縁膜７をエッチングする。このときのエッチングは、層間絶縁膜７及びレジスト層２０の両方に対してエッチングレートを持つようなエッチング条件を選択する。その結果、図１０ａ）に示すように、レジスト層２０の開口部２３は層間絶縁膜７がエッチングされ、厚膜レジスト部２１と薄膜レジスト部２２の部分はレジスト層２０がエッチングされる。
【００５４】
図１０（ｂ）に示すように、ゲート電極１６上の薄膜レジスト部２２が完全に除去された段階では、半導体シリコン薄膜４上の絶縁膜（層間絶縁膜７）のエッチングは途中まで進行している。このとき、ゲート電極１６上の層間絶縁膜７の膜厚と半導体シリコン薄膜４上の絶縁膜の膜厚が、残りのエッチングにおいて、これらの絶縁膜を除去する時間と同じ時間になるようにするのが好ましい。具体的には、薄膜レジスト部２２や厚膜レジスト部２１の厚み、ドライエッチングのエッチング条件等を選択して、上記条件となるようにすればよい。上記エッチング条件としては、ガス種、分圧、放電パワー等が挙げられる。
【００５５】
図１０（ｃ）に示すように、エッチングを更に行い、ゲート電極１６上の絶縁膜７と、半導体シリコン薄膜４上の絶縁膜５、７を除去することで、ゲートコンタクトホール８とシリコンコンタクトホール９が形成される。このように、ゲートコンタクトホール８とシリコンコンタクトホール９は同じエッチング工程で一緒に形成することができる。
【００５６】
このエッチングを行う場合、これらの残りの絶縁膜を除去する時間が同じになるように、薄膜レジスト部２２の除去と層間絶縁膜７のエッチングが行われていると、ゲート電極１６及び半導体シリコン薄膜４まで到達する時間が同じ時間となって、過剰なエッチングを減らすことが可能となる。
【００５７】
この第二実施例によれば、第一実施例と比較して、アッシングによるレジスト膜の除去工程を減らすことができ、処理時間を短縮することができるという利点がある。
【００５８】
図１１は本発明の第三実施例のレジスト層を形成した状態の要部断面を示す説明図である。第三実施例は図１１に示すように、ボトムゲート構造のＴＦＴを製造する場合の例である。第一実施例及び第二実施例は、トップゲート構造のＴＦＴであるが、本発明は、第三実施例に示すようなボトムゲート構造のＴＦＴに用いることもできる。
【００５９】
ボトムゲート構造のＴＦＴでは、例えば、図１１に示すように、ガラス基板２上に下地絶縁膜３、ゲート電極６、１６が設けられ、ゲート絶縁膜５を介して半導体シリコン薄膜４が設けられて、積層体が構成されている。この場合、レジスト層２０は、半導体シリコン薄膜４の上部（シリコンコンタクト領域）に薄膜レジスト部２２を設け、ゲート電極１６の上部（ゲートコンタクト領域）に開口部２３を設け、それ以外の部分（ホール非形成領域）が厚膜レジスト部２１からなる、膜厚差を有するパターンとして構成されている。
【００６０】
図１１に示す膜厚差を有するパターンのレジスト層２０が設けられた積層体に対し、上記の第一実施例又は第二実施例と同様のエッチング処理方法を用いてエッチング工程を行い、ゲートコンタクトホール８とシリコンコンタクトホール９を同じ処理工程で形成することができる。すなわち、第三実施例のＴＦＴ基板も、レジスト層２０の開口部２３の絶縁膜のエッチングと、レジスト層２０の薄膜レジスト部２２の除去とその下層の絶縁膜のエッチングが行われ、ゲートコンタクトホール９とシリコンコンタクトホール８が共に形成されたものである。
【００６１】
本発明のＴＦＴ基板は、アクティブマトリクス型の液晶表示素子等のアレイ基板として用いることができる。また本発明のＴＦＴ基板は、液晶表示素子以外の各種表示素子のスイッチングデバイスとして利用することができる。
【符号の説明】
【００６２】
１ ＴＦＴ基板
２ ガラス基板
４ 半導体シリコン薄膜
５ ゲート絶縁膜
６、１６ ゲート電極
７ 層間絶縁膜
８ ゲートコンタクトホール
９ シリコンコンタクトホール
１０ ソース電極
２０ レジスト層
２１ 厚膜レジスト部
２２ 薄膜レジスト部
２３ 開口部
３０ 多階調フォトマスク
３１ 透過光部
３２ 半透過光部
３３ 遮光部
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板、及び該薄膜トランジスタ基板を用いた表示装置に関するものである。
【背景技術】
【０００２】
基板の表面に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が設けられた薄膜トランジスタ基板（以下、ＴＦＴ基板ということもある）が公知である。ＴＦＴ基板は、アクティブマトリクス駆動方式の液晶表示装置等の表示装置のスイッチング素子として用いられている。ＴＦＴ基板は、例えば半導体層としてのポリシリコン薄膜等にソース電極とドレイン電極が接続され、シリコン薄膜の上層又は下層にはゲート絶縁膜を挟んでゲート電極が積層されて構成されている。
【０００３】
ＴＦＴ基板は、図１２に示すように、ソース配線（図示せず）に対して、ゲート電極（ゲート配線）１０１と接続する為のゲートコンタクトホール１０２と、ポリシリコン薄膜１０３を接続する為のシリコンコンタクトホール１０４とを同時に加工する必要がある。これらのコンタクトホール１０２、１０４の形成は、通常、図１３（ａ）に示すように、基板１１０の表面にポリシリコン薄膜１０３、ゲート絶縁膜１１１、ゲート電極１０１、層間絶縁膜１１２を設けた後、層間絶縁膜１１２の表面にレジストパターン１１３を形成し、このレジストパターン１１３をマスクとして、層間絶縁膜１１２やゲート絶縁膜１１１をエッチングしてホール加工を行う。
【０００４】
このホール加工の際、図１３（ａ）に示す状態でドライエッチングを行うと、同図（ｂ）に示すように、エッチングが進行する。ゲート電極１０１の部分において、ホール１０２ａの深さがゲート電極１０１に到達した時点では、ゲート電極１０１よりも下層に位置するポリシリコン薄膜１０３上のホール１０４ａは、ポリシリコン薄膜１０３まで到達していない。この状態から更にエッチングを行うと、同図（ｃ）に示すように、ポリシリコン薄膜１０３に到達するホール１０４ｂが形成される。一方、ゲート電極１０１の上のホール１０２ｂは、層間絶縁膜１１２を超えてゲート電極１０１の部分までエッチングが進行し、ゲート電極１０１の膜厚が減少する膜減りが発生する。ゲート電極の膜減りが進行すると、最悪の場合、ゲート電極１０１を貫通することになってしまう。
【０００５】
すなわち同図（ｃ）に示すように、ゲート電極１０１の上層の被エッチング層は、層間絶縁膜１１２しかない。ゲートコンタクトホール１０２を形成するには、層間絶縁膜１１２のエッチングだけで良い。これに対し、ポリシリコン膜１０３の上層の被エッチング層は、層間絶縁膜１１２に加えてゲート絶縁膜１１１がある。シリコンコンタクトホール１０４を形成するには、層間絶縁膜１１２とゲート絶縁膜１１１の両方をエッチングする必要がある。ゲートコンタクトホール１０２とシリコンコンタクトホール１０４を同時にエッチングする場合、ゲートコンタクトホールは、ゲート絶縁膜１１１のエッチング時間だけ、過剰にエッチングが行われる。その結果、ゲート電極１０１の膜減りが発生する。
【０００６】
したがって、ゲートコンタクトホール１０２とシリコンコンタクトホール１０４を同時にエッチングしたのでは、ゲート絶縁膜１０１の膜減りを発生させずに、ゲートコンタクトホール１０２とシリコンコンタクトホール１０４を一緒に形成することが困難であった。
【０００７】
下記の特許文献１には、ＴＦＴ基板の製造においてコンタクトエッチングを行う場合、ゲート電極及びポリシリコン膜に対し、コンタクトホールの加工精度を向上させるための手段が記載されている。この方法は、ゲート電極上にエッチングストッパ膜として酸化シリコン膜を形成し、ドライエッチングを行い第１段階目のエッチング加工を行った後、エッチングストッパ膜よりも下層に位置する絶縁膜をＢＨＦウエットエッチングして穴空け加工することで、ゲート絶縁膜及びポリシリコン膜自体に対する過剰なエッチングを防止するものである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２７３６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
コンタクトエッチングの加工精度を上げるためには、特許文献１に記載のコンタクトホール形成方法は効果的である。しかしながら、上記特許文献１に記載の方法は、加工工程においてドライエッチング防止膜を設ける必要があるという問題があった。ドライエッチング防止膜を形成すると、処理工程が一つ増えることになってしまい、作業が煩雑になると共に、製造コストが上昇してしまう。
【００１０】
本発明は、上記従来技術の問題点を解消しようとするものであり、コンタクトエッチングの加工精度を上げて、精度良くコンタクトホールが形成されたＴＦＴ基板を提供すること、及びＴＦＴ基板製造の際に工程が煩雑にならずに製造コストが抑制可能なＴＦＴ基板の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１１】
このような課題を解決するために、本発明のＴＦＴ基板の製造方法は、ゲート絶縁膜を介して形成されている半導体薄膜とゲート電極の上に絶縁膜が形成されている積層体に、前記ゲート電極の上部に形成されるゲートコンタクトホールと、前記半導体薄膜の上部に形成される半導体コンタクトホールが、同じリソグラフィー工程で形成されている薄膜トランジスタ基板の製造方法であって、
前記リソグラフィー工程は、前記絶縁膜の表面に所定のパターンのレジスト層を形成するレジスト形成工程と、レジスト層を形成した前記積層体にエッチングによりコンタクトホールを形成するエッチング工程とを有し、
前記エッチング工程の前記レジスト層が、前記絶縁膜のホール非形成領域に形成される厚膜レジスト部と、
ゲートコンタクト領域又は半導体コンタクト領域のいずれか一方のコンタクト領域に形成される前記厚膜レジスト部よりも厚みの薄い薄膜レジスト部と、
前記ゲートコンタクト領域又は前記半導体コンタクト領域のうちの他方のコンタクト領域に形成される開口部と、
からなる膜厚差を有するパターンとして形成され、
前記エッチング工程は、前記レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜レジスト部の除去と、該レジスト層の下層の絶縁膜のエッチングとを行うことにより、前記ゲートコンタクトホール及び前記半導体コンタクトホールが共に形成されるものであることを要旨とするものである。
【００１２】
また、本発明のＴＦＴ基板は、
ゲート絶縁膜を介して形成されている半導体薄膜とゲート電極の上に絶縁膜の、前記ゲート電極の上部のゲートコンタクトホールと、前記半導体薄膜の上部の半導体コンタクトホールが同じ工程で形成され、上記コンタクトホールを介して前記半導体薄膜とゲート電極にソース電極が接続されている薄膜トランジスタ基板において、
前記コンタクトホールが、
前記絶縁膜のコンタクトホール非形成領域に形成される厚膜レジスト部と、
ゲートコンタクト領域又は半導体コンタクト領域のいずれか一方のコンタクト領域に形成される前記厚膜レジスト部よりも厚みの薄い薄膜レジスト部と、
前記ゲートコンタクト領域又は前記半導体コンタクト領域のうちの他方のコンタクト領域に形成される開口部と、からなる膜厚差を有するパターン状のレジスト層が設けられ
前記レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜レジスト部の除去と該レジスト層の下層の絶縁膜のエッチングが行われ、前記ゲートコンタクトホールと前記半導体コンタクトホールが共に形成されたものであることを要旨とするものである
【００１３】
また本発明の表示装置は、上記の薄膜トランジスタ基板をスイッチング素子として用いたことを要旨とするものである。
【発明の効果】
【００１４】
本発明は、厚膜レジスト部と、厚膜レジスト部よりも厚みの薄い薄膜レジスト部と、開口部とからなる膜厚差を有するパターンのレジスト層を設け、レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜レジスト部の除去と、該レジスト層の下層の絶縁膜のエッチングとを行うことにより、前記ゲートコンタクトホール及び前記半導体コンタクトホールが共に形成されるものであるから、コンタクトホール形成の際に過剰なエッチングを防止することができ、コンタクトエッチングの加工精度を上げて、精度良くコンタクトホールが形成されたＴＦＴ基板が得られる。更に該精度の良いコンタクトホールを有するＴＦＴ基板を製造する際、製造工程が煩雑にならずに製造コストを抑制可能である。
【図面の簡単な説明】
【００１５】
【図１】図１（ａ）、（ｂ）は、本発明の第１実施例のトップゲート型のＴＦＴ基板の要部を示す断面図である。
【図２】図２は、図１の実施例のＴＦＴ基板の要部を示す平面図であり、ポリシリコン薄膜とゲート電極とソース配線とコンタクトホールを示している。
【図３】図３（ａ）〜（ｄ）は、図１に示すＴＦＴ基板の製造方法を説明するための各工程を示す断面図である。
【図４】図４（ｅ）〜（ｇ）は、図１に示すＴＦＴ基板の製造方法を説明するための各工程を示す断面図である。
【図５】図５（ａ）、（ｂ）は、ゲートコンタクトホールとシリコンコンタクトホールを形成するレジスト形成工程の要部断面図であり、（ａ）はマスク露光の状態を示し、（ｂ）は所定のパターンのレジスト層が形成された状態を示している。
【図６】図６は、図５（ａ）で用いた多階調フォトマスクの平面図である。
【図７】図７は、多階調フォトマスクの態様を示し、（ａ）はハーフトーンマスクの断面図であり、（ｂ）はグレイトーンマスクの断面図である。
【図８】図８は、２枚のバイナリマスクを示す断面図である。
【図９】図９（ａ）〜（ｄ）は、ゲートコンタクトホールとシリコンコンタクトホールのエッチング工程を示す要部断面図である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第二実施例のエッチング工程を示す工程図である。
【図１１】図１１は、本発明の第三実施例のレジスト層を形成した状態の要部断面を示す説明図である。
【図１２】図１２は、従来のコンタクトホール形成方法を説明するための説明図である。
【図１３】図１３（ａ）〜（ｃ）は、従来のコンタクトホール形成方法で過剰なエッチングが発生する場合の説明図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施例を、図面を参照して詳細に説明する。図１（ａ）、（ｂ）は本発明の第一実施例のトップゲート型のＴＦＴ基板の要部を示す断面図である。図１（ａ）、（ｂ）に示すように、ＴＦＴ基板１は、厚さ０．５〜０．７ｍｍ程度の透明無アルカリガラス等からなるガラス基板２の表面全面にＳｉＯ２／ＳｉＮＯ、ＳｉＯ２等からなる汚染防止膜としての下地絶縁膜３が、５０〜２００ｎｍ程度の膜厚に形成され、該下地絶縁膜３の表面に半導体層として所定のパターン状に半導体シリコン薄膜４が１０〜３００ｎｍ程度の膜厚に形成されている。半導体シリコン薄膜４は、アモルファスシリコン（ａ−Ｓｉ）薄膜、低温ポリシリコン（ＬＴＰＳ）薄膜、高温ポリシリコン（ＨＴＰＳ）薄膜、微結晶シリコン（μｃ−Ｓｉ）薄膜、連続粒界結晶シリコン（ＣＧＳ）薄膜等を用いることができる。
【００１７】
更に半導体シリコン薄膜４の表面全面に、ＳｉＯ２、ＳｉＮ、ＳｉＮ／ＳｉＯ２等からなるゲート絶縁膜５が、２００〜５００ｎｍ程度の膜厚に設けられ、該ゲート絶縁膜５の表面にＷ／ＴａＮ、Ｍｏ、ＭｏＷ、Ｔｉ／Ａｌ等からなるゲート電極・配線６、１６（以下、特に断りがないかぎり、ゲート配線も含めたゲート電極・配線のことをゲート電極ということもある）が所定のパターン状に、１００〜３００ｎｍ程度の膜厚に形成され、該ゲート電極６の上の全面にＳｉＯ２／ＳＩＮ、ＳｉＯ２／ＳｉＮ／ＳｉＯ２、ＳｉＯ２、ＳｉＮ等からなる層間絶縁膜７が、１００〜５００ｎｍ程度の膜厚に設けられている。
【００１８】
更に層間絶縁膜７の上にはＴｉ／Ａｌ／Ｔｉ、Ｔｉ／Ａｌ、ＴｉＮ／Ａｌ／ＴｉＮ、Ｍｏ／Ａｌ−Ｎｄ／Ｍｏ、Ｍｏ／Ａｌ／Ｍｏ等からなるソース電極１０（ソース配線）が、１００〜３００ｎｍ程度の膜厚に所定のパターン状に設けられている。ソース電極１０は、絶縁膜（ゲート絶縁膜５、層間絶縁膜７）のゲート電極１６の上とポリシリコン薄膜４の上の、ゲートコンタクトホール８とシリコンコンタクトホール９が、該コンタクトホール８、９を用いて、ゲート電極１６とポリシリコン薄膜４にそれぞれソース電極１０が接続されていて、ゲート電極１６とソース電極１０及びポリシリコン薄膜４とソース電極１０は電気的に接続されている。
【００１９】
更にソース電極１０の上の全面に、アクリル樹脂材料等からなる保護膜１１が、１０００〜３０００ｎｍ程度の膜厚に設けられている。更に保護膜１１の上には、ＩＴＯ（Ｉｎｄｉｕｍ ｔｉｎ Ｏｘｉｄｅ）、ＺｎＯ（酸化亜鉛）、ＩＺＯ（Ｉｎｄｉｕｍ ｚｉｎｃ Ｏｘｉｄｅ）等からなる透明電極１２が、所定の画素電極のパターンに、３０〜１００ｎｍ程度の膜厚に設けられている。透明電極１２は、保護膜１１に設けられたコンタクトホール１３を用いて下層のソース電極１０に電気的に接続されている。
【００２０】
図２は図１の実施例のＴＦＴ基板の要部を示す平面図であり、ポリシリコン薄膜とゲート電極とソース配線とコンタクトホールを示している。尚、図１（ａ）は、図２のＡ−Ａ断面を示し、図１（ｂ）は図２のＢ−Ｂ断面を示している。図２は、ＴＦＴ基板のうちの一部のＴＦＴの部分のみを示したものである。特に図示しないが、ＴＦＴ基板１は、平面視した状態で、複数の画素電極（透明電極）がマトリクス状に配置されている。ＴＦＴ基板には、この画素電極に走査信号を供給するための各走査信号線（ゲートバスライン）１５と、データ信号を供給するための各データ信号線（データバスライン、電源線）１６とが、互いに交差するように設けられている。ＴＦＴ基板１は、走査信号線１５とデータ信号線１６との交差部分に、スイッチング素子としてのＴＦＴが、各々設けられている。各ＴＦＴは、図１（ａ）、（ｂ）及び図２に示すように、半導体シリコン薄膜４の上に走査配線の一部であるゲート電極６が、ゲート絶縁膜を挟んで設けられ、半導体シリコン薄膜４のゲート電極６の両側の位置にデータ信号線（電源線）１５と接続されたソース・ドレイン電極１０、１０とが接続されている。
【００２１】
ソース・ドレイン電極１０、１０は、シリコンコンタクトホール９によりデータ信号線１５に接続されている。またゲート配線１６とデータ信号線１５は、ゲートコンタクトホール８により接続されている。
【００２２】
本発明は、ＴＦＴ基板のゲートコンタクトホールとシリコンコンタクトホールを形成する場合、ホールを形成する絶縁膜の厚みの薄い部分に薄膜レジスト部を設け、ホールを形成する絶縁膜の厚みが厚い部分を開口部として形成し、レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜部の除去と該レジスト層の下層の絶縁膜のエッチングを行うことで、前記ゲートコンタクトホールと前記半導体コンタクトホールを共に形成したものである。以下、ＴＦＴ基板の製造方法について説明する。
【００２３】
図３（ａ）〜（ｄ）、図４（ｅ）〜（ｇ）は、図１に示すＴＦＴ基板の製造方法を説明するための各工程を示す断面図である。ここでは低温ポリシリコン薄膜を用いたＴＦＴ基板の製造方法の一例を説明する。尚、図３（ａ）〜（ｄ）及び図４（ｅ）〜（ｇ）において右側はシリコンコンタクトホールの部分を示し、左側はゲートコンタクトホールの部分を示している。以下、ＴＦＴ基板の全体の製造方法について説明する。先ず図３（ａ）に示すようにガラス基板２を洗浄した後、ガラス基板２の表面にプラズマＣＶＤ法等を用いてＳｉＯ２／ＳｉＮＯを成膜して全面に下地絶縁膜３を形成する。
【００２４】
次に、前駆体としてａ−Ｓｉ薄膜をプラズマＣＶＤ法で全面に成膜し、熱アニールにより脱水素化処理し、エキシマレーザーアニールによりレーザービームを照射して全面ポリシリコン膜を形成する。次いで、レジストパターン形成とドライエッチングによるリソグラフィー法で、所定のパターン状のポリシリコン薄膜４を形成する。
【００２５】
次いで図３（ｂ）に示すように、ポリシリコン薄膜４の上から、プラズマＣＶＤ法で全面にゲート絶縁膜５を形成する。次いでゲート絶縁膜５の上に、スパッタリング法でゲート電極６、１６を形成する金属膜を成膜し、レジストパターン形成とエッチングによるリソグラフィー法により、所定のパターン状のゲート電極６、１６形成する（図３（ｃ）参照）。
【００２６】
次に、特に図示しないが、マスク露光でｎ型ＴＦＴ領域にレジストパターンを形成して、ｎ型ＴＦＴ領域をマスクした状態で、ｐ型ＴＦＴ領域のポリシリコン薄膜のソース・ドレイン領域に、ボロンをイオンドーピングして注入する。更に同様にマスク露光でｐ型ＴＦＴ領域にレジストパターンを形成し、ｎ型ＴＦＴ領域のポリシリコン薄膜のソース・ドレイン領域にリンをイオンドーピングして注入する。その後、注入イオンの活性化処理を行い、ポリシリコン薄膜のソース・ドレイン領域を低抵抗化する。
【００２７】
次に、図３（ｄ）に示すように、ゲート電極６、１６の上からプラズマＣＶＤ法で層間絶縁膜７を全面に成膜する。
【００２８】
次に、図４（ｅ）に示すように、レジストパターンを形成するレジスト形成工程とホールを形成するエッチング工程とからなるリソグラフィー工程により、ゲート電極１６の上部のゲートコンタクトホール８と半導体シリコン薄膜４の上部のシリコンコンタクトホール９を形成する。本発明は、上記のゲートコンタクトホール８とシリコンコンタクトホール９が、同じリソグラフィー工程によりホール加工されて形成されている。そして、コンタクトホール形成方法に特定の方法を用いる点に大きな特徴がある（コンタクトホール形成方法の詳細は後述する）。
【００２９】
次に、図４（ｆ）に示すように、コンタクトホールを形成した層間絶縁膜の上からスパッタリング法によりＴｉ／Ａｌ／Ｔｉを全面に成膜した後、マスク露光とエッチングによるリソグラフィー法により所定のパターン状にソース・ドレイン電極、ソース配線、データ信号線等を形成する。
【００３０】
次に、図４（ｇ）に示すように、ソース電極上の保護膜１１と所定の位置にソース電極と透明導電膜を接合するためのコンタクトホール１３は、感光性アクリル樹脂膜の全面塗布とマスク露光により形成する。そして、その上からスパッタリング法を用いてＩＴＯ膜を全面に形成した後、マスク露光とエッチングによるリソグラフィー法により所定のパターン状に透明導電膜からなる透明電極１２を形成することで、図１に示すＴＦＴ基板１が得られる。
【００３１】
以下、ゲートコンタクトホールとシリコンコンタクトホールを形成するための、リソグラフィー工程について説明する。リソグラフィー工程は、図４（ｄ）に示す表面に層間絶縁膜７が形成された積層体に、所定のパターンのレジスト層２０を形成するレジスト形成工程と、レジスト層２０を形成した積層体に対してエッチングにより穴あけ加工を行うエッチング工程とからなる。
【００３２】
図５（ａ）、（ｂ）は、ゲートコンタクトホールとシリコンコンタクトホールを形成するレジスト形成工程の要部断面図であり、（ａ）はマスク露光の状態を示し、（ｂ）は所定のパターンのレジスト層が形成された状態を示している。レジスト形成工程では、図５（ａ）に示すように、先ず層間絶縁膜７が形成された積層体の表面に、レジスト材料を塗工して全面に感光性レジスト層１８を設ける。そしてグレイトーンマスクからなる多階調フォトマスク３０を用いて露光を行った後、現像処理を行う。多階調フォトマスク３０は、遮光部３３と光を透過する透過光部３１と半透過光部３２を備えている。
【００３３】
多階調フォトマスク３０を用いてネガ型レジスト材料からなる感光性レジスト層１８に露光を行い現像すると、図５図（ｂ）に示すように、多階調フォトマスク３０のパターンに対応した、パターン状のレジスト層２０が形成される。すなわち、感光性レジスト層１８は多階調フォトマスク３０の透過光部３１に対応する部分が完全に硬化して、厚膜レジスト部２１として形成される。また、多階調フォトマスク３０の遮光部３３に対応する部分は、開口部２３となる。また、多階調フォトマスク３０の半透過光部３２に対応する部分は、感光性レジスト層１８の硬化が不完全であり、透過光部３１と比較して厚みの薄い薄膜レジスト部２２として形成される。レジスト層２０は、透過光部３１に対応する部分が厚膜レジスト部２１となり、半透過光部３２に対応する部分が薄膜レジスト部３２となり、遮光部３３に対応する部分が開口部２３となって、膜厚差を有するパターンとして形成される。
【００３４】
図５（ｂ）に示すように、レジスト層２０は、層間絶縁膜７の表面のホール非形成領域が、厚膜レジスト部２１として形成されている。またゲート電極１６の上のゲートコンタクト領域が、前記厚膜レジスト部２１よりも厚みが薄い薄膜レジスト部２２として形成されている。またゲート電極６よりも下層となる半導体シリコン薄膜４の上のシリコンコンタクト領域が、開口部２３として形成されている。
【００３５】
尚、上記ホール非形成領域とは、ゲート電極（ゲート配線）１６のゲートコンタクトホール８が形成されるゲートコンタクト領域と半導体シリコン薄膜４のシリコンコンタクトホール９が形成されるシリコンコンタクト領域以外の、エッチングを行わない部分のことである。
【００３６】
図６は図５（ａ）で用いた多階調フォトマスクの平面図である。図６の多階調フォトマスク３０は、図２のＴＦＴ基板の平面図のパターンに対応するものである。図６に示すように、多階調フォトマスク３０は、ゲート絶縁膜５よりも下層側まで到達するシリコンコンタクトホール９を形成する部分を遮光部３３とし、ゲート絶縁膜５よりも上層のゲートコンタクトホール８を形成する部分は半透過光部３２とし、それ以外の部分が透過光部３１として形成されている。多階調フォトマスクマスク３０の半透過光部３２は、レジスト層２０では、エッチングされる深さが浅い薄膜レジスト部２２に対応し、多階調フォトマスク３０の遮光部３３は、レジスト層２０では、エッチングされる深さが深い開口部２３に対応している。
【００３７】
尚、レジスト材料として、ネガ型の材料以外にポジ型の感光性レジスト材料を用いても良い。ポジ型の感光性レジストを用いる場合には、上記の遮光部と透過光部とが反転した状態に形成されている多階調フォトマスクを用いれば良い。
【００３８】
図７は多階調フォトマスクの態様を示し、（ａ）はハーフトーンマスクの断面図であり、（ｂ）はグレイトーンマスクの断面図である。多階調フォトマスクは、光を遮光する遮光部（黒）と光を透過する透過光部（白）の２階調でパターンが構成されているバイナリーマスクに対し、遮光部（黒）と透過光部（白）に加え光を半透過させる半透過光部（グレイ）からなる３階調以上のフォトマスクとして構成されている。多階調フォトマスクには、グレイトーンマスクとハーフトーンマスクがある。露光の際に用いる多階調フォトマスクとして、図７（ａ）に示すハーフトーンマスク３０Ａ、図７（ｂ）に示すグレイトーンマスク３０Ｂ、のいずれのマスクを用いてもよい。
【００３９】
ハーフトーンマスク３０Ａは、図７（ａ）に示すように、半透過光部３２の遮光膜をエッチング等の手段により、遮光部３３の厚さよりも薄く形成することにより、光の透過量を減少させるようにして半透過光部３２を構成したものである。グレイトーンマスク３０Ｂは、図７（ｂ）に示すように、半透過光部３２として露光機解像限界以下の微細パターンを設けることで、光の回折効果により半透過光部３２を構成したものである。多階調フォトマスクを用いた場合、バイナリマスクを用いた場合と比較して、膜厚差のあるレジスト層を形成する場合に、一度の露光と現像で膜厚差のあるレジストパターンを形成可能であるから、工程を短縮することができる。
【００４０】
このようにレジスト層の形成は、ホール加工を行いたい箇所によって、レジスト層の膜厚差を形成可能な方法であれば、どのような方法を用いてもよい。例えば多階調フォトマスクを使用する代わりに、バイナリマスクを用いて膜厚差のあるレジストパターンを形成してもよい。
【００４１】
多階調フォトマスクやバイナリマスク等のフォトマスクは、ガラス基板等の透明基板の表面に、Ｃｒ等の金属薄膜から形成される遮光膜を形成し、エッチング等の手段により遮光部と半透過光部を所定のパターンに形成することで製造することができる。
【００４２】
バイナリマスクを用いて膜厚差のあるレジストパターンを形成するには、例えば透過光量の異なる複数のバイナリマスクを用いて行う方法や、複数のバイナリマスクを用いて、部分的に露光量を変化させて行う方法等が挙げられる。
【００４３】
図８は２枚のバイナリマスクを示す断面図である。例えば複数のバイナリマスクを用いる場合、図８に示すように、薄膜レジスト部２２と開口部２３に対応する部分に遮光部４２、４３を設けた第一のバイナリマスク４１と、開口部２３に対応する部分にのみ遮光部４３を設けた第二のバイナリマスク４５を用いる。先ず、ネガ型の感光性レジスト層に対し、第一のバイナリマスク４１を用いて露光と現像を行うと、遮光部４２、４３のところが開口部となり、透過光部４４のところが厚膜レジスト層として形成される。更に、感光性レジスト層を塗工して第２のバイナリマスク４５を用いて再度、露光と現像を行うと、引き続き遮光部４３のところは開口部として形成される。しかし、前回の露光と現像では開口部として形成された遮光部４２の部分は、第二のバイナリマスクには遮光部が形成されていないので、レジスト層が硬化して薄膜レジスト層として形成される。また、透過光部４４に対応する部分は、前回の露光と現像でレジスト層が形成されているので厚膜レジスト部２１として形成される。このようにレジスト層は、膜厚差のあるレジストパターンに形成することができる。
【００４４】
また複数のバイナリマスクを用いて膜厚差のあるレジストパターンを形成するには、例えばネガ型レジスト層に露光する際に、厚膜レジスト部よりも薄膜レジスト部の部分のレジスト層に対する光量が少なくなるように、露光量を変化させてレジスト膜の膜厚が薄くなるようにしてもよい。
【００４５】
図９（ａ）〜（ｄ）は、ゲートコンタクトホールとシリコンコンタクトホールのエッチング工程を示す要部断面図である。第一実施例のエッチング工程は、開口部２３の絶縁膜のエッチングを所定の厚みだけ行った後、レジスト層２０の薄膜レジスト部２２を除去し、更に開口部２３と除去した薄膜レジスト部２２の下層の絶縁膜７をエッチングするものである。
【００４６】
エッチング工程は、先ず図９（ａ）に示すように、コンタクト第一エッチング工程を行う。コンタクト第一エッチング工程は、膜厚差のあるレジストパターンを設けた積層体に対し、適切なエッチングガス（Ｃ４Ｆ８、ＳＦ６、ＣＦ４、Ｏ２、Ａｒ、Ｈ２等）を用いてドライエッチングを行い、層間絶縁膜７をエッチングする。このときのエッチングは、層間絶縁膜７をエッチングすることができるが、レジスト層の薄膜レジスト部２２がエッチングされない条件で行う。開口部２３の層間絶縁膜７がエッチングされ、シリコンコンタクトホールの一部９ａが形成される。一方、ゲート電極１６上の層間絶縁膜７は薄膜レジスト部２２が形成されているのでエッチングされない。
【００４７】
コンタクト第一エッチング工程では、エッチング後のゲート電極１６の上の層間絶縁膜７の膜厚Ｄ１と、半導体シリコン薄膜４上の絶縁膜（層間絶縁膜７＋ゲート絶縁膜５）の膜厚Ｄ２が、次のコンタクト第二エッチング工程で、ゲート電極上の絶縁膜と、半導体シリコン薄膜上の絶縁膜を全部エッチングするのに掛かる時間が同じ時間になるように、エッチングを行うのが好ましい。
【００４８】
次に、図９（ｂ）、（ｃ）に示すように、レジストアッシング工程を行う。レジストアッシング工程は、図９（ａ）に示すシリコンコンタクトホール９が途中まで形成された積層体に、レジスト層を酸素ラジカル等で分解、低分子量化し、揮発させ除去するプラズマアッシング法を用いてアッシング処理を行う。アッシング処理では、薄膜レジスト部２２を除去する。アッシング処理を行うと、図９（ｂ）に示すように積層体の全面のレジスト層２０が処理され、厚膜レジスト部２１と薄膜レジスト層２２は、同じ速さで膜厚が減少する。そしてゲート電極の上にある薄膜レジスト部のレジスト膜が無くなって開口部２２ｂとなった時点でアッシングを停止する。この時点では、図９（ｃ）に示すように厚膜レジスト部２１は、厚みが薄くなっているが、レジスト層２０自体は残存している状態である。
【００４９】
次に、図９（ｄ）に示すように、コンタクト第二エッチング工程を行う。コンタクト第二エッチング工程では、コンタクト第一エッチング工程と同様に、適切なエッチングガスを用いたドライエッチングを行い、残りの絶縁膜のエッチングを行う。同図に示すように、ゲートコンタクトホール８とシリコンコンタクトホール９が形成される。このように、ゲートコンタクトホール８とシリコンコンタクトホール９は同じエッチング工程で一緒に形成される。
【００５０】
上記のコンタクト第一エッチング工程で、ゲート電極１６上の層間絶縁膜７と、半導体シリコン薄膜上の絶縁膜５、７を全部エッチングするのに掛かる時間が同じ時間になるように、エッチングを行っていれば、ゲートコンタクトホール８が層間絶縁膜を超えてゲート電極１６までエッチングされることや、或いはシリコンコンタクトホール９が半導体シリコン薄膜４までエッチングされることを防止できる。その結果、ゲート電極１６の膜減りや配線抵抗の高抵抗化、及び断線等や、半導体シリコン薄膜４の膜減りや突き抜けを防止することができる。
【００５１】
第二エッチング工程の後にレジスト剥離工程を行う。レジスト剥離工程では、残存しているレジスト層２０の除去を行う。レジスト層２０の除去は、有機アルカリ溶液でレジストを除去するウエット剥離と、レジストを酸素ラジカル等で分解、低分子量化し、揮発させ除去するアッシングによるドライ剥離、或いはウエット剥離とドライ剥離の組み合わせ等のいずれの手段を用いても良い。レジスト剥離手段は、レジスト層２０の材料等に応じて、適宜選択することができる。
【００５２】
図１０（ａ）〜（ｃ）は本発明の第二実施例のエッチング工程を示す工程図である。第二実施例は、エッチング工程が、開口部２３の絶縁膜のエッチングを行うと同時に、レジスト層の薄膜レジスト部２２の除去と該薄膜レジスト部２２の下層の絶縁膜のエッチングを行うものである。
【００５３】
第二実施例のエッチング工程は、図１０（ａ）に示すように、第一実施例と同様にしてレジスト形成工程で厚膜レジスト部２１、薄膜レジスト部２２、開口部２３からなるレジスト層２０を形成した積層体を用いる。先ず、適切なエッチングガス（Ｃ４Ｆ８、ＳＦ６、ＣＦ４、Ｏ２、Ａｒ、Ｈ２等）を用いてドライエッチングを行い、層間絶縁膜７をエッチングする。このときのエッチングは、層間絶縁膜７及びレジスト層２０の両方に対してエッチングレートを持つようなエッチング条件を選択する。その結果、図１０ａ）に示すように、レジスト層２０の開口部２３は層間絶縁膜７がエッチングされ、厚膜レジスト部２１と薄膜レジスト部２２の部分はレジスト層２０がエッチングされる。
【００５４】
図１０（ｂ）に示すように、ゲート電極１６上の薄膜レジスト部２２が完全に除去された段階では、半導体シリコン薄膜４上の絶縁膜（層間絶縁膜７）のエッチングは途中まで進行している。このとき、ゲート電極１６上の層間絶縁膜７の膜厚と半導体シリコン薄膜４上の絶縁膜の膜厚が、残りのエッチングにおいて、これらの絶縁膜を除去する時間と同じ時間になるようにするのが好ましい。具体的には、薄膜レジスト部２２や厚膜レジスト部２１の厚み、ドライエッチングのエッチング条件等を選択して、上記条件となるようにすればよい。上記エッチング条件としては、ガス種、分圧、放電パワー等が挙げられる。
【００５５】
図１０（ｃ）に示すように、エッチングを更に行い、ゲート電極１６上の絶縁膜７と、半導体シリコン薄膜４上の絶縁膜５、７を除去することで、ゲートコンタクトホール８とシリコンコンタクトホール９が形成される。このように、ゲートコンタクトホール８とシリコンコンタクトホール９は同じエッチング工程で一緒に形成することができる。
【００５６】
このエッチングを行う場合、これらの残りの絶縁膜を除去する時間が同じになるように、薄膜レジスト部２２の除去と層間絶縁膜７のエッチングが行われていると、ゲート電極１６及び半導体シリコン薄膜４まで到達する時間が同じ時間となって、過剰なエッチングを減らすことが可能となる。
【００５７】
この第二実施例によれば、第一実施例と比較して、アッシングによるレジスト膜の除去工程を減らすことができ、処理時間を短縮することができるという利点がある。
【００５８】
図１１は本発明の第三実施例のレジスト層を形成した状態の要部断面を示す説明図である。第三実施例は図１１に示すように、ボトムゲート構造のＴＦＴを製造する場合の例である。第一実施例及び第二実施例は、トップゲート構造のＴＦＴであるが、本発明は、第三実施例に示すようなボトムゲート構造のＴＦＴに用いることもできる。
【００５９】
ボトムゲート構造のＴＦＴでは、例えば、図１１に示すように、ガラス基板２上に下地絶縁膜３、ゲート電極６、１６が設けられ、ゲート絶縁膜５を介して半導体シリコン薄膜４が設けられて、積層体が構成されている。この場合、レジスト層２０は、半導体シリコン薄膜４の上部（シリコンコンタクト領域）に薄膜レジスト部２２を設け、ゲート電極１６の上部（ゲートコンタクト領域）に開口部２３を設け、それ以外の部分（ホール非形成領域）が厚膜レジスト部２１からなる、膜厚差を有するパターンとして構成されている。
【００６０】
図１１に示す膜厚差を有するパターンのレジスト層２０が設けられた積層体に対し、上記の第一実施例又は第二実施例と同様のエッチング処理方法を用いてエッチング工程を行い、ゲートコンタクトホール８とシリコンコンタクトホール９を同じ処理工程で形成することができる。すなわち、第三実施例のＴＦＴ基板も、レジスト層２０の開口部２３の絶縁膜のエッチングと、レジスト層２０の薄膜レジスト部２２の除去とその下層の絶縁膜のエッチングが行われ、ゲートコンタクトホール９とシリコンコンタクトホール８が共に形成されたものである。
【００６１】
本発明のＴＦＴ基板は、アクティブマトリクス型の液晶表示素子等のアレイ基板として用いることができる。また本発明のＴＦＴ基板は、液晶表示素子以外の各種表示素子のスイッチングデバイスとして利用することができる。
【符号の説明】
【００６２】
１ ＴＦＴ基板
２ ガラス基板
４ 半導体シリコン薄膜
５ ゲート絶縁膜
６、１６ ゲート電極
７ 層間絶縁膜
８ ゲートコンタクトホール
９ シリコンコンタクトホール
１０ ソース電極
２０ レジスト層
２１ 厚膜レジスト部
２２ 薄膜レジスト部
２３ 開口部
３０ 多階調フォトマスク
３１ 透過光部
３２ 半透過光部
３３ 遮光部
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を介して形成されている半導体薄膜とゲート電極の上に絶縁膜が形成されている積層体に、前記ゲート電極の上部に形成されるゲートコンタクトホールと、前記半導体薄膜の上部に形成される半導体コンタクトホールが、同じリソグラフィー工程で形成されている薄膜トランジスタ基板の製造方法であって、
前記リソグラフィー工程は、前記絶縁膜の表面に所定のパターンのレジスト層を形成するレジスト形成工程と、レジスト層を形成した前記積層体にエッチングによりコンタクトホールを形成するエッチング工程とを有し、
前記エッチング工程の前記レジスト層が、前記絶縁膜のホール非形成領域に形成される厚膜レジスト部と、
ゲートコンタクト領域又は半導体コンタクト領域のいずれか一方のコンタクト領域に形成される前記厚膜レジスト部よりも厚みの薄い薄膜レジスト部と、
前記ゲートコンタクト領域又は前記半導体コンタクト領域のうちの他方のコンタクト領域に形成される開口部と、
からなる膜厚差を有するパターンとして形成され、
前記エッチング工程は、前記レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜レジスト部の除去と、該レジスト層の下層の絶縁膜のエッチングとを行うことにより、前記ゲートコンタクトホール及び前記半導体コンタクトホールが共に形成されるものであることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
前記エッチング工程が、前記開口部の絶縁膜のエッチングを所定の厚みだけ行った後、前記レジスト層の前記薄膜レジスト部を除去し、更に前記開口部と前記除去した薄膜レジスト部の下層の絶縁膜をエッチングすることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記レジスト層の前記薄膜レジスト部の除去に、プラズマアッシング法を用いることを特徴とする請求項２記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記エッチング工程が、前記開口部の絶縁膜のエッチングを行うと同時に、前記レジスト層の前記薄膜レジスト部の除去と該薄膜レジスト部の下層のエッチングを行うことを特徴とする請求項１記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記エッチング工程のエッチングが、ドライエッチングであることを特徴とする請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
前記レジスト形成工程が、多階調フォトマスクを用いて露光を行うことにより膜厚差を有する前記レジスト層を形成するものであること特徴とする請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記多階調フォトマスクが、グレイトーンマスクであることを特徴とする請求項６記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記多階調フォトマスクが、ハーフトーンマスクであることを特徴とする請求項６記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記レジスト形成工程が、透過光量の異なる２種類のマスクを用いて露光を行うことにより膜厚差を有する前記レジスト層を形成するものであること特徴とする請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記レジスト形成工程が、２種類のマスクを用いそれぞれの露光量を変えることにより膜厚差を有する前記レジスト層を形成するものであること特徴とする請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記薄膜トランジスタ基板が、前記半導体薄膜の上に前記ゲート絶縁膜を介して前記ゲート電極が設けられているトップゲート構造であることを特徴とする請求項１〜１０のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記薄膜トランジスタ基板が、前記ゲート電極の上にゲート絶縁膜を介して前記半導体薄膜が設けられているボトムゲート構造であることを特徴とする請求項１〜１０のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１３】
前記半導体薄膜が、アモルファスシリコン薄膜であることを特徴とする請求項１〜１２のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１４】
前記半導体薄膜が、ポリシリコン薄膜であることを特徴とする請求項１〜１２のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１５】
ゲート絶縁膜を介して形成されている半導体薄膜とゲート電極の上に絶縁膜の、前記ゲート電極の上部のゲートコンタクトホールと、前記半導体薄膜の上部の半導体コンタクトホールが同じ工程で形成され、上記コンタクトホールを介して前記半導体薄膜とゲート電極にソース電極が接続されている薄膜トランジスタ基板において、
前記コンタクトホールが、
前記絶縁膜のコンタクトホール非形成領域に形成される厚膜レジスト部と、
ゲートコンタクト領域又は半導体コンタクト領域のいずれか一方のコンタクト領域に形成される前記厚膜レジスト部よりも厚みの薄い薄膜レジスト部と、
前記ゲートコンタクト領域又は前記半導体コンタクト領域のうちの他方のコンタクト領域に形成される開口部と、からなる膜厚差を有するパターン状のレジスト層が設けられ
前記レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜レジスト部の除去と該レジスト層の下層の絶縁膜のエッチングが行われ、前記ゲートコンタクトホールと前記半導体コンタクトホールが共に形成されたものであることを特徴とする薄膜トランジスタ基板。
【請求項１６】
請求項１５に記載の薄膜トランジスタ基板をスイッチング素子として用いたことを特徴とする表示装置。
【請求項１７】
薄膜トランジスタ基板を液晶表示装置のアレイ基板として用いたことを特徴とする請求項１６に記載の表示装置。
【請求項１】
ゲート絶縁膜を介して形成されている半導体薄膜とゲート電極の上に絶縁膜が形成されている積層体に、前記ゲート電極の上部に形成されるゲートコンタクトホールと、前記半導体薄膜の上部に形成される半導体コンタクトホールが、同じリソグラフィー工程で形成されている薄膜トランジスタ基板の製造方法であって、
前記リソグラフィー工程は、前記絶縁膜の表面に所定のパターンのレジスト層を形成するレジスト形成工程と、レジスト層を形成した前記積層体にエッチングによりコンタクトホールを形成するエッチング工程とを有し、
前記エッチング工程の前記レジスト層が、前記絶縁膜のホール非形成領域に形成される厚膜レジスト部と、
ゲートコンタクト領域又は半導体コンタクト領域のいずれか一方のコンタクト領域に形成される前記厚膜レジスト部よりも厚みの薄い薄膜レジスト部と、
前記ゲートコンタクト領域又は前記半導体コンタクト領域のうちの他方のコンタクト領域に形成される開口部と、
からなる膜厚差を有するパターンとして形成され、
前記エッチング工程は、前記レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜レジスト部の除去と、該レジスト層の下層の絶縁膜のエッチングとを行うことにより、前記ゲートコンタクトホール及び前記半導体コンタクトホールが共に形成されるものであることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
前記エッチング工程が、前記開口部の絶縁膜のエッチングを所定の厚みだけ行った後、前記レジスト層の前記薄膜レジスト部を除去し、更に前記開口部と前記除去した薄膜レジスト部の下層の絶縁膜をエッチングすることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記レジスト層の前記薄膜レジスト部の除去に、プラズマアッシング法を用いることを特徴とする請求項２記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記エッチング工程が、前記開口部の絶縁膜のエッチングを行うと同時に、前記レジスト層の前記薄膜レジスト部の除去と該薄膜レジスト部の下層のエッチングを行うことを特徴とする請求項１記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記エッチング工程のエッチングが、ドライエッチングであることを特徴とする請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
前記レジスト形成工程が、多階調フォトマスクを用いて露光を行うことにより膜厚差を有する前記レジスト層を形成するものであること特徴とする請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記多階調フォトマスクが、グレイトーンマスクであることを特徴とする請求項６記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記多階調フォトマスクが、ハーフトーンマスクであることを特徴とする請求項６記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記レジスト形成工程が、透過光量の異なる２種類のマスクを用いて露光を行うことにより膜厚差を有する前記レジスト層を形成するものであること特徴とする請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記レジスト形成工程が、２種類のマスクを用いそれぞれの露光量を変えることにより膜厚差を有する前記レジスト層を形成するものであること特徴とする請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記薄膜トランジスタ基板が、前記半導体薄膜の上に前記ゲート絶縁膜を介して前記ゲート電極が設けられているトップゲート構造であることを特徴とする請求項１〜１０のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記薄膜トランジスタ基板が、前記ゲート電極の上にゲート絶縁膜を介して前記半導体薄膜が設けられているボトムゲート構造であることを特徴とする請求項１〜１０のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１３】
前記半導体薄膜が、アモルファスシリコン薄膜であることを特徴とする請求項１〜１２のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１４】
前記半導体薄膜が、ポリシリコン薄膜であることを特徴とする請求項１〜１２のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１５】
ゲート絶縁膜を介して形成されている半導体薄膜とゲート電極の上に絶縁膜の、前記ゲート電極の上部のゲートコンタクトホールと、前記半導体薄膜の上部の半導体コンタクトホールが同じ工程で形成され、上記コンタクトホールを介して前記半導体薄膜とゲート電極にソース電極が接続されている薄膜トランジスタ基板において、
前記コンタクトホールが、
前記絶縁膜のコンタクトホール非形成領域に形成される厚膜レジスト部と、
ゲートコンタクト領域又は半導体コンタクト領域のいずれか一方のコンタクト領域に形成される前記厚膜レジスト部よりも厚みの薄い薄膜レジスト部と、
前記ゲートコンタクト領域又は前記半導体コンタクト領域のうちの他方のコンタクト領域に形成される開口部と、からなる膜厚差を有するパターン状のレジスト層が設けられ
前記レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜レジスト部の除去と該レジスト層の下層の絶縁膜のエッチングが行われ、前記ゲートコンタクトホールと前記半導体コンタクトホールが共に形成されたものであることを特徴とする薄膜トランジスタ基板。
【請求項１６】
請求項１５に記載の薄膜トランジスタ基板をスイッチング素子として用いたことを特徴とする表示装置。
【請求項１７】
薄膜トランジスタ基板を液晶表示装置のアレイ基板として用いたことを特徴とする請求項１６に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−２７２６９１（Ｐ２０１０−２７２６９１Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２３２６５（Ｐ２００９−１２３２６５）
【出願日】平成２１年５月２１日（２００９．５．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２１日（２００９．５．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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