無線通信機能を有する半導体装置
【課題】無線通信機能を有する半導体装置の低消費電力化、通信距離の拡大を図る。
【解決手段】メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線と、を備え、半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、論理部で生成される第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、論理部で生成される第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）とした場合、メモリ部に格納されたデータを論理部へ読み出す場合は、第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、ｎ本の読み出し用信号線を介して行う。
【解決手段】メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線と、を備え、半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、論理部で生成される第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、論理部で生成される第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）とした場合、メモリ部に格納されたデータを論理部へ読み出す場合は、第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、ｎ本の読み出し用信号線を介して行う。
【発明の詳細な説明】
【技術分野】
【０００１】
無線通信機能を有する半導体装置、特にメモリを有する半導体装置に関する。また、非接触でデータの送受信を行う半導体装置に関する。
【背景技術】
【０００２】
近年、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれる個体情報識別技術が注目されている。特に、無線通信により非接触でデータの送受信を行う半導体装置（ＲＦＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグとも呼ばれている半導体装置）を用いた個体情報識別技術の開発が進められている。
【０００３】
ＲＦＩＤタグを用いた個体情報識別技術は、生産管理、流通管理などに役立てられ始めており、個人認証への応用も期待されている。例えば、特許文献１には、ＲＦＩＤを用いて荷物を識別し、荷物の検品を行う利用例について記載されている。
【０００４】
また、特許文献２には、ＲＦＩＤタグが有するメモリ部に記憶させた設定値を利用して、荷物管理を行う例について記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６８９８５
【特許文献２】特開２００７−１２４４３３
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＲＦＩＤタグは、リーダ、リーダ／ライタなどの通信装置から発生する電磁波を利用して、ＲＦＩＤタグを動作させるために必要な電力を作ることができる。また、ＲＦＩＤタグは、電池を内蔵し、電池によって動作させる構成とすることもできる。
【０００７】
特許文献１においては、ＲＦＩＤタグが、リーダ／ライタから出力される電磁波を受信して電力を発生し、ＩＣチップを起動させ、起動したＩＣチップがリーダ／ライタとの間で通信可能となることが記載されている。
【０００８】
一般に、電磁波は、電磁波の発生源（例えばリーダ／ライタなどの通信装置）からの距離の増大に伴い減衰していく。そのため、ＲＦＩＤタグ及びリーダ／ライタ間の通信距離が離れるほど、ＲＦＩＤタグが利用できる電磁波が減少し、ＲＦＩＤタグが受信する電力は小さくなっていく。
【０００９】
ＲＦＩＤタグは、ＲＦＩＤタグを動作させるための電力（最低動作電力以上の電力）を受けとることができなければ、データの送受信をすることはできない。様々な用途に用いるため、または確実にデータを送受信するためにも、ＲＦＩＤタグの消費電力を小さくすることで、ＲＦＩＤタグの最低動作電力を小さくし、ＲＦＩＤタグを動作しやすくすることが求められている。
【００１０】
また、利便性を考慮すれば、ＲＦＩＤタグ及び通信装置（リーダ、リーダ／ライタなど）間の通信距離は自由度を持たせたい。そのため、ＲＦＩＤタグの消費電力を小さくすることで、ＲＦＩＤタグの最低動作電力を小さくし、通信距離を拡大することが求められている。
【００１１】
また、ＲＦＩＤタグに電池を搭載する場合、電池寿命などを考慮して、ＲＦＩＤタグの消費電力は小さくすることが好ましい。
【００１２】
なお、ＲＦＩＤタグの消費電力を小さくする方法として、ＲＦＩＤタグの全ての内部処理をパラレル伝送により行い、クロック周波数を下げるという方法がある。しかし、ライトワンス型のメモリ素子のように大電力を消費し書き込み処理を行うメモリを有するＲＦＩＤタグの場合、書き込み処理をパラレル伝送により行うことはメモリの消費電力の増大を招き、ＲＦＩＤタグの動作の安定性を保つという意味で困難である。
【００１３】
生産管理や流通管理など、様々な管理システムにＲＦＩＤタグを適用するためにも、ＲＦＩＤタグの動作安定性は不可欠である。
【００１４】
上記問題を鑑み、本発明の一態様は、半導体装置の低消費電力化を課題の一とする。または、本発明の一態様は、半導体装置と、通信装置と、の通信距離の拡大を課題の一とする。または、本発明の一態様は、半導体装置の動作の安定性を保つことを課題の一とする。または、本発明の一様態は、半導体装置の低消費電力化を図りつつ、半導体装置の動作の安定性を保つことを課題の一とする。
【課題を解決するための手段】
【００１５】
本発明の一態様は、メモリ部を有する半導体装置であり、複数の伝送方式によりデータ処理を行う。具体的には、メモリ部への書き込み、メモリ部からの読み出しで異なる伝送方式を用い、メモリ部への書き込みはシリアル伝送で行い、メモリ部からの読み出しはパラレル伝送で行う。シリアル伝送による書き込みで、半導体装置の動作の安定性を保つ。パラレル伝送による読み出しで、クロック周波数を遅くし低消費電力化を図る。
【００１６】
本発明の一態様は、メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線と、を備える半導体装置である。半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）とした場合、第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、ｎ本の読み出し用信号線を介し、メモリ部に格納されたデータを論理部へ読み出す無線通信機能を有する半導体装置である。
【００１７】
本発明の一態様は、メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線と、を備える半導体装置である。半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）とした場合、第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、ｎ本の読み出し用信号線を介し、メモリ部に格納されたデータを論理部へ読み出し、第１のクロック周波数Ｋα［Ｈｚ］を用いて、論理部が有するパラレル／シリアル変換回路によりメモリ部から読み出されたデータを変換して回路部にシリアル伝送する無線通信機能を有する半導体装置である。
【００１８】
本発明の一態様は、メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線と、を備える半導体装置である。半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）、複数の信号線のうち書き込み用信号線を１本、第３のクロック周波数をＭ［Ｈｚ］とした場合、第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、ｎ本の読み出し用信号線を介し、メモリ部に格納されたデータを論理部へ読み出し、第３のクロック周波数Ｍ［Ｈｚ］を用いて、１本の書き込み用信号線を介し、論理部からメモリ部にデータを書き込む無線通信機能を有する半導体装置である。なお、第３のクロック周波数Ｍ［Ｈｚ］はメモリ素子の特性から適切に決めれば良く、動作上問題なければ、Ｍ＝Ｌα／ｎとしてもよい。
【００１９】
本発明の一態様は、メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線と、を備え、半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）、複数の信号線のうち書き込み用信号線を１本、第３のクロック周波数をＭ［Ｈｚ］とした場合、第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、ｎ本の読み出し用信号線を介し、メモリ部が有するメモリセルの状態情報やメモリ部に格納されたデータを論理部へ読み出し、第３のクロック周波数Ｍ［Ｈｚ］を用いて、１本の書き込み用信号線を介し、論理部からメモリ部にデータを書き込む無線通信機能を有する半導体装置である。
【００２０】
上記構成において、メモリ部は、ライトワンス型のメモリ素子を含むメモリセルを有することができる。また、メモリ素子はアンチヒューズとすることができる。
【００２１】
また、上記構成において、メモリ部は、浮遊ゲートを有するメモリ素子又は磁性材料を用いたメモリ素子を含むメモリセルを有することができる。
【００２２】
また、上記構成の半導体装置を具備するＲＦＩＤタグとすることができる。
【発明の効果】
【００２３】
本発明の一態様によれば、半導体装置の低消費電力化を図ることができる。または、半導体装置と、通信装置と、の通信距離を拡大することができる。
【００２４】
または、本発明の一態様によれば、半導体装置の動作の安定性を保つことができる。または、半導体装置の動作の安定性を保ちつつ、低消費電力化を図ることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一態様に係る半導体装置の一部を説明する模式図。
【図２】本発明の一態様に係る半導体装置の一部を説明する模式図。
【図３】伝送方式を説明する図。
【図４】本発明の一態様に係る半導体装置及び通信装置を説明する模式図。
【図５】本発明の一態様に係る半導体装置及び通信装置を説明する模式図。
【図６】本発明の一態様に係る半導体装置を説明する断面模式図。
【図７】本発明の一態様に係る半導体装置を説明する模式図。
【図８】本発明の一態様に係る半導体装置の利用例を説明する図。
【図９】本発明の一態様に係る半導体装置の作製方法を示す断面模式図。
【図１０】本発明の一態様に係る半導体装置の作製方法を示す断面模式図。
【発明を実施するための形態】
【００２６】
本発明の実施の形態について、以下に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更しうることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
（実施の形態１）
本形態では、メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線（インターフェース信号線）を少なくとも備えた半導体装置について説明する。本形態で説明する半導体装置は、ＲＦＩＤタグの一部としても機能する。
【００２８】
図１を用いて、本形態に係る半導体装置について説明する。
【００２９】
本形態に係る半導体装置１９０は無線通信機能を有する。半導体装置１９０は、半導体装置１９０及び通信装置２００の間で、非接触でデータの送受信を行う。半導体装置１９０は、例えばＲＦＩＤタグの一部として機能する。通信装置２００は、リーダ／ライタ、リーダ、またはライタなど、半導体装置１９０とデータの送受信、送信、又は受信を行う装置である。
【００３０】
半導体装置１９０は、メモリ部１００と、論理部１１０と、メモリ部１００及び論理部１１０間を電気的に接続する複数の信号線と、を少なくとも有する。複数の信号線は、図１では、第１の信号線１７１、第２の信号線１７３、第３の信号線１７５、第４の信号線１７７で構成されている。ここで、本形態では、第２の信号線１７３はｎ本（ｎは２以上の整数）で構成されるものとする。
【００３１】
また、半導体装置１９０は、各種処理を行うため復調、整流、変調等の機能を有する回路部１２０を有することが好ましい。回路部１２０及び論理部１１０間は、複数の信号線（インターフェース信号線）により電気的に接続されている。複数の信号線は、図１では、第５の信号線１８１、第６の信号線１８３、第７の信号線１８５で構成されている。
【００３２】
次に、半導体装置１９０の各構成およびデータ処理の流れについて説明する。
【００３３】
半導体装置１９０は、メモリ部１００と、論理部１１０と、回路部１２０と、を備える。
【００３４】
論理部１１０は、回路部１２０からシリアル伝送で入力される復調信号をデコードし、メモリ部１００の書き込みタイミングの制御、読み出しアドレスの制御、書き込みアドレスの制御などを行う。また、論理部１１０は、必要に応じて、応答信号を回路部１２０に出力する。本形態では、回路部１２０から論理部１１０に、第５の信号線１８１を介して復調信号をシリアル伝送して入力する。また、論理部１１０から回路部１２０に、第７の信号線１８５を介して応答信号をシリアル伝送する。なお、論理部１１０はパラレル／シリアル変換回路１１１を有しており、適宜パラレル及びシリアルの変換を行う。
【００３５】
メモリ部１００は、メモリセルアレイ１０１を有している。メモリセルアレイ１０１は、複数のメモリセルが配置されて構成される。
【００３６】
メモリ部１００は、書き込み電圧を生成して、メモリセルアレイ１０１を構成するメモリセルに書き込みを行う。メモリセルアレイ１０１にデータの書き込みを行う場合は、第１の信号線１７１を介して書き込みデータをシリアル伝送する。メモリセルアレイ１０１において、アクセス対象のメモリセルが順次選択され、書き込みが行われていく。
【００３７】
また、メモリ部１００のメモリセルアレイ１０１からデータを読み出す場合は、第２の信号線１７３を介して読み出しデータをパラレル伝送する。メモリセルアレイ１０１において、アクセス対象の複数のメモリセルがほぼ同時に選択され、ほぼ同時に読み出される。ここで、読み出すデータは、論理部からメモリ部に書き込まれメモリ部に格納されたデータである。また、メモリ部を構成するメモリセルの状態情報などを含んでも良い。
【００３８】
メモリ部１００と論理部１１０間には、第１の信号線１７１、第２の信号線１７３、第３の信号線１７５、第４の信号線１７７が接続されている。
【００３９】
第１の信号線１７１は、論理部１１０からメモリ部１００に書き込みデータを伝送する書き込み用信号線である。ここでは、第１の信号線１７１は１本の信号線で構成される。第２の信号線１７３は、メモリ部１００から論理部１１０に読み出しデータを伝送する読み出し用信号線である。ここでは、第２の信号線１７３はｎ本（ｎは２以上の整数）の信号線で構成される。
【００４０】
第３の信号線１７５は、メモリセルアレイ１０１からアクセス対象のメモリセルを選択するアドレス線である。ここでは、第３の信号線１７５はＡ本（Ａは１以上の整数）で構成されるものとする。第４の信号線１７７は、メモリ部１００における書き込み電圧の制御及び書き込みタイミングの制御を行うチャージポンプクロックを伝送するチャージポンプクロック伝送線である。
【００４１】
論理部１１０は、回路部１２０から第６の信号線１８３を介して入力されるクロックを用いて、各種処理に必要な周波数のクロックを１つ又は複数生成する。論理部１１０が生成する各種周波数のクロックのうち、少なくとも一つの周波数は、半導体装置１９０及び通信装置２００間の通信仕様で定められる転送レートと、符号化方式と、によって決定される。
【００４２】
例えば、半導体装置１９０及び通信装置２００間の転送レートをα［ｂｐｓ］とした場合、論理部１１０で生成されるクロックのうち、少なくとも一つの周波数はＫα［Ｈｚ］（Ｋは１以上の整数）となる。これは、論理部１１０にシリアル伝送され入力される復調信号をデコードするため、転送レート（ここではα［ｂｐｓ］）以上の周波数のクロックが必要になるためである。論理部１１０の消費電力はクロック周波数に比例するため、Ｋはなるべく小さな値が好ましい。なお、符号化方式をマンチェスタ方式とした場合、Ｋα［Ｈｚ］（Ｋは２以上の整数）となる。Ｋα［Ｈｚ］のクロック周波数は、復調信号のデコードの処理等に用いる。
【００４３】
また、本形態において、論理部１１０は、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックと、周波数Ｍ［Ｈｚ］のクロックを生成する。
【００４４】
論理部１１０は、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）のクロックを用いて、入力される復調信号をデコードし、入力された復調信号が読み出し命令であるか、書き込み命令であるかを判断する。
【００４５】
次に、論理部１１０において、入力された復調信号が読み出し命令であった場合の処理を説明する。
【００４６】
論理部１１０は、読み出し命令を受けた場合、メモリ部１００からデータを読み出す前に、以下の様な処理１及び処理２を行うことが好ましい。
【００４７】
（処理１）
メモリ部１００のメモリセルアレイ１０１に書き込まれたデータを読み出す前に、メモリセルアレイ１０１の情報を読み出す。情報としては、過去に発生した不良メモリセルの位置などメモリセルの状態情報が挙げられる。メモリセルの状態情報を読み出すことで、不良メモリセルの位置を調べる。
【００４８】
具体的には、論理部１１０がＡ本の第３の信号線１７５を制御してアクセス対象のメモリセルを選択し、メモリ部１００からｎ本の第２の信号線１７３を介して情報を読み出す。メモリ部１００は、第３の信号線１７５を介して入力された信号により、ｎ個のメモリセルにほぼ同時にアクセスする。そして、メモリ部１００から論理部１１０に、一度にｎ個のメモリセルの状態情報が読み出され、パラレル伝送される。論理部１１０は、一度にｎ個の状態情報を処理できる。そのため、本形態の半導体装置１９０は、１本の信号線を介して情報を読み出す、つまりシリアル伝送でデータを読み出した場合の１／ｎの周波数のクロックを用いて、状態情報を読み出すことができる。具体的には、処理１は、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いることが好ましい。
【００４９】
（処理２）
論理部１１０は、処理１などで読み出されたメモリセルの状態情報により、必要に応じて、アクセス対象のメモリセルの振替処理を行う。振替処理とは、本来指定するアドレスの代わりに、違うメモリセルのアドレスを指定することである。これは、不良メモリセルの発生により、本来アクセス対象であったものとは違うメモリセルにデータが書き込まれている場合があるため行う。処理２は、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いることが好ましい。
【００５０】
以上のような処理（ここでは処理１、処理２）の後、論理部１１０は、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いてｎ個のメモリセルを指定するようアドレス信号を生成する。そして、論理部１１０からメモリ部１００に、Ａ本の第３の信号線１７５を介してアドレス信号を伝送する。メモリ部１００は、第３の信号線１７５を介して入力されたアドレス信号により指定されたｎ個のメモリセルにほぼ同時にアクセスする。そして、ｎ個のメモリセルからほぼ同時にデータを読み出し、ｎ本の第２の信号線１７３を介して、メモリ部１００から論理部１１０にパラレル伝送する。
【００５１】
論理部１１０は、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）のクロックを用い、パラレル／シリアル変換回路１１１でメモリ部１００から読み出したデータをパラレルからシリアルに変換して応答信号を生成する。そして、論理部１１０から回路部１２０に、第７の信号線１８５を介して応答信号を伝送する。
【００５２】
以上のように、本形態では読み出し用信号線としてｎ本の第２の信号線１７３が接続されており、メモリ部１００及び論理部１１０間でｎ個のデータ（状態情報などを含む）をパラレル伝送することができる。そのため、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）よりも遅い周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いて読み出し処理などを行うことができる。このように、論理部１１０に入力された復調信号が読み出し命令であった場合、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックと、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）のクロックと、を適宜使い分けて処理を行うことで、消費電力の低減を図ることができる。
【００５３】
次に、論理部１１０において、入力された復調信号が書き込み命令であった場合の処理を説明する。
【００５４】
論理部１１０は、書き込み命令を受けた場合、メモリ部１００にデータを書き込む前に、以下のような処理１、処理２を行うことが好ましい。
【００５５】
（処理１）
メモリ部１００のメモリセルアレイ１０１にデータを書き込む前に、メモリセルアレイ１０１の情報を読み出す。情報としては、過去に発生した不良メモリセルの位置、アクセス対象のメモリセルが書き換え上限を超えていないかなどが挙げられる。メモリセルの状態情報を読み出すことで、不良メモリセルの位置、アクセス対象のメモリセルへの書き込み可又は書き込み不可を調べる。
【００５６】
具体的には、上述した論理部１１０が読み出し命令を受けた場合と同様の処理１を行う。論理部１１０がＡ本の第３の信号線１７５を制御してアクセス対象のメモリセルを選択し、メモリ部１００からｎ本の第２の信号線１７３を介して情報を読み出す。メモリ部１００は、第３の信号線１７５を介して入力された信号により、ｎ個のメモリセルにほぼ同時にアクセスする。そして、メモリ部１００から論理部１１０に、一度にｎ個のメモリセルの状態情報が読み出され、パラレル伝送される。論理部１１０は、一度にｎ個の状態情報を処理できる。そのため、本形態の半導体装置１９０は、１本の信号線を介して情報を読み出す、つまりシリアル伝送でデータを読み出した場合の１／ｎの周波数のクロックを用いて、状態情報を読み出すことができる。具体的には、処理１は、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いることが好ましい。
【００５７】
（処理２）
処理２についても、上述した論理部１１０が読み出し命令を受けた場合と同様の処理２を行う。論理部１１０は、処理１などで読み出されたメモリセルの状態情報により、必要に応じて、アクセス対象のメモリセルの振替処理を行う。処理２は、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いることが好ましい。
【００５８】
以上のような処理（ここでは処理１、処理２）の後に、論理部１１０は、メモリ素子の特性から適切に決めた周波数Ｍ［Ｈｚ］のクロックを生成する。なお、Ｍは動作上問題なければ、Ｍ＝Ｌα／ｎとしてもよい。一般的に、クロック周波数の種類が少ないほど、半導体装置内部の構成を簡便にできる。論理部１１０は、周波数Ｍ［Ｈｚ］のクロックを用いて、アドレス信号を生成し、メモリ部１００に第３の信号線１７５を介して伝送する。さらに、論理部１１０は、メモリ部１００に第４の信号線１７７（チャージポンプクロック伝送線）を介して書き込み電圧の生成を命令し、第１の信号線１７１を介して書き込みデータを伝送する。
【００５９】
メモリ部１００は、第３の信号線１７５を介して入力されたアドレス信号で指定されたメモリセルに順々にアクセスし、第１の信号線１７１を介してシリアル伝送されたデータをメモリセルに順々に書き込む。以上により、メモリ部１００に書き込み処理を行うことができる。
【００６０】
なお、書き込み処理後、論理部１１０は、アクセス対象であったメモリセルの書き込み状態を調べることが好ましい。アクセス対象のメモリセルに不良があった場合、書き込みデータがメモリセルに正常に格納されていない可能性があるためである。メモリセルの書き込み状態を調べる方法としては、例えば、書き込み処理後（書き込み直後）に対応するメモリセルを読み出し、書き込みデータと比較すればよい。このとき、メモリセルの読み出しは、ｎ本の第２の信号線１７３を用いて行えばよく、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いて行うことが好ましい。
【００６１】
メモリセルに書き込みデータが正常に格納されていない場合は、論理部１１０は再度同一のメモリセルに書き込み処理を行う。または、論理部１１０は、メモリセルの振替処理を行い、違うメモリセルに書き込み処理を行う。または、メモリセルの状態情報として、不良メモリセルの位置情報を所定のメモリセルに書き込んでもよい。所定のメモリセルは、単数でも複数でもよい。書き込み処理は、周波数Ｍ［Ｈｚ］のクロックを用いて行う。Ｍは動作上問題無ければ、Ｍ＝Ｌα／ｎとしてもよい（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）。
【００６２】
論理部１１０は、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）のクロックを用い、メモリ部１００への書き込み状態から応答信号を生成する。そして、論理部１１０から回路部１２０に、第７の信号線１８５を介して応答信号を伝送する。
【００６３】
論理部１１０に入力された復調信号が書き込み命令であった場合、書き込み処理自体に用いるクロックの周波数はＭ［Ｈｚ］である。しかし、書き込み処理に伴うメモリセルの状態情報の取得、書き込み状態の取得などの読み出し処理は、ｎ本の第２の信号線１７３を用いたパラレル伝送により、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）よりも遅い周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いて行うことができ、低消費電力化を図ることができる。このように、周波数Ｍ［Ｈｚ］のクロックと、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックと、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）のクロックと、を適宜使い分けて書き込み処理及びそれに伴う処理を行うことで、消費電力の削減を図ることができる。
【００６４】
本形態のように、メモリ部及び論理部間に複数の信号線を有し、読み出し用の信号線をｎ本（ｎは２以上の整数）有する半導体装置とすることで、無線通信機能を有する半導体装置の低消費電力化を図ることができる。したがって、ＲＦＩＤタグのような半導体装置に適用すれば、通信距離を拡大することも可能となる。
【００６５】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【００６６】
（実施の形態２）
本形態では、半導体装置が有するメモリ部について説明する。
【００６７】
本形態は、メモリ部を少なくとも有する半導体装置において、メモリ部が複数の伝送方式によりデータを処理する点を特徴の一つとしている。具体的には、書き込み処理と読み出し処理で異なる伝送方式を用い、書き込み処理においてはデータをシリアル伝送し、読み出し処理においてはデータをパラレル伝送する。データをシリアル伝送することで半導体装置の動作の安定性を保ちながら書き込み処理を行い、データをパラレル伝送することでクロックの周波数を遅くして読み出し処理を行う。
【００６８】
なお、書き込み処理において、データを書き込む以外に、メモリセルの状態情報の取得など読み出し処理を行う場合がある。一連の書き込み処理の流れの中にあっても、メモリセルからの読み出しを行う場合は、メモリ部の読み出し処理と同様、パラレル伝送により読み出しを行うものとする。
【００６９】
メモリ部が書き込み処理を行う場合は、メモリセルアレイに書き込みデータをシリアル伝送する。メモリセルアレイにおいて、アクセス対象のメモリセルが順次選択され、書き込みが行われていく。なお、メモリセルアレイに書き込みデータをパラレル伝送とすることは可能であるが、消費電力の観点から好ましくない。
【００７０】
メモリ部が読み出し処理を行う場合は、メモリセルアレイから読み出しデータをパラレル伝送する。メモリセルアレイにおいて、アクセス対象のメモリセルがほぼ同時に選択され、ほぼ同時に読み出しが行われる。
【００７１】
メモリ部のデータ処理は、クロックに同期して行われる。メモリ部の読み出し処理時間を同じとすれば、パラレル伝送でデータを読み出すことにより、シリアル伝送でデータを読み出すよりも、クロックの周波数を遅くすることが可能になる。その結果、消費電力を低減することが可能となる。
【００７２】
また、半導体装置の低消費電力化とともに、動作の安定性を保つためには、本形態のように、処理内容（書き込み処理と読み出し処理）に応じて好適な伝送方式によりデータ処理することが重要である。上述のように、低消費電力化を図るため、読み出し処理はパラレル伝送で行うことが好ましいが、書き込み処理は以下の理由によりシリアル伝送で行うことが好ましい。特に、メモリセルにライトワンス型のメモリ素子（例えばアンチヒューズ）のように短絡させて書き込みを行うメモリ素子を用いる場合は、シリアル伝送でデータを書き込むことが好ましい。
【００７３】
アンチヒューズを用いたメモリセルアレイにおいて、パラレル伝送で書き込み処理を行う場合、選択された複数のアンチヒューズに書き込み電圧を同時に印加すること、選択された複数のアンチヒューズを同時に短絡させることは困難である。そのため、アンチヒューズの短絡には時間差が生じる恐れが高い。メモリセルアレイのうち一つのアンチヒューズが短絡すると、他のアンチヒューズに印加される書き込み電圧が下がるため、書き込み処理の続行が困難になる恐れがある。
【００７４】
また、半導体装置（代表的にはＲＦＩＤタグ）が通信装置（代表的にはリーダ／ライタ）から得られる電力に対して、一つのメモリセルの書き込み処理にかかる電力が相対的に大きい場合において、パラレル伝送で書き込み処理を行う場合、選択された複数のメモリセルに同時に書き込み処理を行うことは困難である。
【００７５】
よって、メモリ部のデータ処理において、書き込み処理はシリアル伝送で行い、読み出し処理はパラレル伝送で行うことが好ましい。このようにすることで、メモリ部を有する半導体装置の動作安定性を保ちつつ、低消費電力化を図ることができる。
【００７６】
次に、本形態に係るメモリ部の構成例について、図２を用いて説明する。
【００７７】
メモリ部１００は、メモリセルアレイ１０１を少なくとも有する。本形態におけるメモリ部１００は、メモリセルアレイ１０１の他に、行アドレスデコーダ１０３、列アドレスデコーダ１０５、ワード線駆動回路１０７、ビット線駆動回路及び読み出し回路１０９（図２ではビット線駆動回路１０９ａ及び読み出し回路１０９ｂから構成される回路１０９）、インターフェース１１３、書き込み用電源生成回路１１５等で構成される。
【００７８】
メモリセルアレイ１０１は、メモリセルが複数配置されて構成される。例えば、複数のワード線と、ワード線と交差して形成された複数のビット線と、ワード線及びビット線に接続された複数のメモリセルとで構成される。メモリセルアレイ１０１は、所望のデータを書き込み、読み出すことができる。メモリセルは、ライトワンスメモリ、又は書き換え可能メモリなどの不揮発性メモリで構成される。ライトワンスメモリとしては、ヒューズ型のメモリ素子、アンチヒューズ型のメモリ素子などを用いることができる。不揮発性メモリとしては、浮遊ゲートを有するトランジスタ、磁性体材料を用いたメモリ素子、相変化型メモリ素子などを用いることができる。
【００７９】
行アドレスデコーダ１０３はワード線の選択を行う。列アドレスデコーダ１０５はビット線の選択を行う。本形態では、行アドレスデコーダ１０３は、ワード線駆動回路１０７を介してワード線の選択を行う。また、列アドレスデコーダ１０５は、ビット線駆動回路及び読み出し回路１０９を介してビット線の選択を行う。
【００８０】
行アドレスデコーダ１０３及び列アドレスデコーダ１０５により、ワード線及びビット線を選択することで、選択したワード線及びビット線に接続されるメモリセルにアクセスすることができる。つまり、アクセス対象のメモリセルに接続されるワード線及びビット線を行アドレスデコーダ１０３及び列アドレスデコーダ１０５により選択することで、所望のメモリセルにアクセスすることができる。
【００８１】
ビット線駆動回路１０９ａ、ワード線駆動回路１０７は、メモリ部１００が書き込み処理を行う場合、行アドレスデコーダ１０３及び列アドレスデコーダ１０５で選択したワード線及びビット線に信号を安定的に伝送する。
【００８２】
ワード線駆動回路１０７は、メモリ部１００が読み出し処理を行う場合、行アドレスデコーダ１０３で選択したワード線の信号を安定的にメモリセルアレイ１０１に伝送する。さらに、読み出し回路１０９ｂは、列アドレスデコーダ１０５で選択したビット線の信号を入力し、選択したメモリセルのデータを読み出して他の回路に伝送する。
【００８３】
ビット線駆動回路及び読み出し回路１０９には、ｎ（ｎは２以上の整数）本の信号線１７３が接続されている。ビット線駆動回路及び読み出し回路１０９に接続されたｎ本の信号線１７３は、メモリ部１００と、他の回路と、を電気的に接続させる。ｎ本の信号線１７３を介してデータが伝送される。
【００８４】
インターフェース１１３は、メモリ部１００と、他の回路と、を電気的に接続し、データの形式を変換するなどして、両者間のデータの伝送を仲介する回路である。図２では、インターフェース１１３に外部から第１の信号線１７１を介して書き込みデータと、第３の信号線１７５を介してアドレスと、第４の信号線１７７を介してチャージポンプクロックと、が入力される例を示している。
【００８５】
書き込み用電源生成回路１１５は、メモリ部１００が書き込み処理を行う場合に用いる。書き込み用電源生成回路１１５は、メモリセルアレイ１０１に書き込み処理を行うために必要な電圧（書き込み電圧）を生成する。書き込み用電源生成回路１１５から、インターフェース１１３を介して、メモリセルアレイ１０１のメモリセルに書き込み電圧が印加される。
【００８６】
本形態に係る特徴の一つは、メモリ部１００が、データを複数の伝送方式により処理する点である。メモリ部１００は、書き込み処理を行う場合はメモリセルアレイ１０１とデータのシリアル伝送を行い、読み出し処理を行う場合はメモリセルアレイ１０１とデータのパラレル伝送を行う。
【００８７】
なお、書き込み処理、読み出し処理において、アクセス対象であるメモリセルのアドレスは、インターフェース１１３に入力されたアドレス信号に基づく。アドレス信号に基づき、行アドレスデコーダ１０３、列アドレスデコーダ１０５により、アクセス対象のメモリセルが選択される。
【００８８】
メモリ部１００が書き込み処理を行う場合は、メモリセルアレイ１０１に書き込みデータをシリアル伝送する。インターフェース１１３を介して入力されたアドレス信号に基づき、行アドレスデコーダ１０３、列アドレスデコーダ１０５によりアクセス対象のメモリセルが選択される。書き込みデータは、ビット線駆動回路及び読み出し回路１０９（ビット線駆動回路１０９ａ）を介して、所望のメモリセルに入力されていく。ここで、書き込み処理の場合はデータがシリアル伝送されるので、アクセス対象のメモリセルが順次選択され、選択されたメモリセルに順次書き込みが行われていく。メモリセルに対する書き込みは、書き込み電圧を順次アクセス対象のメモリセルに印加することで行われる。
【００８９】
具体的には、行アドレスデコーダ１０３及び列アドレスデコーダ１０５により選択されたワード線及びビット線を用いて、順次個々のメモリセルにアクセスして、順次個々のメモリセルにデータを書き込む。順次個々のメモリセルにデータを書き込むことは、データをシリアル伝送で書き込むことに相当する。
【００９０】
メモリ部１００が読み出し処理を行う場合は、メモリセルアレイ１０１から読み出しデータをパラレル伝送する。インターフェース１１３を介して入力されたアドレス信号に基づき、行アドレスデコーダ１０３（又は行アドレスデコーダ１０３及び列アドレスデコーダ１０５）によりアクセス対象のメモリセルが複数選択される。読み出しデータは、ビット線駆動回路及び読み出し回路１０９（読み出し回路１０９ｂ）を介して、所望のメモリセルから読み出されていく。ここで、読み出し処理の場合はパラレル伝送によりデータを読み出すので、アクセス対象である複数のメモリセルが同時に選択され、選択された複数のメモリセルからほぼ同時に読み出しが行われる。
【００９１】
具体的には、行アドレスデコーダ１０３により選択されたワード線を用いて複数のメモリセルにアクセスして、一度に複数のメモリセルよりデータを読み出す。読み出されたデータは、ビット線駆動回路及び読み出し回路１０９に接続されたｎ本の信号線１７３を用いて、パラレル伝送される。メモリ部１００は、ｎ本の信号線１７３を用いて、ｎ本の信号線１７３の本数と同じ個数（ｎ個）のメモリセルにほぼ同時アクセスでき、同じ個数（ｎ個）のメモリセルに記憶されたデータをほぼ同時に読み出すことができる。ｎ本の信号線１７３の本数と同じ個数（ｎ個）のメモリセルに記憶されたデータを同時に読み出すことは、データをパラレル伝送で読み出すことに相当する。
【００９２】
なお、読み出し処理において行アドレスデコーダ１０３により選択されたワード線のみを用いて、選択されたワード線に接続される複数のメモリセルにほぼ同時にアクセスすることができる。または、行アドレスデコーダ１０３によるワード線の選択に加え、列アドレスデコーダ１０５により複数のビット線を選択することで、複数のメモリセルにほぼ同時にアクセスすることができる。
【００９３】
ここで、図３に、データ”１０１０”を読み出す例について示す。
【００９４】
図３（Ａ）はパラレル伝送でデータ”１０１０”を読み出す例であり、本発明の一態様で用いる方式である。一方、図３（Ｂ）はシリアル伝送でデータ”１０１０”を読み出す例である。図３（Ａ）、（Ｂ）を比較して分かるように、データをパラレル伝送で読み出す場合は、データをシリアル伝送で読み出す場合よりも、クロック（ＣＬＫ）を遅く（低周波数化）することができる。したがって、本発明の一態様のように、データをパラレル伝送で読み出す方が、データをシリアル伝送で読み出すよりも、消費電力の低減を図れる。
【００９５】
図３はデータ”１０１０”を読み出す例について示したが、もちろん他のデータを読み出す場合についても、パラレル伝送で読み出す方が、シリアル伝送で読み出すよりも、消費電力の低減を図ることができる。
【００９６】
本形態のように、メモリ部を有する半導体装置において、複数の伝送方式によりデータ処理を行うことで、低消費電力化を図ることができる。また、処理内容に応じた好適な伝送方式によりデータ処理を行う構成としているため、動作の安定性を保つことができる。さらに、半導体装置の低消費電力化、動作の安定性が図られているため、ＲＦＩＤタグのような非接触でデータの送受信を行う半導体装置に適用すれば、通信距離を拡大することが可能となる。
【００９７】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【００９８】
（実施の形態３）
本形態では、無線通信機能を有する半導体装置について説明する。本形態に係る半導体装置は、非接触でデータの送受信を行うことが可能である。本形態に係る半導体装置は、ＲＦＩＤタグとしても機能する。
【００９９】
図４は、本形態に係る半導体装置（ＲＦＩＤタグ）の模式図である。また、半導体装置と通信を行う通信装置も示している。
【０１００】
半導体装置１９０は、メモリ部１００、論理部１１０、整流回路１２５、復調回路１３０、リセット回路１４０、クロック発生回路１５０、変調回路１６０、アンテナ１７０等で構成される。
【０１０１】
メモリ部１００は、上記実施の形態２で示した構成を有する。メモリ部１００は、データを複数の伝送方式により処理し、書き込み処理を行う場合はシリアル伝送、読み出し処理を行う場合はパラレル伝送でデータを処理する。なお、一連の書き込み処理の流れの中にあっても、メモリセルからの読み出しを行う場合は、メモリ部の読み出し処理と同様、パラレル伝送により読み出しを行うものとする。処理内容に応じた好適な伝送方式によりデータ処理を行うことで、低消費電力化を可能とし、動作の安定性を保つことができる。
【０１０２】
論理部１１０は、入力された復調信号をデコードし、通信装置２００より受信したコマンド信号に基づいて所定の処理を行う。必要に応じて、応答信号を変調回路１６０に出力する。所定の処理にはメモリ部１００の制御も含まれる。具体的には処理内容（書き込み処理又は読み出し処理）の制御、デコーダ（例えば図２で示した行アドレスデコーダ１０３、列アドレスデコーダ１０５）の制御、書き込み用電源生成回路（図２の書き込み用電源生成回路１１５）の駆動タイミング制御などを行う。
【０１０３】
整流回路１２５は、アンテナ１７０で受信した交流信号を整流し、電源電圧を作る回路である。復調回路１３０は、アンテナ１７０で受信した交流信号を復調し、論理部１１０へ復調信号を供給する回路である。リセット回路１４０は、アンテナ１７０で受信した交流信号からリセット信号を作り出し、論理部１１０へリセット信号を供給する回路である。
【０１０４】
クロック発生回路１５０は、論理部１１０、メモリ部１００等の動作に必要なクロックを生成し、論理部１１０、メモリ部１００等に伝送する。クロック発生回路１５０は、アンテナ１７０で受信した交流信号の周波数に基づくクロックを生成し、直流バイアス成分を取り除くために、容量などにより構成される。また、必要に応じて、容量の負極（または正極）と、論理部１１０、メモリ部１００等と、の間に分周回路を設けてもよい。
【０１０５】
変調回路１６０は、論理部１１０より出力される応答信号を用いて、変調のかかった交流信号を作り出す回路である。
【０１０６】
半導体装置１９０と、通信装置２００と、の間では、データの送受信（無線通信）が行われる。アンテナ１７０は、通信装置２００が発生した電磁波や電磁界を交流信号に変換する。
【０１０７】
通信装置２００は、半導体装置１９０とデータの送受信（無線通信）を行う装置であり、具体的にはリーダ／ライタ、リーダ、ライタなどが挙げられる。
【０１０８】
半導体装置１９０は、通信装置２００から送信される信号を受信して電力を生成して、動作する。また、通信装置２００から送信される信号を受信して、半導体装置１９０が有するメモリ部１００にデータを書き込む又はメモリ部１００からデータを読み出すことができる。メモリ部１００から読み出したデータは、通信装置２００に出力（送信）することができる。
【０１０９】
本形態においては、メモリ部１００は書き込み処理を行う場合はシリアル伝送でデータを処理し、読み出し処理を行う場合はパラレル伝送でデータを処理する。
【０１１０】
例えば、通信装置２００から送信される信号を、半導体装置１９０のアンテナ１７０で受信する。アンテナ１７０は、受信した信号（交流信号）を整流回路１２５、復調回路１３０、リセット回路１４０、クロック発生回路１５０に伝送する。整流回路１２５は、交流信号を整流して電源電圧を生成し、論理部１１０へ供給する。復調回路１３０は、交流信号を復調し、復調信号を論理部１１０へ伝送する。リセット回路１４０は、交流信号からリセット信号を生成し、論理部１１０へ伝送する。クロック発生回路１５０は、交流信号からクロックを生成し、論理部１１０へ伝送する。変調回路１６０は、論理部１１０から伝送された応答信号を用いて変調のかかった交流信号を生成する。
【０１１１】
論理部１１０は、通信装置２００から送信された信号が書き込み信号である場合、アドレス信号（ＡＤＤＲ）、書き込み信号（ＷＥＢ）及び昇圧クロック（ＣＰ＿ＣＬＫ）を含むコマンド信号をメモリ部１００へ伝送する。
【０１１２】
メモリ部１００は、伝送された信号に基づき書き込み処理を行う。メモリ部１００における具体的な書き込み処理は、上記実施の形態１の説明に準じ、データはシリアル伝送で書き込まれる。メモリ部１００では個々のメモリセルに順次アクセスされ、順次書き込みが行われていく。
【０１１３】
論理部１１０は、通信装置２００から送信された信号が読み出し信号である場合、アドレス信号（ＡＤＤＲ）、読み出し信号（ＲＥＢ）を含むコマンド信号をメモリ部１００へ伝送する。
【０１１４】
メモリ部１００は、伝送された信号に基づき読み出し処理を行う。メモリ部１００における具体的な読み出し処理は、上記実施の形態１の説明に準じ、データはパラレル伝送で読み出される。メモリ部１００ではｎ個（ｎは２以上の整数）のメモリセルにほぼ同時にアクセスされ、ｎ個のメモリセルからほぼ同時に読み出しが行われる。
【０１１５】
なお、メモリ部１００と論理部１１０はｎ本の信号線で電気的に接続し、ｎ本の信号線を介して、ｎ個のメモリセルから読み出しを行うことができる。これは、データをパラレル伝送で読み出すことに相当する。
【０１１６】
メモリ部１００から読み出されたデータは、論理部１１０から応答信号として変調回路１６０へ伝送される。変調回路１６０は、受信した応答信号を用いて変調のかかった交流信号を生成し、アンテナ１７０から通信装置２００へ信号（メモリ部から読み出されたデータ）を送信する。
【０１１７】
メモリ部１００のデータ処理を複数の伝送方式により行うことで、メモリ部１００の入出力データ処理に伴う論理部１１０の消費電力を低減することができ、半導体装置１９０全体の消費電力低減を図ることができる。その結果、半導体装置１９０の最低動作電力を下げることができ、半導体装置１９０と通信装置２００との通信距離を拡大させることが可能となる。
【０１１８】
具体的には、メモリ部１００の読み出し処理をパラレル伝送で行うことで、論理部のクロックの周波数を下げることができ、半導体装置１９０の消費電力を低減することができる。
【０１１９】
また、メモリ部１００のデータ処理を複数の伝送方式により行い、具体的には処理内容に応じた好適な伝送方式により行うことで、半導体装置１９０の動作の安定性を保つことができる。具体的には、メモリ部１００の書き込み処理をシリアル伝送で行うことで半導体装置１９０の動作の安定性を保つことができる。
【０１２０】
また、半導体装置１９０に電池を搭載する場合でも、本形態のように消費電力を低減できることで、電池寿命を伸ばすことができる。よって、半導体装置に搭載する電池の交換回数を減らすことができる。または、半導体装置に搭載する電池を小型化することも可能となる。
【０１２１】
また、図５に、図４と異なる構成の半導体装置４９０を示す。半導体装置４９０は、メモリ部１００、論理部１１０、整流回路１２５、復調回路１３０、リセット回路１４０、変調回路１６０、アンテナ１７０に加え、リミッタ回路４８０、レギュレータ回路４３２、クロック発生回路４３４を有する。
【０１２２】
リミッタ回路４８０は、アンテナ１７０で受信した信号により生成する電力（内部生成電圧）が大きくなる場合、所定の電力以上は他の回路に供給されないよう制御するための回路である。リミッタ回路４８０を有することで、通信距離が近すぎるなどによる過剰な電力の生成などで他の回路が破損することを防ぐことができる。
【０１２３】
レギュレータ回路４３２は、整流回路１２５で作られる電源電圧が大きくなる場合、所定の電圧以上は他の回路に供給されないよう制御するための回路である。また、レギュレータ回路４３２は、整流回路１２５で作られた電源電圧に存在する揺れ（電源電圧の平均値に対する振幅変化量）を、縮小して論理部１１０へ定電圧を供給する。
【０１２４】
クロック発生回路４３４は、クロックを生成する回路である。レギュレータ回路４３２で作られた定電圧に基づき、論理部１１０、メモリ部１００等の動作に必要なクロックを生成して、論理部１１０、メモリ部１００等へ伝送する。クロック発生回路４３４はＶＣＯ（ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）などにより構成される。
【０１２５】
図５に示す半導体装置４９０においても、メモリ部１００のデータ処理を複数の伝送方式により行うことで、メモリ部１００のデータ処理に伴う論理部１１０の消費電力を低減することができ、半導体装置４９０全体の消費電力低減を図ることができる。その結果、半導体装置４９０の最低動作電力を下げることができ、半導体装置４９０と通信装置２００との通信距離を拡大させることが可能となる。また、リミッタ回路、レギュレータ回路、クロック発生回路などを設けることで、ＲＦＩＤタグとして機能する半導体装置の動作安定性を高めることができる。
【０１２６】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１２７】
（実施の形態４）
本形態では、メモリ部を構成するメモリ素子としてアンチヒューズを用いた、無線通信機能を有する半導体装置（ＲＦＩＤタグ）について説明する。
【０１２８】
図６（Ａ）に示す半導体装置は、同一基板上にメモリ部１１００と、その他の回路部１２００が設けられた構成を示す。その他の回路部１２００とは、例えば論理部、分周回路、クロック発生回路、入出力回路、電源回路などである。また、ここでは図示しないが、無線通信機能を有する半導体装置とする場合は、アンテナが設けられる。なお、メモリ部１１００及びその他の回路部１２００と同一基板上にアンテナを設けることもできる。
【０１２９】
メモリ部１１００は、メモリ素子１１１０、トランジスタ１１３０が設けられている。本形態では、メモリ素子１１１０としてアンチヒューズを有する例を示す。その他の回路部１２００には、トランジスタ１２１０が設けられている。なお、図６（Ａ）では、便宜上、メモリ部１１００に１つのトランジスタ、１つのアンチヒューズの断面図を示しているが、数は限定されない。同様に、便宜上、その他の回路部１２００に１つのトランジスタの断面図を示しているが、数は限定されない。
【０１３０】
図６（Ｂ）に示す断面図は、図６（Ａ）に示す半導体装置の作製途中の工程図である。以下、図６（Ａ）、図６（Ｂ）を用いて、本形態に係る半導体装置の作製方法について説明する。
【０１３１】
まず、支持基板１５００上に絶縁層１５０２、剥離層１５０４、絶縁層１５０６、絶縁層１５０８を順に積層して形成する。
【０１３２】
支持基板１５００としては、ガラス基板、石英基板などの絶縁表面を有する基板を適用する。
【０１３３】
剥離層１５０４としては、厚さ５０ｎｍ〜２００ｎｍ（例えば５０ｎｍ）のタングステン層を形成する。また、剥離層１５０４としては、上述のタングステン層に加え、モリブデン層やチタン層などの金属層、又はこれらの金属層とこれらの金属酸化物（例えば酸化タングステンなど）層或いは金属窒化物（例えば窒化タングステンなど）層との積層構造、アモルファスシリコン層などを適用することができる。絶縁層１５０２、絶縁層１５０６、絶縁層１５０８としては、酸化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、窒化シリコン層、またはこれらの積層膜を形成する。例えば、絶縁層１５０２として酸化窒化シリコン層を形成し、絶縁層１５０６として酸化窒化シリコン層を形成し、絶縁層１５０８として窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層及び酸化窒化シリコン層の積層膜を形成する。
【０１３４】
剥離層１５０４としてタングステン層などの金属層を形成し、絶縁層１５０６として酸化シリコン層や酸化窒化シリコン層などの酸化層を形成した場合は、金属層と酸化層との間に、剥離層として適用した金属の金属酸化物を含む層が形成される場合がある。同様に、絶縁層１５０６として窒化シリコン層や窒化酸化シリコン層などの窒化層を形成した場合は、金属層と窒化層との間に、剥離層として適用した金属の金属窒化物を含む層が形成される場合がある。
【０１３５】
次に、絶縁層１５０８上に半導体層１２１７、半導体層１１３７を形成する。半導体層１２１７、半導体層１１３７は、ＣＶＤ法やスパッタリング法によって全面に形成したアモルファスシリコン層を結晶化してポリシリコン層を得た後、ポリシリコン層を選択的にエッチングすることによって形成することができる。アモルファスシリコン層の結晶化方法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる結晶化法、又はこれらの方法を組み合わせた方法などを適用することができる。なお、半導体層１２１７、半導体層１１３７としては微結晶シリコンや単結晶シリコンを適用してもよい。また、後に完成する薄膜トランジスタのしきい値電圧を制御するため、半導体層１２１７、半導体層１１３７に対して微量の不純物元素（ｎ型を付与する不純物元素又はｐ型を付与する不純物元素）を添加してもよい。なお、半導体層１２１７、半導体層１１３７は、後に形成される薄膜トランジスタのチャネル形成領域を形成する。駆動回路の高速駆動を実現するために、薄膜トランジスタのチャネル形成領域を形成する半導体層は、結晶構造を有する半導体層を用いることが好ましい。駆動回路の高速駆動を実現することで、メモリの高速読み出しを実現できる。
【０１３６】
次に、半導体層１２１７、半導体層１１３７上にゲート絶縁層１５１０を形成する。ゲート絶縁層１５１０は、ＣＶＤ法やスパッタリング法により、厚さ１ｎｍ〜２００ｎｍ（例えば１０ｎｍ）の酸化シリコン層又は酸化窒化シリコン層を形成する。また、ゲート絶縁層１５１０は、半導体層１２１７、半導体層１１３７に対して、マイクロ波により励起されたプラズマを用いた表面酸化処理或いは表面窒化処理を行って形成することもできる。さらに、半導体層１２１７、半導体層１１３７上に絶縁層を形成した後、当該絶縁層に対して表面酸化処理又は表面窒化処理を行ってゲート絶縁層１５１０を形成してもよい。
【０１３７】
次に、ゲート絶縁層１５１０を介して半導体層１２１７と重なるゲート電極１２２１、半導体層１１３７と重なるゲート電極１１４１を形成する。また、アンチヒューズの一方の電極として機能する第１の電極１１１１を、ゲート電極１２２１及びゲート電極１１４１と、同一工程で同一層を加工して形成する。ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物を用いて形成する。具体的には、上述の材料を用いてスパッタリング法により導電層を形成した後、該導電層を所望の形状に加工して形成すればよい。このとき、薄膜トランジスタのゲート電極に適した特性と、アンチヒューズの電極に適した特性と、の両方を兼ね備えた材料を選択するのが好ましい。本形態では、ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１として、上層がタングステン層、下層が窒化タンタル層である積層構造を形成する。
【０１３８】
次に、半導体層１２１７、半導体層１１３７に対して不純物元素を添加する。ここでは、半導体層１２１７、半導体層１１３７に対して、異なる導電型を付与する不純物元素を添加するものとする。具体的には半導体層１２１７に対してｐ型を付与する不純物元素を添加し、半導体層１１３７に対してｎ型を付与する不純物元素を添加するものとする。
【０１３９】
ｎ型を付与する不純物元素としては、リン（Ｐ）又はヒ素（Ａｓ）などを用いる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）又はガリウム（Ｇａ）などを用いる。また、不純物元素は、イオン注入法若しくはイオンドープ法を用いて添加すればよい。
【０１４０】
半導体層１２１７、半導体層１１３７にｎ型を付与する不純物元素を添加する。ここでは、低濃度不純物領域（ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域ともいわれる）を形成するため、ソース領域又はドレイン領域を形成するよりも低濃度の不純物元素を添加する。ゲート電極１２２１、ゲート電極１１４１がマスクとなり、半導体層１２１７、半導体層１１３７それぞれに、自己整合的に一対の低濃度不純物領域と、一対の低濃度不純物領域の間に挟まれたチャネル形成領域１２１１、チャネル形成領域１１３１が形成される。ここで形成されるｎ型の不純物元素が添加された低濃度不純物領域はｎ−領域とも記す。
【０１４１】
半導体層１１３７にｎ型を付与する不純物元素を添加する。半導体層１１３７には、一対の高濃度不純物領域１１３５、一対の低濃度不純物領域１１３３、チャネル形成領域１１３１を形成する。半導体層１１３７では、高濃度不純物領域１１３５はソース領域又はドレイン領域として機能する。
【０１４２】
具体的には、半導体層１２１７に不純物元素が添加されないようにレジストマスクを形成する。また、半導体層１１３７の一部に不純物元素が添加されないようにレジストマスクを形成する。例えば、半導体層１１３７に低濃度不純物領域が残存するよう、且つソース領域又はドレイン領域となる部分には不純物元素が添加されるように、レジストマスクを形成する。レジストマスクは、不要となった後は適宜除去する。
【０１４３】
半導体層１２１７にｐ型を付与する不純物元素を添加する。ここでは、低濃度不純物領域（ｐ−領域とも記す）を形成するため、ソース領域又はドレイン領域を形成するよりも低濃度の不純物元素を添加する。ゲート電極１２２１がマスクとなって、自己整合的に一対の低濃度不純物領域が形成される。なお、半導体層１１３７に不純物元素が添加されないようにレジストマスクを形成しておく。レジストマスクは、不要となった後は適宜除去する。
【０１４４】
半導体層１２１７にｐ型を付与する不純物元素を添加する。半導体層１２１７には、一対の高濃度不純物領域１２１５、一対の低濃度不純物領域１２１３、チャネル形成領域１２１１を形成する。
【０１４５】
具体的には、半導体層１１３７に不純物元素が添加されないようにレジストマスクを形成する。また、半導体層１２１７の一部に不純物元素が添加されないようにレジストマスクを形成する。例えば、半導体層１２１７に低濃度不純物領域が残存するよう、且つソース領域又はドレイン領域となる部分には不純物元素が添加されるように、レジストマスクを形成する。レジストマスクは、不要となった後は適宜除去する。
【０１４６】
ここではｎ型を付与する不純物元素を先に添加する例について説明したが、不純物元素の添加順序は特に限定されない。また、低濃度不純物領域（ＬＤＤ領域）は形成しなくともよい。
【０１４７】
また、ここではＬＤＤ領域として機能する低濃度不純物領域を形成する例を示している。低濃度不純物領域を形成することで、ドレイン領域近傍の電界を緩和してホットキャリア注入による劣化を防ぐことができる。なお、低濃度不純物領域は形成しなくともよい。また、レジストマスクではなく、ゲート電極の側面にサイドウォール絶縁層を形成し、サイドウォール絶縁層をマスクとして用いて低濃度不純物領域を形成してもよい。
【０１４８】
次に、ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１を覆う絶縁層１５１２、絶縁層１５１４、絶縁層１５１６を形成する。絶縁層１５１２、絶縁層１５１４、絶縁層１５１６は、スパッタリング法やＣＶＤ法などにより、酸化シリコン、窒化シリコン、酸化窒化シリコン、又は窒化酸化シリコンなどの無機絶縁材料を用いて形成する。なお、絶縁層１５１２、絶縁層１５１４、絶縁層１５１６は、単層構造でもよいし、積層構造としてもよい。また、絶縁層１５１２、絶縁層１５１４、絶縁層１５１６は、隣接するアンチヒューズ同士を絶縁する隔壁としても機能する。
【０１４９】
また、絶縁層１５１２、絶縁層１５１４、絶縁層１５１６は、塗布法で形成できる耐熱性の高いシロキサン樹脂を用いて形成することもできる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基として、有機基（例えばアルキル基、アリール基）やフルオロ基を用いても良い。有機基は、フルオロ基を有していても良い。
【０１５０】
また、絶縁層１５１２、絶縁層１５１４として酸化窒化シリコン層を積層して形成した後、熱処理を行うことで、半導体層１２１７、半導体層１１３７に添加した不純物元素の活性化、半導体層１２１７、半導体層１１３７の水素化を行うこともできる。不純物元素の活性化や半導体層の水素化は、レーザビームの照射、ファーネスアニール炉やＲＴＡを用いた熱処理などにより行う。したがって、ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１は、不純物元素の活性化や半導体層の水素化のための熱処理温度に耐えうる材料を用いる。なお、本形態では上層がタングステン層、下層が窒化タンタル層である積層構造を用いてゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１を形成している。タングステン、窒化タンタルは高融点金属であり、活性化や水素化のための処理温度に十分耐えることができる。
【０１５１】
絶縁層１５１６、絶縁層１５１４、絶縁層１５１２、ゲート絶縁層１５１０を選択的にエッチングして、開口を形成する。エッチングの際は、開口を形成しない場所をレジストマスクで覆っておけばよい。また、エッチングは、ドライエッチング法若しくはウェットエッチング法を適用すればよく、またはこれらのエッチング法を組み合わせて行えばよい。エッチング後、不要となったレジストマスクは除去する。ここでは、半導体層１２１７に形成された高濃度不純物領域１２１５に達する開口と、半導体層１１３７に形成された高濃度不純物領域１１３５に達する開口と、第１の電極１１１１に達する開口を形成する。第１の電極１１１１に達する開口としては、後にアンチヒューズの抵抗材料層１１１３と第２の電極を形成する第１の開口と、第１の電極１１１１と電気的に接続する配線を形成する第２の開口と、を形成する。また、ゲート電極１２２１、ゲート電極１１４１に達する開口も形成する。このエッチング工程で形成する第１の電極１１１１に達する第１の開口のサイズは、開口底面の直径を約１μｍ〜約６μｍとする。ただし、第１の開口の直径が大きいほど消費電流が増大するため、第１の開口は小さいほうが好ましい。なお、開口のサイズは直径で示しているが、開口の上面形状は円形に限定されず、楕円、矩形でもよい。
【０１５２】
なお、半導体層に達する開口と、ゲート電極に達する開口と、第１の電極に達する開口と、は、適宜エッチング条件を調節することで、１回のエッチングで形成することができる。
【０１５３】
次に、第１の電極１１１１に達する第１の開口を覆うように抵抗材料層１１１３を形成する。ここでは、抵抗材料層１１１３として、下層が酸化窒化シリコン層、上層がアモルファスシリコン層である積層構造を形成する。酸化窒化シリコン層は、ＣＶＤ法やスパッタリング法により、厚さ１ｎｍ乃至２０ｎｍ、好ましくは１ｎｍ乃至１５ｎｍで形成する。また、アモルファスシリコン層は、ＣＶＤ法やスパッタリング法により、厚さ１ｎｍ乃至２００ｎｍ、好ましくは５ｎｍ乃至１００ｎｍで形成する。例えば、厚さ６ｎｍの酸化窒化シリコン層、厚さ１５ｎｍのアモルファスシリコン層で抵抗材料層１１１３を形成する。抵抗材料層１１１３としては、電気信号を与えることにより高抵抗状態から低抵抗状態へと変化する層を形成すればよく、単層構造としても積層構造としてもよい。上述のＣＶＤ法やスパッタリング法により抵抗材料層を形成した後、第１の開口を覆うように選択的にエッチングをして加工して形成すればよい。
【０１５４】
基板全面にスパッタリング法により導電層を形成した後、導電層を選択的にエッチングして、一対の導電層１２２３、導電層１２２５、一対の導電層１１４３、導電層１１４５を形成する。
【０１５５】
一対の導電層１２２３は、トランジスタ１２１０のソース電極又はドレイン電極として機能する。導電層１２２５は、トランジスタ１２１０のゲート電極１２２１の引き出し配線として機能する。一対の導電層１１４３は、トランジスタ１１３０のソース電極又はドレイン電極として機能する。導電層１１４５は、トランジスタ１１３０のゲート電極１１４１の引き出し配線として機能する。
【０１５６】
また、メモリ素子１１１０として形成するアンチヒューズの他方の電極として機能する第２の電極１１１５と、第１の電極１１１１と電気的に接続する第３の電極１１１７と、を導電層１２２３などと同一工程で同一層を加工して形成する。第３の電極１１１７は、第１の電極１１１１と電気的に接続させて配線を引き回す（引き出し配線）ことができる。
【０１５７】
なお、ここでは一対の導電層１１４３の一方と第２の電極１１１５は連続した導電層である例を示している。第２の電極１１１５により、メモリ素子１１１０であるアンチヒューズと、トランジスタ１１３０と、が電気的に接続される。
【０１５８】
導電層１２２３、導電層１２２５、導電層１１４３、導電層１１４５、第２の電極１１１５、第３の電極１１１７を形成する導電層は、上述のゲート電極を形成する材料から適宜選択することができる。
【０１５９】
例えば、厚さ５０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）のチタン層と、厚さ１００ｎｍ〜４００ｎｍ（例えば３００ｎｍ）のアルミニウム層と、厚さ５０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）のチタン層と、が順に積層された３層構造を形成して、導電層１２２３、第２の電極１１１５などの導電層や電極を形成する。導電層１２２３、第２の電極１１１５などの導電層や電極において、表層をチタン層で形成することで、他の層との接触抵抗を低くすることができる。また、導電層１２２３、第２の電極１１１５などの導電層や電極において、アルミニウム層を用いることで、配線抵抗を低くすることができる。
【０１６０】
以上により、メモリ部１１００にメモリ素子１１１０、トランジスタ１１３０が形成される。また、その他の回路部１２００にトランジスタ１２１０が形成される。なお、その他、抵抗やコンデンサなどを適宜形成することができる。
【０１６１】
メモリ部１１００には、メモリ素子１１１０としてアンチヒューズが形成される。アンチヒューズは、トランジスタのゲート電極と同一工程で形成される第１の電極１１１１と、トランジスタのソース電極又はドレイン電極として機能する導電層と同一工程で形成される第２の電極１１１５と、からなる一対の電極間に、抵抗材料層１１１３として酸化窒化シリコン層とアモルファスシリコン層との積層構造が挟持されている。
【０１６２】
導電層１２２３などが設けられた絶縁層１５１６上面に、絶縁層１５２０、絶縁層１５２２、絶縁層１５２４を形成する。絶縁層１５２０、絶縁層１５２２、絶縁層１５２４は、無機絶縁材料、有機絶縁材料、又はこれらの材料を組み合わせて単層又は積層して形成すればよい。好ましくは、導電層１２２３などが設けられた絶縁層１５１６上面から、パッシベーション膜として機能する無機絶縁層と、平坦化膜として機能する有機絶縁層を順に積層して形成する。例えば、無機絶縁材料を用いて絶縁層１５２０を形成し、有機絶縁材料を用いて絶縁層１５２２、絶縁層１５２４を形成する。無機絶縁層と有機絶縁層の積層構造とすることで、素子側に水分が浸透することを防ぎつつ、平坦化も十分行うことができる。
【０１６３】
剥離層１５０４の界面（剥離層１５０４と絶縁層１５０２との界面、若しくは剥離層１５０４と絶縁層１５０６との界面）、又は剥離層１５０４の層内で剥離を行う。剥離層１５０４における剥離により、支持基板１５００から剥離層１５０４上の素子層１６００を分離する。
【０１６４】
ここで、素子層１６００の剥離方法について、以下に列挙する。（１）支持基板１５００と素子層１６００との間に剥離層１５０４として金属層と金属酸化物（或いは金属窒化物）を含む層の積層構造を設け、当該金属酸化物を含む層を結晶化させることで脆弱化して、素子層１６００を支持基板１５００から物理的に剥離する方法、（２）支持基板１５００と素子層１６００との間に剥離層１５０４として金属層と金属酸化物（或いは金属窒化物）を含む層の積層構造を設け、当該金属酸化物を含む層を結晶化させることで脆弱化し、剥離層１５０４の一部を液体のエッチャントやＮＦ３、あるいはＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによりエッチング除去した後、素子層１６００を支持基板１５００から物理的に剥離する方法、（３）支持基板１５００と素子層１６００との間に、水素を含むアモルファスシリコンにより剥離層１５０４を形成し、当該剥離層１５０４にレーザビームを照射して水素ガスを放出させることで、素子層１６００から支持基板１５００を剥離する方法、（４）支持基板１５００と素子層１６００との間にアモルファスシリコンを用いて剥離層１５０４を形成し、当該剥離層１５０４を溶液やフッ化ハロゲンガスによりエッチング除去して剥離する方法、（５）素子層１６００が形成された支持基板１５００を機械的に削る、又は支持基板１５００を溶液やフッ化ハロゲンガスによりエッチング除去して剥離する方法、（６）素子層１６００において薄膜トランジスタ、アンチヒューズ、アンテナなどが形成されていない場所に、レーザビームを照射して剥離層１５０４に達する開口を形成した後、該開口をきっかけとして素子層１６００を支持基板１５００から物理的に剥離する方法、（７）素子層１６００において薄膜トランジスタ、アンチヒューズ、アンテナなどが形成されていない場所に、レーザビームを照射して剥離層１５０４に達する開口を形成した後、該開口に水を流し込み素子層１６００を支持基板１５００から物理的に剥離する方法などが挙げられる。上述の剥離方法（１）、（２）について、金属酸化物層又は金属窒化物層としては、剥離層として形成した金属層上に絶縁層を形成する際に形成された金属酸化物層又は金属窒化物層を適用することができる。また、剥離方法（６）について、剥離層１５０４に達する開口を形成した後、該開口を通して剥離層１５０４の一部を溶液やフッ化化合物ガスによりエッチング除去してから物理的に剥離してもよい。
【０１６５】
図６（Ａ）に示すように、第１の基板１３００及び第２の基板１３４０により素子層１６００を封止する。第１の基板１３００及び第２の基板１３４０としては可撓性を有する基板を用いることが好ましく、プラスチックフィルム、紙、薄いセラミック、又は炭素繊維やガラス繊維の織物に樹脂を染みこませたシート（プリプレグともいわれる）などを用いることができる。第１の基板１３００及び第２の基板１３４０は、エポキシ樹脂などの接着層を用いて接着することができる。素子層１６００を封止する第１の基板１３００及び第２の基板１３４０として可撓性を有する材料を用いることで、得られる半導体装置をＲＦＩＤタグとして、物品の曲面などに貼り付けることも可能となる。
【０１６６】
また、素子層１６００を剥離、封止する順序は、（１）支持基板１５００から素子層１６００を剥離した後、素子層１６００の剥離面と逆側の面に第２の基板１３４０、素子層１６００の剥離面（支持基板１５００を剥離した面）側に第１の基板１３００を貼り合わせる、（２）素子層１６００の剥離層１５０４が設けられた側と逆側の面に第２の基板１３４０を固定した後、支持基板１５００から素子層１６００を剥離し、素子層１６００の剥離面に第１の基板１３００を貼り合わせる、（３）アンテナを形成する前に、剥離層上からアンテナを形成する前までの層までを支持基板１５００から剥離した後、アンテナを形成し、第１の基板１３００、第２の基板１３４０を貼り合わせる、などが挙げられ、実施者が適宜変更することが可能である。
【０１６７】
以上により、ＲＦＩＤタグとして機能する半導体装置を作製することができる。また、剥離層を用いて、支持基板から他の基板へ貼り合わせる方法を用いることで、薄く、軽く、落下しても壊れにくいＲＦＩＤタグを作製することができる。また、フレキシブルで、曲面などに貼り付けることが可能なＲＦＩＤタグを作製することができる。
【０１６８】
なお、半導体装置（ＲＦＩＤタグ）には、適宜アンテナを設ける。本形態に係る半導体装置に適用できるアンテナ形状は特に限定されない。
【０１６９】
例えば、図７（Ａ）に示すように回路部１７００ａの周りに一面のアンテナ１８００ａを配した構造を取っても良い。また、図７（Ｂ）に示すように、細いアンテナ１８００ｂが回路部１７００ｂの周囲を囲うように配した構造をとってもよい。また、図７（Ｃ）に示すように回路部１７００ｃに対して、高周波数の電磁波を受信するためのアンテナ１８００ｃのような形状をとってもよい。また、図７（Ｄ）に示すよう回路部１７００ｄに対して１８０度無指向性（どの方向からでも同じく受信可能）なアンテナ１８００ｄのような形状をとってもよい。また、図７（Ｅ）に示すように、回路部１７００ｅに対して、棒状に長く伸ばしたアンテナ１８００ｅのような形状をとってもよい。なお、回路部１７００ａ〜回路部１７００ｅは、図６（Ａ）に示すその他の回路部１２００及びメモリ部１１００を含む。また、図４、図５に示すアンテナ部以外の各種回路を含んだ回路部に相当する。
【０１７０】
また、本形態に係る半導体装置に適用できる電力の供給方式は、電磁結合方式、電磁誘導方式、電波方式等を用いることができる。電力の供給方式は、実施者が適宜使用用途を考慮して選択すればよく、電力の供給方式に伴って最適な長さや形状のアンテナを設ければよい。
【０１７１】
例えば、電力の供給方式として、電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、アンテナとして、輪状又はらせん状に形成した導電層（例えば、コイル、スパイラルアンテナ、ループアンテナ）を用いることができる。アンテナは、外部アンテナを接続してもよいし、回路部を形成する基板上に直接形成することも可能である。特に、回路部を形成する基板上に直接形成することで、アンテナ端子と回路部との接合部において高い信頼性が得られ、丈夫なタグを作製することができる。
【０１７２】
また、本形態に係るＲＦＩＤタグは、メモリ部において複数の伝送方式によりデータ処理をすることで、低消費電力化が図られている。そのため、電磁結合方式又は電磁誘導方式のアンテナサイズの縮小を図ることができ、ＲＦＩＤタグの小型化、小型軽量化、低コスト化を図ることができる。
【０１７３】
電力の供給方式として電波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯）を適用する場合には、アンテナとして、線状（例えば、ダイポールアンテナ）や平坦な形状（例えば、パッチアンテナ）に形成した導電層を用いることができる。導電層の形状は、線状に限られず、曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。アンテナサイズが大きい場合は外部アンテナを接続するが、回路部を形成する基板上に直接形成することも可能である。
【０１７４】
アンテナ形状や長さは電磁波の波長を考慮して適宜設定すればよい。例えば、周波数が２．４５ＧＨｚの場合、半波長ダイポールアンテナを設けるなら約６０ｍｍ（１／２波長）、モノポールアンテナを設けるなら約３０ｍｍ（１／４波長）とすれば良い。
【０１７５】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１７６】
（実施の形態５）
本形態では、上記実施の形態３と異なる無線通信機能を有する半導体装置の作製方法について説明する。なお、図６と同じ要素及び共通する機能を持つ要素には同じ符号を付けて説明し、重複する説明は省略、簡略化して行う。以下、図９及び図１０を用いて、同一基板上にメモリ部１１００と、その他の回路部１２００を設ける構成の半導体装置の作製方法について示す。
【０１７７】
図９（Ａ）に示すように、支持基板１５００上に剥離層１５０４、絶縁層１５０８を順に積層して形成する。なお、支持基板１５００と剥離層１５０４との間、剥離層１５０４と絶縁層１５０８の間には、適宜絶縁層などを設けることができる。
【０１７８】
絶縁層１５０８上に、半導体層１２１７、半導体層１１３７を形成する。半導体層１２１７、半導体層１１３７上にゲート絶縁層１５１０を形成する。
【０１７９】
ゲート絶縁層を介して半導体層１２１７と重なるゲート電極１２２１、半導体層１１３７と重なるゲート電極１１４１を形成する。また、アンチヒューズの一方の電極として機能する第１の電極１１１１を、ゲート電極１２２１及びゲート電極１１４１と、同一工程で同一層を加工して形成する。
【０１８０】
半導体層１２１７、半導体層１１３７に対して不純物元素を添加する。半導体層１２１７、半導体層１１３７に対して異なる不純物元素を添加するものとする。本形態では、半導体層１２１７に対してｎ型を付与する不純物元素を添加し、半導体層１１３７に対してｐ型を付与する不純物元素を添加するものとする。
【０１８１】
半導体層１２１７にｎ型を付与する不純物元素を添加する。ここでは、低濃度不純物領域を形成するための不純物元素を添加する。ゲート電極１２２１がマスクとなり、半導体層１２１７に、自己整合的に一対の低濃度不純物領域と、一対の低濃度不純物領域の間に挟まれたチャネル形成領域１９１１が形成される。なお、半導体層１１３７に不純物元素が添加されないようにレジストマスクを形成しておく。レジストマスクは、不要となった後は適宜除去する。
【０１８２】
次に、半導体層１１３７にｐ型を付与する不純物元素を添加する。ここでは、ソース領域又はドレイン領域を形成するための不純物元素を添加する。ゲート電極１１４１がマスクとなり、半導体層１１３７に、自己整合的に一対の高濃度不純物領域１８３５と、一対の高濃度不純物領域１８３５の間に挟まれたチャネル形成領域１８３１が形成される。なお、半導体層１２１７に不純物元素が添加されないようにレジストマスクを形成しておく。レジストマスクは、不要となった後は適宜除去する。
【０１８３】
次に、ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１の側面に、それぞれ、サイドウォール絶縁層１２２２、サイドウォール絶縁層１１４２、サイドウォール絶縁層１１１２を形成する。
【０１８４】
サイドウォール絶縁層１２２２、サイドウォール絶縁層１１４２、サイドウォール絶縁層１１１２の作製方法の一例を説明する。ゲート絶縁層１５１０、ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１上を覆うように、絶縁層を形成する。例えば、プラズマＣＶＤ法やスパッタリング法等により、無機絶縁材料、有機絶縁材料などを用いて、単層膜又は積層膜により絶縁層を形成する。次に、垂直方向を主体とした異方性エッチングにより絶縁層を選択的にエッチングすることで、ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１の側面に接する絶縁層（サイドウォール絶縁層１２２２、サイドウォール絶縁層１１４２、サイドウォール絶縁層１１１２）を形成する。なお、サイドウォール絶縁層１２２２、サイドウォール絶縁層１１４２、サイドウォール絶縁層１１１２の形成と同時に、ゲート絶縁層１５１０の一部はエッチングすることもできる。図９（Ａ）では、サイドウォール絶縁層１２２２、サイドウォール絶縁層１１４２、サイドウォール絶縁層１１１２の側面と揃うようにゲート絶縁層１５１０がエッチングされた例を示している。ゲート絶縁層１５１０は、ゲート電極１２２１及びサイドウォール絶縁層１２２２の下方、ゲート電極１１４１及びサイドウォール絶縁層１１４２の下方、第１の電極１１１１及びサイドウォール絶縁層１１１２の下方に残存している。
【０１８５】
次に、半導体層１２１７に、ｎ型を付与する不純物元素を添加する。ここでは、ソース領域又はドレイン領域を形成するための不純物元素を添加する。ゲート電極１２２１及びサイドウォール絶縁層１２２２がマスクとなり、半導体層１２１７には、自己整合的に、一対の高濃度不純物領域１９１５、一対の低濃度不純物領域１９１３が形成される。ゲート絶縁層１５１０を間に介して、サイドウォール絶縁層１２２２と略重なる位置に、一対の低濃度不純物領域１９１３が形成される。なお、半導体層１１３７に不純物元素が添加されないようにレジストマスクを形成しておく。レジストマスクは、不要となった後は適宜除去する。
【０１８６】
本形態では、その他の回路部１２００にｎチャネル型トランジスタ、メモリ部１１００にｐチャネル型トランジスタを作製する例を示しているが、本発明はこれに限定されない。また、図９では便宜上、各回路部に１つのトランジスタを設ける例を示しているが、トランジスタの数も限定されるものではない。また、図９では半導体層１２１７に低濃度不純物領域１９１３を設ける例を示しているが、半導体層１１３７にも同様にサイドウォール絶縁層を用いて低濃度不純物領域を形成することもできる。
【０１８７】
ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１、及びそれぞれの側面に形成されたサイドウォール絶縁層１２２２、サイドウォール絶縁層１１４２、サイドウォール絶縁層１１１２を覆う絶縁層を形成する。本形態では、絶縁層１５１２、絶縁層１５１６を順に積層して形成する。
【０１８８】
ここまでの工程を経た半導体装置の断面図が図９（Ａ）に相当する。
【０１８９】
第１の電極１１１１に達する第１の開口１８３０を形成する。例えば、絶縁層１５１６上にレジストマスクを形成し、選択的に絶縁層１５１６、絶縁層１５１２をエッチングすることで、第１の電極１１１１に達する第１の開口１８３０を形成すればよい。第１の開口１８３０は、例えば直径およそ１μｍ〜６μｍで形成する。レジストマスクは、不要となった後は適宜除去する。
【０１９０】
ここまでの工程を経た半導体装置の断面図が図９（Ｂ）に相当する。
【０１９１】
第１の開口１８３０を覆い、第１の電極１１１１と接する抵抗材料層１１１３を形成する。ここまでの工程を経た半導体装置の断面図が図９（Ｃ）に相当する。
【０１９２】
半導体層１２１７に形成された高濃度不純物領域１９１５、ゲート電極１２２１、半導体層１１３７に形成された高濃度不純物領域１８３５、ゲート電極１１４１に達する第２の開口をそれぞれ形成する。例えば、絶縁層１５１６上にレジストマスクを形成し、選択的に絶縁層１５１６、絶縁層１５１２をエッチングすることで形成する。レジストマスクは、不要となった後は適宜除去する。ここまでの工程を経た半導体装置の断面図が図９（Ｄ）に相当する。
【０１９３】
第２の開口に、それぞれ一対の導電層１２２３、導電層１２２５、一対の導電層１１４３、導電層１１４５を形成する。一対の導電層１２２３は高濃度不純物領域１９１５と電気的に接続しており、一対の導電層１１４３は高濃度不純物領域１８３５と電気的に接続しており、それぞれソース電極又はドレイン電極として機能する。導電層１２２５は、ゲート電極１２２１の引き出し配線として機能する。導電層１１４５は、ゲート電極１１４１の引き出し配線として機能する。
【０１９４】
また、抵抗材料層１１１３上に、アンチヒューズの他方の電極として機能する第２の電極１１１５と、第１の電極１１１１と電気的に接続する第３の電極１１１７と、を形成する。
【０１９５】
ここまでの工程を経た半導体装置の断面図が図１０（Ａ）に相当する。本形態では、メモリ部１１００にメモリ素子１１１０及びｐチャネル型トランジスタ１１３０、その他の回路部１２００にｎチャネル型トランジスタ１２１０が形成される例を示している。
【０１９６】
導電層１２２３、第２の電極１１１５などが設けられた絶縁層１５１６上層に絶縁層を形成する。絶縁層は、無機絶縁層、有機絶縁層を適宜組み合わせて形成することが好ましい。無線通信機能を有する半導体装置の信頼性を向上させるためには、無機絶縁層を形成することが好ましい。また、後の工程でアンテナを形成する際、印刷法（スクリーン印刷法、液滴吐出法など）を用いる場合は、平坦面を有していることが望ましく、有機絶縁層を形成することが好ましい。本形態では平坦面を有する絶縁層１５２２を形成する例を示している。また、絶縁層１５２２は、トランジスタやメモリ素子などの素子と、アンテナと、間を電気的に絶縁する層間絶縁層としても機能できる。
【０１９７】
ここまでの工程を経た半導体装置の断面図が図１０（Ｂ）に相当する。
【０１９８】
次に、絶縁層１５２２上にアンテナ１８０１を形成する。ここでは、半導体装置に内蔵型のアンテナ１８０１を設ける例を示す。アンテナ１８０１の形状は限定されず、例えば、線状アンテナ（ループアンテナ、ダイポールアンテナ、スパイラルアンテナなど）、平面アンテナ（パッチアンテナなど）などを形成することができる。
【０１９９】
例えば、アンテナ１８０１は、スパッタリング法を用いてアルミニウム、銀などの金属層を形成した後、選択的にエッチングして所望の形状に加工する方法、スクリーン印刷法、または液滴吐出法などを用いて形成することができる。
【０２００】
次に、アンテナ１８０１が設けられた絶縁層１５２２上層に絶縁層を形成する。絶縁層は、無機絶縁層、有機絶縁層を適宜組み合わせて形成することが好ましい。例えば、無機絶縁材料で絶縁層１５２３を形成し、有機絶縁材料を用いて平坦面を有する絶縁層１５２４を形成する。
【０２０１】
ここまでの工程を経た半導体装置の断面図が図１０（Ｃ）に相当する。
【０２０２】
剥離層１５０４の界面（剥離層１５０４と支持基板１５００との界面、若しくは剥離層１５０４と絶縁層１５０８との界面）、又は剥離層１５０４の層内で剥離を行う。剥離層１５０４における剥離により、支持基板１５００から、剥離層１５０４上の素子層を分離する。支持基板１５００から分離した素子層は、可撓性を有する基板（シート）などで封止して、無線通信機能を有する半導体装置（ＲＦＩＤタグ）を得る。
【０２０３】
本形態に係る半導体装置は、メモリ部において複数の伝送方式によりデータ処理をすることで、低消費電力化が図られている。そのため、電磁結合方式又は電磁誘導方式のアンテナのサイズの縮小化も図ることができ、ＲＦＩＤタグの小型化、小型軽量化を図ることもできる。
【０２０４】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０２０５】
（実施の形態６）
本形態では、本発明の一態様に係る半導体装置（ＲＦＩＤタグ）の利用例について、図８を用いて説明する。ここで、図８は、半導体装置の使用例を示す模式図である。
【０２０６】
半導体装置（ＲＦＩＤタグ）の用途は広範囲にわたる。例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図８（Ａ）参照）、包装用容器類（包装紙やボトル等、図８（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図８（Ｂ）参照）、乗り物類（自転車等、図８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図８（Ｅ）、図８（Ｆ）参照）、定期券、回数券、各種チケット（図８（Ｇ）参照）等に設けて使用することができる。
【０２０７】
半導体装置６００（ＲＦＩＤタグ）は、物品の表面に貼る、物品に実装する、または物品に埋め込むことにより、対象物（物品そのもの、または対象物に取り付ける物品）に固定する。例えば、対象物が本であれば紙に埋め込む、または有機樹脂からなるパッケージに埋め込み、対象物に固定することができる。半導体装置６００は、小型、薄型、軽量を実現するため、対象物に固定した後もその対象物自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置６００を設けることにより、認証機能を設けることができ、認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に半導体装置６００を取り付けることにより、検品システム等のシステムの効率化を図ることができる。さらに、半導体装置６００は、薄膜トランジスタをはじめとする素子を用いて、樹脂基板等の可撓性を有する基板上に、安価に作製することができる。そのため、回数券や各種チケットサービス等、一回あるいは少数の反復使用による、使い捨て用途にも好適に適用され得る。また、乗り物類であっても、半導体装置６００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０２０８】
本形態に係る半導体装置（ＲＦＩＤタグ）は、低消費電力化が図られ、通信距離の拡大が図られている。そのため、様々な用途に利用する場合でも、通信距離の自由度が高まるため、利便性良く使用することができる。また、半導体装置の低消費電力化によりアンテナサイズの縮小化を図ることもでき、より小型化できるため、利便性及びデザイン性を高めることができる。
【０２０９】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【符号の説明】
【０２１０】
１００ メモリ部
１０１ メモリセルアレイ
１０３ 行アドレスデコーダ
１０５ 列アドレスデコーダ
１０７ ワード線駆動回路
１０９ ビット線駆動回路及び読み出し回路
１０９ａ ビット線駆動回路
１０９ｂ 読み出し回路
１１０ 論理部
１１１ パラレル／シリアル変換回路
１１３ インターフェース
１１５ 書き込み用電源生成回路
１２０ 回路部
１２５ 整流回路
１３０ 復調回路
１４０ リセット回路
１５０ クロック発生回路
１６０ 変調回路
１７０ アンテナ
１７１ 信号線
１７３ 信号線
１７５ 信号線
１７７ 信号線
１８１ 信号線
１８３ 信号線
１８５ 信号線
１９０ 半導体装置
２００ 通信装置
４３２ レギュレータ回路
４３４ クロック発生回路
４８０ リミッタ回路
４９０ 半導体装置
６００ 半導体装置
１１００ メモリ部
１１１０ メモリ素子
１１１１ 第１の電極
１１１２ サイドウォール絶縁層
１１１３ 抵抗材料層
１１１５ 第２の電極
１１１７ 第３の電極
１１３０ トランジスタ
１１３１ チャネル形成領域
１１３３ 低濃度不純物領域
１１３５ 高濃度不純物領域
１１３７ 半導体層
１１４１ ゲート電極
１１４２ サイドウォール絶縁層
１１４３ 導電層
１１４５ 導電層
１２００ 回路部
１２１０ トランジスタ
１２１１ チャネル形成領域
１２１３ 低濃度不純物領域
１２１５ 高濃度不純物領域
１２１７ 半導体層
１２２１ ゲート電極
１２２２ サイドウォール絶縁層
１２２３ 導電層
１２２５ 導電層
１３００ 基板
１３４０ 基板
１５００ 支持基板
１５０２ 絶縁層
１５０４ 剥離層
１５０６ 絶縁層
１５０８ 絶縁層
１５１０ ゲート絶縁層
１５１２ 絶縁層
１５１４ 絶縁層
１５１６ 絶縁層
１５２０ 絶縁層
１５２２ 絶縁層
１５２３ 絶縁層
１５２４ 絶縁層
１６００ 素子層
１７００ａ 回路部
１７００ｂ 回路部
１７００ｃ 回路部
１７００ｄ 回路部
１７００ｅ 回路部
１８００ａ アンテナ
１８００ｂ アンテナ
１８００ｃ アンテナ
１８００ｄ アンテナ
１８００ｅ アンテナ
１８０１ アンテナ
１８３０ 第１の開口
１８３１ チャネル形成領域
１８３５ 高濃度不純物領域
１９１１ チャネル形成領域
１９１３ 低濃度不純物領域
１９１５ 高濃度不純物領域
【技術分野】
【０００１】
無線通信機能を有する半導体装置、特にメモリを有する半導体装置に関する。また、非接触でデータの送受信を行う半導体装置に関する。
【背景技術】
【０００２】
近年、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれる個体情報識別技術が注目されている。特に、無線通信により非接触でデータの送受信を行う半導体装置（ＲＦＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグとも呼ばれている半導体装置）を用いた個体情報識別技術の開発が進められている。
【０００３】
ＲＦＩＤタグを用いた個体情報識別技術は、生産管理、流通管理などに役立てられ始めており、個人認証への応用も期待されている。例えば、特許文献１には、ＲＦＩＤを用いて荷物を識別し、荷物の検品を行う利用例について記載されている。
【０００４】
また、特許文献２には、ＲＦＩＤタグが有するメモリ部に記憶させた設定値を利用して、荷物管理を行う例について記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６８９８５
【特許文献２】特開２００７−１２４４３３
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＲＦＩＤタグは、リーダ、リーダ／ライタなどの通信装置から発生する電磁波を利用して、ＲＦＩＤタグを動作させるために必要な電力を作ることができる。また、ＲＦＩＤタグは、電池を内蔵し、電池によって動作させる構成とすることもできる。
【０００７】
特許文献１においては、ＲＦＩＤタグが、リーダ／ライタから出力される電磁波を受信して電力を発生し、ＩＣチップを起動させ、起動したＩＣチップがリーダ／ライタとの間で通信可能となることが記載されている。
【０００８】
一般に、電磁波は、電磁波の発生源（例えばリーダ／ライタなどの通信装置）からの距離の増大に伴い減衰していく。そのため、ＲＦＩＤタグ及びリーダ／ライタ間の通信距離が離れるほど、ＲＦＩＤタグが利用できる電磁波が減少し、ＲＦＩＤタグが受信する電力は小さくなっていく。
【０００９】
ＲＦＩＤタグは、ＲＦＩＤタグを動作させるための電力（最低動作電力以上の電力）を受けとることができなければ、データの送受信をすることはできない。様々な用途に用いるため、または確実にデータを送受信するためにも、ＲＦＩＤタグの消費電力を小さくすることで、ＲＦＩＤタグの最低動作電力を小さくし、ＲＦＩＤタグを動作しやすくすることが求められている。
【００１０】
また、利便性を考慮すれば、ＲＦＩＤタグ及び通信装置（リーダ、リーダ／ライタなど）間の通信距離は自由度を持たせたい。そのため、ＲＦＩＤタグの消費電力を小さくすることで、ＲＦＩＤタグの最低動作電力を小さくし、通信距離を拡大することが求められている。
【００１１】
また、ＲＦＩＤタグに電池を搭載する場合、電池寿命などを考慮して、ＲＦＩＤタグの消費電力は小さくすることが好ましい。
【００１２】
なお、ＲＦＩＤタグの消費電力を小さくする方法として、ＲＦＩＤタグの全ての内部処理をパラレル伝送により行い、クロック周波数を下げるという方法がある。しかし、ライトワンス型のメモリ素子のように大電力を消費し書き込み処理を行うメモリを有するＲＦＩＤタグの場合、書き込み処理をパラレル伝送により行うことはメモリの消費電力の増大を招き、ＲＦＩＤタグの動作の安定性を保つという意味で困難である。
【００１３】
生産管理や流通管理など、様々な管理システムにＲＦＩＤタグを適用するためにも、ＲＦＩＤタグの動作安定性は不可欠である。
【００１４】
上記問題を鑑み、本発明の一態様は、半導体装置の低消費電力化を課題の一とする。または、本発明の一態様は、半導体装置と、通信装置と、の通信距離の拡大を課題の一とする。または、本発明の一態様は、半導体装置の動作の安定性を保つことを課題の一とする。または、本発明の一様態は、半導体装置の低消費電力化を図りつつ、半導体装置の動作の安定性を保つことを課題の一とする。
【課題を解決するための手段】
【００１５】
本発明の一態様は、メモリ部を有する半導体装置であり、複数の伝送方式によりデータ処理を行う。具体的には、メモリ部への書き込み、メモリ部からの読み出しで異なる伝送方式を用い、メモリ部への書き込みはシリアル伝送で行い、メモリ部からの読み出しはパラレル伝送で行う。シリアル伝送による書き込みで、半導体装置の動作の安定性を保つ。パラレル伝送による読み出しで、クロック周波数を遅くし低消費電力化を図る。
【００１６】
本発明の一態様は、メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線と、を備える半導体装置である。半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）とした場合、第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、ｎ本の読み出し用信号線を介し、メモリ部に格納されたデータを論理部へ読み出す無線通信機能を有する半導体装置である。
【００１７】
本発明の一態様は、メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線と、を備える半導体装置である。半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）とした場合、第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、ｎ本の読み出し用信号線を介し、メモリ部に格納されたデータを論理部へ読み出し、第１のクロック周波数Ｋα［Ｈｚ］を用いて、論理部が有するパラレル／シリアル変換回路によりメモリ部から読み出されたデータを変換して回路部にシリアル伝送する無線通信機能を有する半導体装置である。
【００１８】
本発明の一態様は、メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線と、を備える半導体装置である。半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）、複数の信号線のうち書き込み用信号線を１本、第３のクロック周波数をＭ［Ｈｚ］とした場合、第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、ｎ本の読み出し用信号線を介し、メモリ部に格納されたデータを論理部へ読み出し、第３のクロック周波数Ｍ［Ｈｚ］を用いて、１本の書き込み用信号線を介し、論理部からメモリ部にデータを書き込む無線通信機能を有する半導体装置である。なお、第３のクロック周波数Ｍ［Ｈｚ］はメモリ素子の特性から適切に決めれば良く、動作上問題なければ、Ｍ＝Ｌα／ｎとしてもよい。
【００１９】
本発明の一態様は、メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線と、を備え、半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）、複数の信号線のうち書き込み用信号線を１本、第３のクロック周波数をＭ［Ｈｚ］とした場合、第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、ｎ本の読み出し用信号線を介し、メモリ部が有するメモリセルの状態情報やメモリ部に格納されたデータを論理部へ読み出し、第３のクロック周波数Ｍ［Ｈｚ］を用いて、１本の書き込み用信号線を介し、論理部からメモリ部にデータを書き込む無線通信機能を有する半導体装置である。
【００２０】
上記構成において、メモリ部は、ライトワンス型のメモリ素子を含むメモリセルを有することができる。また、メモリ素子はアンチヒューズとすることができる。
【００２１】
また、上記構成において、メモリ部は、浮遊ゲートを有するメモリ素子又は磁性材料を用いたメモリ素子を含むメモリセルを有することができる。
【００２２】
また、上記構成の半導体装置を具備するＲＦＩＤタグとすることができる。
【発明の効果】
【００２３】
本発明の一態様によれば、半導体装置の低消費電力化を図ることができる。または、半導体装置と、通信装置と、の通信距離を拡大することができる。
【００２４】
または、本発明の一態様によれば、半導体装置の動作の安定性を保つことができる。または、半導体装置の動作の安定性を保ちつつ、低消費電力化を図ることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一態様に係る半導体装置の一部を説明する模式図。
【図２】本発明の一態様に係る半導体装置の一部を説明する模式図。
【図３】伝送方式を説明する図。
【図４】本発明の一態様に係る半導体装置及び通信装置を説明する模式図。
【図５】本発明の一態様に係る半導体装置及び通信装置を説明する模式図。
【図６】本発明の一態様に係る半導体装置を説明する断面模式図。
【図７】本発明の一態様に係る半導体装置を説明する模式図。
【図８】本発明の一態様に係る半導体装置の利用例を説明する図。
【図９】本発明の一態様に係る半導体装置の作製方法を示す断面模式図。
【図１０】本発明の一態様に係る半導体装置の作製方法を示す断面模式図。
【発明を実施するための形態】
【００２６】
本発明の実施の形態について、以下に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更しうることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
（実施の形態１）
本形態では、メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線（インターフェース信号線）を少なくとも備えた半導体装置について説明する。本形態で説明する半導体装置は、ＲＦＩＤタグの一部としても機能する。
【００２８】
図１を用いて、本形態に係る半導体装置について説明する。
【００２９】
本形態に係る半導体装置１９０は無線通信機能を有する。半導体装置１９０は、半導体装置１９０及び通信装置２００の間で、非接触でデータの送受信を行う。半導体装置１９０は、例えばＲＦＩＤタグの一部として機能する。通信装置２００は、リーダ／ライタ、リーダ、またはライタなど、半導体装置１９０とデータの送受信、送信、又は受信を行う装置である。
【００３０】
半導体装置１９０は、メモリ部１００と、論理部１１０と、メモリ部１００及び論理部１１０間を電気的に接続する複数の信号線と、を少なくとも有する。複数の信号線は、図１では、第１の信号線１７１、第２の信号線１７３、第３の信号線１７５、第４の信号線１７７で構成されている。ここで、本形態では、第２の信号線１７３はｎ本（ｎは２以上の整数）で構成されるものとする。
【００３１】
また、半導体装置１９０は、各種処理を行うため復調、整流、変調等の機能を有する回路部１２０を有することが好ましい。回路部１２０及び論理部１１０間は、複数の信号線（インターフェース信号線）により電気的に接続されている。複数の信号線は、図１では、第５の信号線１８１、第６の信号線１８３、第７の信号線１８５で構成されている。
【００３２】
次に、半導体装置１９０の各構成およびデータ処理の流れについて説明する。
【００３３】
半導体装置１９０は、メモリ部１００と、論理部１１０と、回路部１２０と、を備える。
【００３４】
論理部１１０は、回路部１２０からシリアル伝送で入力される復調信号をデコードし、メモリ部１００の書き込みタイミングの制御、読み出しアドレスの制御、書き込みアドレスの制御などを行う。また、論理部１１０は、必要に応じて、応答信号を回路部１２０に出力する。本形態では、回路部１２０から論理部１１０に、第５の信号線１８１を介して復調信号をシリアル伝送して入力する。また、論理部１１０から回路部１２０に、第７の信号線１８５を介して応答信号をシリアル伝送する。なお、論理部１１０はパラレル／シリアル変換回路１１１を有しており、適宜パラレル及びシリアルの変換を行う。
【００３５】
メモリ部１００は、メモリセルアレイ１０１を有している。メモリセルアレイ１０１は、複数のメモリセルが配置されて構成される。
【００３６】
メモリ部１００は、書き込み電圧を生成して、メモリセルアレイ１０１を構成するメモリセルに書き込みを行う。メモリセルアレイ１０１にデータの書き込みを行う場合は、第１の信号線１７１を介して書き込みデータをシリアル伝送する。メモリセルアレイ１０１において、アクセス対象のメモリセルが順次選択され、書き込みが行われていく。
【００３７】
また、メモリ部１００のメモリセルアレイ１０１からデータを読み出す場合は、第２の信号線１７３を介して読み出しデータをパラレル伝送する。メモリセルアレイ１０１において、アクセス対象の複数のメモリセルがほぼ同時に選択され、ほぼ同時に読み出される。ここで、読み出すデータは、論理部からメモリ部に書き込まれメモリ部に格納されたデータである。また、メモリ部を構成するメモリセルの状態情報などを含んでも良い。
【００３８】
メモリ部１００と論理部１１０間には、第１の信号線１７１、第２の信号線１７３、第３の信号線１７５、第４の信号線１７７が接続されている。
【００３９】
第１の信号線１７１は、論理部１１０からメモリ部１００に書き込みデータを伝送する書き込み用信号線である。ここでは、第１の信号線１７１は１本の信号線で構成される。第２の信号線１７３は、メモリ部１００から論理部１１０に読み出しデータを伝送する読み出し用信号線である。ここでは、第２の信号線１７３はｎ本（ｎは２以上の整数）の信号線で構成される。
【００４０】
第３の信号線１７５は、メモリセルアレイ１０１からアクセス対象のメモリセルを選択するアドレス線である。ここでは、第３の信号線１７５はＡ本（Ａは１以上の整数）で構成されるものとする。第４の信号線１７７は、メモリ部１００における書き込み電圧の制御及び書き込みタイミングの制御を行うチャージポンプクロックを伝送するチャージポンプクロック伝送線である。
【００４１】
論理部１１０は、回路部１２０から第６の信号線１８３を介して入力されるクロックを用いて、各種処理に必要な周波数のクロックを１つ又は複数生成する。論理部１１０が生成する各種周波数のクロックのうち、少なくとも一つの周波数は、半導体装置１９０及び通信装置２００間の通信仕様で定められる転送レートと、符号化方式と、によって決定される。
【００４２】
例えば、半導体装置１９０及び通信装置２００間の転送レートをα［ｂｐｓ］とした場合、論理部１１０で生成されるクロックのうち、少なくとも一つの周波数はＫα［Ｈｚ］（Ｋは１以上の整数）となる。これは、論理部１１０にシリアル伝送され入力される復調信号をデコードするため、転送レート（ここではα［ｂｐｓ］）以上の周波数のクロックが必要になるためである。論理部１１０の消費電力はクロック周波数に比例するため、Ｋはなるべく小さな値が好ましい。なお、符号化方式をマンチェスタ方式とした場合、Ｋα［Ｈｚ］（Ｋは２以上の整数）となる。Ｋα［Ｈｚ］のクロック周波数は、復調信号のデコードの処理等に用いる。
【００４３】
また、本形態において、論理部１１０は、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックと、周波数Ｍ［Ｈｚ］のクロックを生成する。
【００４４】
論理部１１０は、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）のクロックを用いて、入力される復調信号をデコードし、入力された復調信号が読み出し命令であるか、書き込み命令であるかを判断する。
【００４５】
次に、論理部１１０において、入力された復調信号が読み出し命令であった場合の処理を説明する。
【００４６】
論理部１１０は、読み出し命令を受けた場合、メモリ部１００からデータを読み出す前に、以下の様な処理１及び処理２を行うことが好ましい。
【００４７】
（処理１）
メモリ部１００のメモリセルアレイ１０１に書き込まれたデータを読み出す前に、メモリセルアレイ１０１の情報を読み出す。情報としては、過去に発生した不良メモリセルの位置などメモリセルの状態情報が挙げられる。メモリセルの状態情報を読み出すことで、不良メモリセルの位置を調べる。
【００４８】
具体的には、論理部１１０がＡ本の第３の信号線１７５を制御してアクセス対象のメモリセルを選択し、メモリ部１００からｎ本の第２の信号線１７３を介して情報を読み出す。メモリ部１００は、第３の信号線１７５を介して入力された信号により、ｎ個のメモリセルにほぼ同時にアクセスする。そして、メモリ部１００から論理部１１０に、一度にｎ個のメモリセルの状態情報が読み出され、パラレル伝送される。論理部１１０は、一度にｎ個の状態情報を処理できる。そのため、本形態の半導体装置１９０は、１本の信号線を介して情報を読み出す、つまりシリアル伝送でデータを読み出した場合の１／ｎの周波数のクロックを用いて、状態情報を読み出すことができる。具体的には、処理１は、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いることが好ましい。
【００４９】
（処理２）
論理部１１０は、処理１などで読み出されたメモリセルの状態情報により、必要に応じて、アクセス対象のメモリセルの振替処理を行う。振替処理とは、本来指定するアドレスの代わりに、違うメモリセルのアドレスを指定することである。これは、不良メモリセルの発生により、本来アクセス対象であったものとは違うメモリセルにデータが書き込まれている場合があるため行う。処理２は、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いることが好ましい。
【００５０】
以上のような処理（ここでは処理１、処理２）の後、論理部１１０は、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いてｎ個のメモリセルを指定するようアドレス信号を生成する。そして、論理部１１０からメモリ部１００に、Ａ本の第３の信号線１７５を介してアドレス信号を伝送する。メモリ部１００は、第３の信号線１７５を介して入力されたアドレス信号により指定されたｎ個のメモリセルにほぼ同時にアクセスする。そして、ｎ個のメモリセルからほぼ同時にデータを読み出し、ｎ本の第２の信号線１７３を介して、メモリ部１００から論理部１１０にパラレル伝送する。
【００５１】
論理部１１０は、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）のクロックを用い、パラレル／シリアル変換回路１１１でメモリ部１００から読み出したデータをパラレルからシリアルに変換して応答信号を生成する。そして、論理部１１０から回路部１２０に、第７の信号線１８５を介して応答信号を伝送する。
【００５２】
以上のように、本形態では読み出し用信号線としてｎ本の第２の信号線１７３が接続されており、メモリ部１００及び論理部１１０間でｎ個のデータ（状態情報などを含む）をパラレル伝送することができる。そのため、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）よりも遅い周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いて読み出し処理などを行うことができる。このように、論理部１１０に入力された復調信号が読み出し命令であった場合、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックと、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）のクロックと、を適宜使い分けて処理を行うことで、消費電力の低減を図ることができる。
【００５３】
次に、論理部１１０において、入力された復調信号が書き込み命令であった場合の処理を説明する。
【００５４】
論理部１１０は、書き込み命令を受けた場合、メモリ部１００にデータを書き込む前に、以下のような処理１、処理２を行うことが好ましい。
【００５５】
（処理１）
メモリ部１００のメモリセルアレイ１０１にデータを書き込む前に、メモリセルアレイ１０１の情報を読み出す。情報としては、過去に発生した不良メモリセルの位置、アクセス対象のメモリセルが書き換え上限を超えていないかなどが挙げられる。メモリセルの状態情報を読み出すことで、不良メモリセルの位置、アクセス対象のメモリセルへの書き込み可又は書き込み不可を調べる。
【００５６】
具体的には、上述した論理部１１０が読み出し命令を受けた場合と同様の処理１を行う。論理部１１０がＡ本の第３の信号線１７５を制御してアクセス対象のメモリセルを選択し、メモリ部１００からｎ本の第２の信号線１７３を介して情報を読み出す。メモリ部１００は、第３の信号線１７５を介して入力された信号により、ｎ個のメモリセルにほぼ同時にアクセスする。そして、メモリ部１００から論理部１１０に、一度にｎ個のメモリセルの状態情報が読み出され、パラレル伝送される。論理部１１０は、一度にｎ個の状態情報を処理できる。そのため、本形態の半導体装置１９０は、１本の信号線を介して情報を読み出す、つまりシリアル伝送でデータを読み出した場合の１／ｎの周波数のクロックを用いて、状態情報を読み出すことができる。具体的には、処理１は、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いることが好ましい。
【００５７】
（処理２）
処理２についても、上述した論理部１１０が読み出し命令を受けた場合と同様の処理２を行う。論理部１１０は、処理１などで読み出されたメモリセルの状態情報により、必要に応じて、アクセス対象のメモリセルの振替処理を行う。処理２は、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いることが好ましい。
【００５８】
以上のような処理（ここでは処理１、処理２）の後に、論理部１１０は、メモリ素子の特性から適切に決めた周波数Ｍ［Ｈｚ］のクロックを生成する。なお、Ｍは動作上問題なければ、Ｍ＝Ｌα／ｎとしてもよい。一般的に、クロック周波数の種類が少ないほど、半導体装置内部の構成を簡便にできる。論理部１１０は、周波数Ｍ［Ｈｚ］のクロックを用いて、アドレス信号を生成し、メモリ部１００に第３の信号線１７５を介して伝送する。さらに、論理部１１０は、メモリ部１００に第４の信号線１７７（チャージポンプクロック伝送線）を介して書き込み電圧の生成を命令し、第１の信号線１７１を介して書き込みデータを伝送する。
【００５９】
メモリ部１００は、第３の信号線１７５を介して入力されたアドレス信号で指定されたメモリセルに順々にアクセスし、第１の信号線１７１を介してシリアル伝送されたデータをメモリセルに順々に書き込む。以上により、メモリ部１００に書き込み処理を行うことができる。
【００６０】
なお、書き込み処理後、論理部１１０は、アクセス対象であったメモリセルの書き込み状態を調べることが好ましい。アクセス対象のメモリセルに不良があった場合、書き込みデータがメモリセルに正常に格納されていない可能性があるためである。メモリセルの書き込み状態を調べる方法としては、例えば、書き込み処理後（書き込み直後）に対応するメモリセルを読み出し、書き込みデータと比較すればよい。このとき、メモリセルの読み出しは、ｎ本の第２の信号線１７３を用いて行えばよく、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いて行うことが好ましい。
【００６１】
メモリセルに書き込みデータが正常に格納されていない場合は、論理部１１０は再度同一のメモリセルに書き込み処理を行う。または、論理部１１０は、メモリセルの振替処理を行い、違うメモリセルに書き込み処理を行う。または、メモリセルの状態情報として、不良メモリセルの位置情報を所定のメモリセルに書き込んでもよい。所定のメモリセルは、単数でも複数でもよい。書き込み処理は、周波数Ｍ［Ｈｚ］のクロックを用いて行う。Ｍは動作上問題無ければ、Ｍ＝Ｌα／ｎとしてもよい（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）。
【００６２】
論理部１１０は、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）のクロックを用い、メモリ部１００への書き込み状態から応答信号を生成する。そして、論理部１１０から回路部１２０に、第７の信号線１８５を介して応答信号を伝送する。
【００６３】
論理部１１０に入力された復調信号が書き込み命令であった場合、書き込み処理自体に用いるクロックの周波数はＭ［Ｈｚ］である。しかし、書き込み処理に伴うメモリセルの状態情報の取得、書き込み状態の取得などの読み出し処理は、ｎ本の第２の信号線１７３を用いたパラレル伝送により、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）よりも遅い周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックを用いて行うことができ、低消費電力化を図ることができる。このように、周波数Ｍ［Ｈｚ］のクロックと、周波数Ｌα／ｎ［Ｈｚ］（Ｌ／ｎ＜Ｋ、且つＬは任意の整数）のクロックと、周波数Ｋα［Ｈｚ］（Ｋは１以上の整数）のクロックと、を適宜使い分けて書き込み処理及びそれに伴う処理を行うことで、消費電力の削減を図ることができる。
【００６４】
本形態のように、メモリ部及び論理部間に複数の信号線を有し、読み出し用の信号線をｎ本（ｎは２以上の整数）有する半導体装置とすることで、無線通信機能を有する半導体装置の低消費電力化を図ることができる。したがって、ＲＦＩＤタグのような半導体装置に適用すれば、通信距離を拡大することも可能となる。
【００６５】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【００６６】
（実施の形態２）
本形態では、半導体装置が有するメモリ部について説明する。
【００６７】
本形態は、メモリ部を少なくとも有する半導体装置において、メモリ部が複数の伝送方式によりデータを処理する点を特徴の一つとしている。具体的には、書き込み処理と読み出し処理で異なる伝送方式を用い、書き込み処理においてはデータをシリアル伝送し、読み出し処理においてはデータをパラレル伝送する。データをシリアル伝送することで半導体装置の動作の安定性を保ちながら書き込み処理を行い、データをパラレル伝送することでクロックの周波数を遅くして読み出し処理を行う。
【００６８】
なお、書き込み処理において、データを書き込む以外に、メモリセルの状態情報の取得など読み出し処理を行う場合がある。一連の書き込み処理の流れの中にあっても、メモリセルからの読み出しを行う場合は、メモリ部の読み出し処理と同様、パラレル伝送により読み出しを行うものとする。
【００６９】
メモリ部が書き込み処理を行う場合は、メモリセルアレイに書き込みデータをシリアル伝送する。メモリセルアレイにおいて、アクセス対象のメモリセルが順次選択され、書き込みが行われていく。なお、メモリセルアレイに書き込みデータをパラレル伝送とすることは可能であるが、消費電力の観点から好ましくない。
【００７０】
メモリ部が読み出し処理を行う場合は、メモリセルアレイから読み出しデータをパラレル伝送する。メモリセルアレイにおいて、アクセス対象のメモリセルがほぼ同時に選択され、ほぼ同時に読み出しが行われる。
【００７１】
メモリ部のデータ処理は、クロックに同期して行われる。メモリ部の読み出し処理時間を同じとすれば、パラレル伝送でデータを読み出すことにより、シリアル伝送でデータを読み出すよりも、クロックの周波数を遅くすることが可能になる。その結果、消費電力を低減することが可能となる。
【００７２】
また、半導体装置の低消費電力化とともに、動作の安定性を保つためには、本形態のように、処理内容（書き込み処理と読み出し処理）に応じて好適な伝送方式によりデータ処理することが重要である。上述のように、低消費電力化を図るため、読み出し処理はパラレル伝送で行うことが好ましいが、書き込み処理は以下の理由によりシリアル伝送で行うことが好ましい。特に、メモリセルにライトワンス型のメモリ素子（例えばアンチヒューズ）のように短絡させて書き込みを行うメモリ素子を用いる場合は、シリアル伝送でデータを書き込むことが好ましい。
【００７３】
アンチヒューズを用いたメモリセルアレイにおいて、パラレル伝送で書き込み処理を行う場合、選択された複数のアンチヒューズに書き込み電圧を同時に印加すること、選択された複数のアンチヒューズを同時に短絡させることは困難である。そのため、アンチヒューズの短絡には時間差が生じる恐れが高い。メモリセルアレイのうち一つのアンチヒューズが短絡すると、他のアンチヒューズに印加される書き込み電圧が下がるため、書き込み処理の続行が困難になる恐れがある。
【００７４】
また、半導体装置（代表的にはＲＦＩＤタグ）が通信装置（代表的にはリーダ／ライタ）から得られる電力に対して、一つのメモリセルの書き込み処理にかかる電力が相対的に大きい場合において、パラレル伝送で書き込み処理を行う場合、選択された複数のメモリセルに同時に書き込み処理を行うことは困難である。
【００７５】
よって、メモリ部のデータ処理において、書き込み処理はシリアル伝送で行い、読み出し処理はパラレル伝送で行うことが好ましい。このようにすることで、メモリ部を有する半導体装置の動作安定性を保ちつつ、低消費電力化を図ることができる。
【００７６】
次に、本形態に係るメモリ部の構成例について、図２を用いて説明する。
【００７７】
メモリ部１００は、メモリセルアレイ１０１を少なくとも有する。本形態におけるメモリ部１００は、メモリセルアレイ１０１の他に、行アドレスデコーダ１０３、列アドレスデコーダ１０５、ワード線駆動回路１０７、ビット線駆動回路及び読み出し回路１０９（図２ではビット線駆動回路１０９ａ及び読み出し回路１０９ｂから構成される回路１０９）、インターフェース１１３、書き込み用電源生成回路１１５等で構成される。
【００７８】
メモリセルアレイ１０１は、メモリセルが複数配置されて構成される。例えば、複数のワード線と、ワード線と交差して形成された複数のビット線と、ワード線及びビット線に接続された複数のメモリセルとで構成される。メモリセルアレイ１０１は、所望のデータを書き込み、読み出すことができる。メモリセルは、ライトワンスメモリ、又は書き換え可能メモリなどの不揮発性メモリで構成される。ライトワンスメモリとしては、ヒューズ型のメモリ素子、アンチヒューズ型のメモリ素子などを用いることができる。不揮発性メモリとしては、浮遊ゲートを有するトランジスタ、磁性体材料を用いたメモリ素子、相変化型メモリ素子などを用いることができる。
【００７９】
行アドレスデコーダ１０３はワード線の選択を行う。列アドレスデコーダ１０５はビット線の選択を行う。本形態では、行アドレスデコーダ１０３は、ワード線駆動回路１０７を介してワード線の選択を行う。また、列アドレスデコーダ１０５は、ビット線駆動回路及び読み出し回路１０９を介してビット線の選択を行う。
【００８０】
行アドレスデコーダ１０３及び列アドレスデコーダ１０５により、ワード線及びビット線を選択することで、選択したワード線及びビット線に接続されるメモリセルにアクセスすることができる。つまり、アクセス対象のメモリセルに接続されるワード線及びビット線を行アドレスデコーダ１０３及び列アドレスデコーダ１０５により選択することで、所望のメモリセルにアクセスすることができる。
【００８１】
ビット線駆動回路１０９ａ、ワード線駆動回路１０７は、メモリ部１００が書き込み処理を行う場合、行アドレスデコーダ１０３及び列アドレスデコーダ１０５で選択したワード線及びビット線に信号を安定的に伝送する。
【００８２】
ワード線駆動回路１０７は、メモリ部１００が読み出し処理を行う場合、行アドレスデコーダ１０３で選択したワード線の信号を安定的にメモリセルアレイ１０１に伝送する。さらに、読み出し回路１０９ｂは、列アドレスデコーダ１０５で選択したビット線の信号を入力し、選択したメモリセルのデータを読み出して他の回路に伝送する。
【００８３】
ビット線駆動回路及び読み出し回路１０９には、ｎ（ｎは２以上の整数）本の信号線１７３が接続されている。ビット線駆動回路及び読み出し回路１０９に接続されたｎ本の信号線１７３は、メモリ部１００と、他の回路と、を電気的に接続させる。ｎ本の信号線１７３を介してデータが伝送される。
【００８４】
インターフェース１１３は、メモリ部１００と、他の回路と、を電気的に接続し、データの形式を変換するなどして、両者間のデータの伝送を仲介する回路である。図２では、インターフェース１１３に外部から第１の信号線１７１を介して書き込みデータと、第３の信号線１７５を介してアドレスと、第４の信号線１７７を介してチャージポンプクロックと、が入力される例を示している。
【００８５】
書き込み用電源生成回路１１５は、メモリ部１００が書き込み処理を行う場合に用いる。書き込み用電源生成回路１１５は、メモリセルアレイ１０１に書き込み処理を行うために必要な電圧（書き込み電圧）を生成する。書き込み用電源生成回路１１５から、インターフェース１１３を介して、メモリセルアレイ１０１のメモリセルに書き込み電圧が印加される。
【００８６】
本形態に係る特徴の一つは、メモリ部１００が、データを複数の伝送方式により処理する点である。メモリ部１００は、書き込み処理を行う場合はメモリセルアレイ１０１とデータのシリアル伝送を行い、読み出し処理を行う場合はメモリセルアレイ１０１とデータのパラレル伝送を行う。
【００８７】
なお、書き込み処理、読み出し処理において、アクセス対象であるメモリセルのアドレスは、インターフェース１１３に入力されたアドレス信号に基づく。アドレス信号に基づき、行アドレスデコーダ１０３、列アドレスデコーダ１０５により、アクセス対象のメモリセルが選択される。
【００８８】
メモリ部１００が書き込み処理を行う場合は、メモリセルアレイ１０１に書き込みデータをシリアル伝送する。インターフェース１１３を介して入力されたアドレス信号に基づき、行アドレスデコーダ１０３、列アドレスデコーダ１０５によりアクセス対象のメモリセルが選択される。書き込みデータは、ビット線駆動回路及び読み出し回路１０９（ビット線駆動回路１０９ａ）を介して、所望のメモリセルに入力されていく。ここで、書き込み処理の場合はデータがシリアル伝送されるので、アクセス対象のメモリセルが順次選択され、選択されたメモリセルに順次書き込みが行われていく。メモリセルに対する書き込みは、書き込み電圧を順次アクセス対象のメモリセルに印加することで行われる。
【００８９】
具体的には、行アドレスデコーダ１０３及び列アドレスデコーダ１０５により選択されたワード線及びビット線を用いて、順次個々のメモリセルにアクセスして、順次個々のメモリセルにデータを書き込む。順次個々のメモリセルにデータを書き込むことは、データをシリアル伝送で書き込むことに相当する。
【００９０】
メモリ部１００が読み出し処理を行う場合は、メモリセルアレイ１０１から読み出しデータをパラレル伝送する。インターフェース１１３を介して入力されたアドレス信号に基づき、行アドレスデコーダ１０３（又は行アドレスデコーダ１０３及び列アドレスデコーダ１０５）によりアクセス対象のメモリセルが複数選択される。読み出しデータは、ビット線駆動回路及び読み出し回路１０９（読み出し回路１０９ｂ）を介して、所望のメモリセルから読み出されていく。ここで、読み出し処理の場合はパラレル伝送によりデータを読み出すので、アクセス対象である複数のメモリセルが同時に選択され、選択された複数のメモリセルからほぼ同時に読み出しが行われる。
【００９１】
具体的には、行アドレスデコーダ１０３により選択されたワード線を用いて複数のメモリセルにアクセスして、一度に複数のメモリセルよりデータを読み出す。読み出されたデータは、ビット線駆動回路及び読み出し回路１０９に接続されたｎ本の信号線１７３を用いて、パラレル伝送される。メモリ部１００は、ｎ本の信号線１７３を用いて、ｎ本の信号線１７３の本数と同じ個数（ｎ個）のメモリセルにほぼ同時アクセスでき、同じ個数（ｎ個）のメモリセルに記憶されたデータをほぼ同時に読み出すことができる。ｎ本の信号線１７３の本数と同じ個数（ｎ個）のメモリセルに記憶されたデータを同時に読み出すことは、データをパラレル伝送で読み出すことに相当する。
【００９２】
なお、読み出し処理において行アドレスデコーダ１０３により選択されたワード線のみを用いて、選択されたワード線に接続される複数のメモリセルにほぼ同時にアクセスすることができる。または、行アドレスデコーダ１０３によるワード線の選択に加え、列アドレスデコーダ１０５により複数のビット線を選択することで、複数のメモリセルにほぼ同時にアクセスすることができる。
【００９３】
ここで、図３に、データ”１０１０”を読み出す例について示す。
【００９４】
図３（Ａ）はパラレル伝送でデータ”１０１０”を読み出す例であり、本発明の一態様で用いる方式である。一方、図３（Ｂ）はシリアル伝送でデータ”１０１０”を読み出す例である。図３（Ａ）、（Ｂ）を比較して分かるように、データをパラレル伝送で読み出す場合は、データをシリアル伝送で読み出す場合よりも、クロック（ＣＬＫ）を遅く（低周波数化）することができる。したがって、本発明の一態様のように、データをパラレル伝送で読み出す方が、データをシリアル伝送で読み出すよりも、消費電力の低減を図れる。
【００９５】
図３はデータ”１０１０”を読み出す例について示したが、もちろん他のデータを読み出す場合についても、パラレル伝送で読み出す方が、シリアル伝送で読み出すよりも、消費電力の低減を図ることができる。
【００９６】
本形態のように、メモリ部を有する半導体装置において、複数の伝送方式によりデータ処理を行うことで、低消費電力化を図ることができる。また、処理内容に応じた好適な伝送方式によりデータ処理を行う構成としているため、動作の安定性を保つことができる。さらに、半導体装置の低消費電力化、動作の安定性が図られているため、ＲＦＩＤタグのような非接触でデータの送受信を行う半導体装置に適用すれば、通信距離を拡大することが可能となる。
【００９７】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【００９８】
（実施の形態３）
本形態では、無線通信機能を有する半導体装置について説明する。本形態に係る半導体装置は、非接触でデータの送受信を行うことが可能である。本形態に係る半導体装置は、ＲＦＩＤタグとしても機能する。
【００９９】
図４は、本形態に係る半導体装置（ＲＦＩＤタグ）の模式図である。また、半導体装置と通信を行う通信装置も示している。
【０１００】
半導体装置１９０は、メモリ部１００、論理部１１０、整流回路１２５、復調回路１３０、リセット回路１４０、クロック発生回路１５０、変調回路１６０、アンテナ１７０等で構成される。
【０１０１】
メモリ部１００は、上記実施の形態２で示した構成を有する。メモリ部１００は、データを複数の伝送方式により処理し、書き込み処理を行う場合はシリアル伝送、読み出し処理を行う場合はパラレル伝送でデータを処理する。なお、一連の書き込み処理の流れの中にあっても、メモリセルからの読み出しを行う場合は、メモリ部の読み出し処理と同様、パラレル伝送により読み出しを行うものとする。処理内容に応じた好適な伝送方式によりデータ処理を行うことで、低消費電力化を可能とし、動作の安定性を保つことができる。
【０１０２】
論理部１１０は、入力された復調信号をデコードし、通信装置２００より受信したコマンド信号に基づいて所定の処理を行う。必要に応じて、応答信号を変調回路１６０に出力する。所定の処理にはメモリ部１００の制御も含まれる。具体的には処理内容（書き込み処理又は読み出し処理）の制御、デコーダ（例えば図２で示した行アドレスデコーダ１０３、列アドレスデコーダ１０５）の制御、書き込み用電源生成回路（図２の書き込み用電源生成回路１１５）の駆動タイミング制御などを行う。
【０１０３】
整流回路１２５は、アンテナ１７０で受信した交流信号を整流し、電源電圧を作る回路である。復調回路１３０は、アンテナ１７０で受信した交流信号を復調し、論理部１１０へ復調信号を供給する回路である。リセット回路１４０は、アンテナ１７０で受信した交流信号からリセット信号を作り出し、論理部１１０へリセット信号を供給する回路である。
【０１０４】
クロック発生回路１５０は、論理部１１０、メモリ部１００等の動作に必要なクロックを生成し、論理部１１０、メモリ部１００等に伝送する。クロック発生回路１５０は、アンテナ１７０で受信した交流信号の周波数に基づくクロックを生成し、直流バイアス成分を取り除くために、容量などにより構成される。また、必要に応じて、容量の負極（または正極）と、論理部１１０、メモリ部１００等と、の間に分周回路を設けてもよい。
【０１０５】
変調回路１６０は、論理部１１０より出力される応答信号を用いて、変調のかかった交流信号を作り出す回路である。
【０１０６】
半導体装置１９０と、通信装置２００と、の間では、データの送受信（無線通信）が行われる。アンテナ１７０は、通信装置２００が発生した電磁波や電磁界を交流信号に変換する。
【０１０７】
通信装置２００は、半導体装置１９０とデータの送受信（無線通信）を行う装置であり、具体的にはリーダ／ライタ、リーダ、ライタなどが挙げられる。
【０１０８】
半導体装置１９０は、通信装置２００から送信される信号を受信して電力を生成して、動作する。また、通信装置２００から送信される信号を受信して、半導体装置１９０が有するメモリ部１００にデータを書き込む又はメモリ部１００からデータを読み出すことができる。メモリ部１００から読み出したデータは、通信装置２００に出力（送信）することができる。
【０１０９】
本形態においては、メモリ部１００は書き込み処理を行う場合はシリアル伝送でデータを処理し、読み出し処理を行う場合はパラレル伝送でデータを処理する。
【０１１０】
例えば、通信装置２００から送信される信号を、半導体装置１９０のアンテナ１７０で受信する。アンテナ１７０は、受信した信号（交流信号）を整流回路１２５、復調回路１３０、リセット回路１４０、クロック発生回路１５０に伝送する。整流回路１２５は、交流信号を整流して電源電圧を生成し、論理部１１０へ供給する。復調回路１３０は、交流信号を復調し、復調信号を論理部１１０へ伝送する。リセット回路１４０は、交流信号からリセット信号を生成し、論理部１１０へ伝送する。クロック発生回路１５０は、交流信号からクロックを生成し、論理部１１０へ伝送する。変調回路１６０は、論理部１１０から伝送された応答信号を用いて変調のかかった交流信号を生成する。
【０１１１】
論理部１１０は、通信装置２００から送信された信号が書き込み信号である場合、アドレス信号（ＡＤＤＲ）、書き込み信号（ＷＥＢ）及び昇圧クロック（ＣＰ＿ＣＬＫ）を含むコマンド信号をメモリ部１００へ伝送する。
【０１１２】
メモリ部１００は、伝送された信号に基づき書き込み処理を行う。メモリ部１００における具体的な書き込み処理は、上記実施の形態１の説明に準じ、データはシリアル伝送で書き込まれる。メモリ部１００では個々のメモリセルに順次アクセスされ、順次書き込みが行われていく。
【０１１３】
論理部１１０は、通信装置２００から送信された信号が読み出し信号である場合、アドレス信号（ＡＤＤＲ）、読み出し信号（ＲＥＢ）を含むコマンド信号をメモリ部１００へ伝送する。
【０１１４】
メモリ部１００は、伝送された信号に基づき読み出し処理を行う。メモリ部１００における具体的な読み出し処理は、上記実施の形態１の説明に準じ、データはパラレル伝送で読み出される。メモリ部１００ではｎ個（ｎは２以上の整数）のメモリセルにほぼ同時にアクセスされ、ｎ個のメモリセルからほぼ同時に読み出しが行われる。
【０１１５】
なお、メモリ部１００と論理部１１０はｎ本の信号線で電気的に接続し、ｎ本の信号線を介して、ｎ個のメモリセルから読み出しを行うことができる。これは、データをパラレル伝送で読み出すことに相当する。
【０１１６】
メモリ部１００から読み出されたデータは、論理部１１０から応答信号として変調回路１６０へ伝送される。変調回路１６０は、受信した応答信号を用いて変調のかかった交流信号を生成し、アンテナ１７０から通信装置２００へ信号（メモリ部から読み出されたデータ）を送信する。
【０１１７】
メモリ部１００のデータ処理を複数の伝送方式により行うことで、メモリ部１００の入出力データ処理に伴う論理部１１０の消費電力を低減することができ、半導体装置１９０全体の消費電力低減を図ることができる。その結果、半導体装置１９０の最低動作電力を下げることができ、半導体装置１９０と通信装置２００との通信距離を拡大させることが可能となる。
【０１１８】
具体的には、メモリ部１００の読み出し処理をパラレル伝送で行うことで、論理部のクロックの周波数を下げることができ、半導体装置１９０の消費電力を低減することができる。
【０１１９】
また、メモリ部１００のデータ処理を複数の伝送方式により行い、具体的には処理内容に応じた好適な伝送方式により行うことで、半導体装置１９０の動作の安定性を保つことができる。具体的には、メモリ部１００の書き込み処理をシリアル伝送で行うことで半導体装置１９０の動作の安定性を保つことができる。
【０１２０】
また、半導体装置１９０に電池を搭載する場合でも、本形態のように消費電力を低減できることで、電池寿命を伸ばすことができる。よって、半導体装置に搭載する電池の交換回数を減らすことができる。または、半導体装置に搭載する電池を小型化することも可能となる。
【０１２１】
また、図５に、図４と異なる構成の半導体装置４９０を示す。半導体装置４９０は、メモリ部１００、論理部１１０、整流回路１２５、復調回路１３０、リセット回路１４０、変調回路１６０、アンテナ１７０に加え、リミッタ回路４８０、レギュレータ回路４３２、クロック発生回路４３４を有する。
【０１２２】
リミッタ回路４８０は、アンテナ１７０で受信した信号により生成する電力（内部生成電圧）が大きくなる場合、所定の電力以上は他の回路に供給されないよう制御するための回路である。リミッタ回路４８０を有することで、通信距離が近すぎるなどによる過剰な電力の生成などで他の回路が破損することを防ぐことができる。
【０１２３】
レギュレータ回路４３２は、整流回路１２５で作られる電源電圧が大きくなる場合、所定の電圧以上は他の回路に供給されないよう制御するための回路である。また、レギュレータ回路４３２は、整流回路１２５で作られた電源電圧に存在する揺れ（電源電圧の平均値に対する振幅変化量）を、縮小して論理部１１０へ定電圧を供給する。
【０１２４】
クロック発生回路４３４は、クロックを生成する回路である。レギュレータ回路４３２で作られた定電圧に基づき、論理部１１０、メモリ部１００等の動作に必要なクロックを生成して、論理部１１０、メモリ部１００等へ伝送する。クロック発生回路４３４はＶＣＯ（ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）などにより構成される。
【０１２５】
図５に示す半導体装置４９０においても、メモリ部１００のデータ処理を複数の伝送方式により行うことで、メモリ部１００のデータ処理に伴う論理部１１０の消費電力を低減することができ、半導体装置４９０全体の消費電力低減を図ることができる。その結果、半導体装置４９０の最低動作電力を下げることができ、半導体装置４９０と通信装置２００との通信距離を拡大させることが可能となる。また、リミッタ回路、レギュレータ回路、クロック発生回路などを設けることで、ＲＦＩＤタグとして機能する半導体装置の動作安定性を高めることができる。
【０１２６】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１２７】
（実施の形態４）
本形態では、メモリ部を構成するメモリ素子としてアンチヒューズを用いた、無線通信機能を有する半導体装置（ＲＦＩＤタグ）について説明する。
【０１２８】
図６（Ａ）に示す半導体装置は、同一基板上にメモリ部１１００と、その他の回路部１２００が設けられた構成を示す。その他の回路部１２００とは、例えば論理部、分周回路、クロック発生回路、入出力回路、電源回路などである。また、ここでは図示しないが、無線通信機能を有する半導体装置とする場合は、アンテナが設けられる。なお、メモリ部１１００及びその他の回路部１２００と同一基板上にアンテナを設けることもできる。
【０１２９】
メモリ部１１００は、メモリ素子１１１０、トランジスタ１１３０が設けられている。本形態では、メモリ素子１１１０としてアンチヒューズを有する例を示す。その他の回路部１２００には、トランジスタ１２１０が設けられている。なお、図６（Ａ）では、便宜上、メモリ部１１００に１つのトランジスタ、１つのアンチヒューズの断面図を示しているが、数は限定されない。同様に、便宜上、その他の回路部１２００に１つのトランジスタの断面図を示しているが、数は限定されない。
【０１３０】
図６（Ｂ）に示す断面図は、図６（Ａ）に示す半導体装置の作製途中の工程図である。以下、図６（Ａ）、図６（Ｂ）を用いて、本形態に係る半導体装置の作製方法について説明する。
【０１３１】
まず、支持基板１５００上に絶縁層１５０２、剥離層１５０４、絶縁層１５０６、絶縁層１５０８を順に積層して形成する。
【０１３２】
支持基板１５００としては、ガラス基板、石英基板などの絶縁表面を有する基板を適用する。
【０１３３】
剥離層１５０４としては、厚さ５０ｎｍ〜２００ｎｍ（例えば５０ｎｍ）のタングステン層を形成する。また、剥離層１５０４としては、上述のタングステン層に加え、モリブデン層やチタン層などの金属層、又はこれらの金属層とこれらの金属酸化物（例えば酸化タングステンなど）層或いは金属窒化物（例えば窒化タングステンなど）層との積層構造、アモルファスシリコン層などを適用することができる。絶縁層１５０２、絶縁層１５０６、絶縁層１５０８としては、酸化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、窒化シリコン層、またはこれらの積層膜を形成する。例えば、絶縁層１５０２として酸化窒化シリコン層を形成し、絶縁層１５０６として酸化窒化シリコン層を形成し、絶縁層１５０８として窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層及び酸化窒化シリコン層の積層膜を形成する。
【０１３４】
剥離層１５０４としてタングステン層などの金属層を形成し、絶縁層１５０６として酸化シリコン層や酸化窒化シリコン層などの酸化層を形成した場合は、金属層と酸化層との間に、剥離層として適用した金属の金属酸化物を含む層が形成される場合がある。同様に、絶縁層１５０６として窒化シリコン層や窒化酸化シリコン層などの窒化層を形成した場合は、金属層と窒化層との間に、剥離層として適用した金属の金属窒化物を含む層が形成される場合がある。
【０１３５】
次に、絶縁層１５０８上に半導体層１２１７、半導体層１１３７を形成する。半導体層１２１７、半導体層１１３７は、ＣＶＤ法やスパッタリング法によって全面に形成したアモルファスシリコン層を結晶化してポリシリコン層を得た後、ポリシリコン層を選択的にエッチングすることによって形成することができる。アモルファスシリコン層の結晶化方法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる結晶化法、又はこれらの方法を組み合わせた方法などを適用することができる。なお、半導体層１２１７、半導体層１１３７としては微結晶シリコンや単結晶シリコンを適用してもよい。また、後に完成する薄膜トランジスタのしきい値電圧を制御するため、半導体層１２１７、半導体層１１３７に対して微量の不純物元素（ｎ型を付与する不純物元素又はｐ型を付与する不純物元素）を添加してもよい。なお、半導体層１２１７、半導体層１１３７は、後に形成される薄膜トランジスタのチャネル形成領域を形成する。駆動回路の高速駆動を実現するために、薄膜トランジスタのチャネル形成領域を形成する半導体層は、結晶構造を有する半導体層を用いることが好ましい。駆動回路の高速駆動を実現することで、メモリの高速読み出しを実現できる。
【０１３６】
次に、半導体層１２１７、半導体層１１３７上にゲート絶縁層１５１０を形成する。ゲート絶縁層１５１０は、ＣＶＤ法やスパッタリング法により、厚さ１ｎｍ〜２００ｎｍ（例えば１０ｎｍ）の酸化シリコン層又は酸化窒化シリコン層を形成する。また、ゲート絶縁層１５１０は、半導体層１２１７、半導体層１１３７に対して、マイクロ波により励起されたプラズマを用いた表面酸化処理或いは表面窒化処理を行って形成することもできる。さらに、半導体層１２１７、半導体層１１３７上に絶縁層を形成した後、当該絶縁層に対して表面酸化処理又は表面窒化処理を行ってゲート絶縁層１５１０を形成してもよい。
【０１３７】
次に、ゲート絶縁層１５１０を介して半導体層１２１７と重なるゲート電極１２２１、半導体層１１３７と重なるゲート電極１１４１を形成する。また、アンチヒューズの一方の電極として機能する第１の電極１１１１を、ゲート電極１２２１及びゲート電極１１４１と、同一工程で同一層を加工して形成する。ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物を用いて形成する。具体的には、上述の材料を用いてスパッタリング法により導電層を形成した後、該導電層を所望の形状に加工して形成すればよい。このとき、薄膜トランジスタのゲート電極に適した特性と、アンチヒューズの電極に適した特性と、の両方を兼ね備えた材料を選択するのが好ましい。本形態では、ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１として、上層がタングステン層、下層が窒化タンタル層である積層構造を形成する。
【０１３８】
次に、半導体層１２１７、半導体層１１３７に対して不純物元素を添加する。ここでは、半導体層１２１７、半導体層１１３７に対して、異なる導電型を付与する不純物元素を添加するものとする。具体的には半導体層１２１７に対してｐ型を付与する不純物元素を添加し、半導体層１１３７に対してｎ型を付与する不純物元素を添加するものとする。
【０１３９】
ｎ型を付与する不純物元素としては、リン（Ｐ）又はヒ素（Ａｓ）などを用いる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）又はガリウム（Ｇａ）などを用いる。また、不純物元素は、イオン注入法若しくはイオンドープ法を用いて添加すればよい。
【０１４０】
半導体層１２１７、半導体層１１３７にｎ型を付与する不純物元素を添加する。ここでは、低濃度不純物領域（ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域ともいわれる）を形成するため、ソース領域又はドレイン領域を形成するよりも低濃度の不純物元素を添加する。ゲート電極１２２１、ゲート電極１１４１がマスクとなり、半導体層１２１７、半導体層１１３７それぞれに、自己整合的に一対の低濃度不純物領域と、一対の低濃度不純物領域の間に挟まれたチャネル形成領域１２１１、チャネル形成領域１１３１が形成される。ここで形成されるｎ型の不純物元素が添加された低濃度不純物領域はｎ−領域とも記す。
【０１４１】
半導体層１１３７にｎ型を付与する不純物元素を添加する。半導体層１１３７には、一対の高濃度不純物領域１１３５、一対の低濃度不純物領域１１３３、チャネル形成領域１１３１を形成する。半導体層１１３７では、高濃度不純物領域１１３５はソース領域又はドレイン領域として機能する。
【０１４２】
具体的には、半導体層１２１７に不純物元素が添加されないようにレジストマスクを形成する。また、半導体層１１３７の一部に不純物元素が添加されないようにレジストマスクを形成する。例えば、半導体層１１３７に低濃度不純物領域が残存するよう、且つソース領域又はドレイン領域となる部分には不純物元素が添加されるように、レジストマスクを形成する。レジストマスクは、不要となった後は適宜除去する。
【０１４３】
半導体層１２１７にｐ型を付与する不純物元素を添加する。ここでは、低濃度不純物領域（ｐ−領域とも記す）を形成するため、ソース領域又はドレイン領域を形成するよりも低濃度の不純物元素を添加する。ゲート電極１２２１がマスクとなって、自己整合的に一対の低濃度不純物領域が形成される。なお、半導体層１１３７に不純物元素が添加されないようにレジストマスクを形成しておく。レジストマスクは、不要となった後は適宜除去する。
【０１４４】
半導体層１２１７にｐ型を付与する不純物元素を添加する。半導体層１２１７には、一対の高濃度不純物領域１２１５、一対の低濃度不純物領域１２１３、チャネル形成領域１２１１を形成する。
【０１４５】
具体的には、半導体層１１３７に不純物元素が添加されないようにレジストマスクを形成する。また、半導体層１２１７の一部に不純物元素が添加されないようにレジストマスクを形成する。例えば、半導体層１２１７に低濃度不純物領域が残存するよう、且つソース領域又はドレイン領域となる部分には不純物元素が添加されるように、レジストマスクを形成する。レジストマスクは、不要となった後は適宜除去する。
【０１４６】
ここではｎ型を付与する不純物元素を先に添加する例について説明したが、不純物元素の添加順序は特に限定されない。また、低濃度不純物領域（ＬＤＤ領域）は形成しなくともよい。
【０１４７】
また、ここではＬＤＤ領域として機能する低濃度不純物領域を形成する例を示している。低濃度不純物領域を形成することで、ドレイン領域近傍の電界を緩和してホットキャリア注入による劣化を防ぐことができる。なお、低濃度不純物領域は形成しなくともよい。また、レジストマスクではなく、ゲート電極の側面にサイドウォール絶縁層を形成し、サイドウォール絶縁層をマスクとして用いて低濃度不純物領域を形成してもよい。
【０１４８】
次に、ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１を覆う絶縁層１５１２、絶縁層１５１４、絶縁層１５１６を形成する。絶縁層１５１２、絶縁層１５１４、絶縁層１５１６は、スパッタリング法やＣＶＤ法などにより、酸化シリコン、窒化シリコン、酸化窒化シリコン、又は窒化酸化シリコンなどの無機絶縁材料を用いて形成する。なお、絶縁層１５１２、絶縁層１５１４、絶縁層１５１６は、単層構造でもよいし、積層構造としてもよい。また、絶縁層１５１２、絶縁層１５１４、絶縁層１５１６は、隣接するアンチヒューズ同士を絶縁する隔壁としても機能する。
【０１４９】
また、絶縁層１５１２、絶縁層１５１４、絶縁層１５１６は、塗布法で形成できる耐熱性の高いシロキサン樹脂を用いて形成することもできる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基として、有機基（例えばアルキル基、アリール基）やフルオロ基を用いても良い。有機基は、フルオロ基を有していても良い。
【０１５０】
また、絶縁層１５１２、絶縁層１５１４として酸化窒化シリコン層を積層して形成した後、熱処理を行うことで、半導体層１２１７、半導体層１１３７に添加した不純物元素の活性化、半導体層１２１７、半導体層１１３７の水素化を行うこともできる。不純物元素の活性化や半導体層の水素化は、レーザビームの照射、ファーネスアニール炉やＲＴＡを用いた熱処理などにより行う。したがって、ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１は、不純物元素の活性化や半導体層の水素化のための熱処理温度に耐えうる材料を用いる。なお、本形態では上層がタングステン層、下層が窒化タンタル層である積層構造を用いてゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１を形成している。タングステン、窒化タンタルは高融点金属であり、活性化や水素化のための処理温度に十分耐えることができる。
【０１５１】
絶縁層１５１６、絶縁層１５１４、絶縁層１５１２、ゲート絶縁層１５１０を選択的にエッチングして、開口を形成する。エッチングの際は、開口を形成しない場所をレジストマスクで覆っておけばよい。また、エッチングは、ドライエッチング法若しくはウェットエッチング法を適用すればよく、またはこれらのエッチング法を組み合わせて行えばよい。エッチング後、不要となったレジストマスクは除去する。ここでは、半導体層１２１７に形成された高濃度不純物領域１２１５に達する開口と、半導体層１１３７に形成された高濃度不純物領域１１３５に達する開口と、第１の電極１１１１に達する開口を形成する。第１の電極１１１１に達する開口としては、後にアンチヒューズの抵抗材料層１１１３と第２の電極を形成する第１の開口と、第１の電極１１１１と電気的に接続する配線を形成する第２の開口と、を形成する。また、ゲート電極１２２１、ゲート電極１１４１に達する開口も形成する。このエッチング工程で形成する第１の電極１１１１に達する第１の開口のサイズは、開口底面の直径を約１μｍ〜約６μｍとする。ただし、第１の開口の直径が大きいほど消費電流が増大するため、第１の開口は小さいほうが好ましい。なお、開口のサイズは直径で示しているが、開口の上面形状は円形に限定されず、楕円、矩形でもよい。
【０１５２】
なお、半導体層に達する開口と、ゲート電極に達する開口と、第１の電極に達する開口と、は、適宜エッチング条件を調節することで、１回のエッチングで形成することができる。
【０１５３】
次に、第１の電極１１１１に達する第１の開口を覆うように抵抗材料層１１１３を形成する。ここでは、抵抗材料層１１１３として、下層が酸化窒化シリコン層、上層がアモルファスシリコン層である積層構造を形成する。酸化窒化シリコン層は、ＣＶＤ法やスパッタリング法により、厚さ１ｎｍ乃至２０ｎｍ、好ましくは１ｎｍ乃至１５ｎｍで形成する。また、アモルファスシリコン層は、ＣＶＤ法やスパッタリング法により、厚さ１ｎｍ乃至２００ｎｍ、好ましくは５ｎｍ乃至１００ｎｍで形成する。例えば、厚さ６ｎｍの酸化窒化シリコン層、厚さ１５ｎｍのアモルファスシリコン層で抵抗材料層１１１３を形成する。抵抗材料層１１１３としては、電気信号を与えることにより高抵抗状態から低抵抗状態へと変化する層を形成すればよく、単層構造としても積層構造としてもよい。上述のＣＶＤ法やスパッタリング法により抵抗材料層を形成した後、第１の開口を覆うように選択的にエッチングをして加工して形成すればよい。
【０１５４】
基板全面にスパッタリング法により導電層を形成した後、導電層を選択的にエッチングして、一対の導電層１２２３、導電層１２２５、一対の導電層１１４３、導電層１１４５を形成する。
【０１５５】
一対の導電層１２２３は、トランジスタ１２１０のソース電極又はドレイン電極として機能する。導電層１２２５は、トランジスタ１２１０のゲート電極１２２１の引き出し配線として機能する。一対の導電層１１４３は、トランジスタ１１３０のソース電極又はドレイン電極として機能する。導電層１１４５は、トランジスタ１１３０のゲート電極１１４１の引き出し配線として機能する。
【０１５６】
また、メモリ素子１１１０として形成するアンチヒューズの他方の電極として機能する第２の電極１１１５と、第１の電極１１１１と電気的に接続する第３の電極１１１７と、を導電層１２２３などと同一工程で同一層を加工して形成する。第３の電極１１１７は、第１の電極１１１１と電気的に接続させて配線を引き回す（引き出し配線）ことができる。
【０１５７】
なお、ここでは一対の導電層１１４３の一方と第２の電極１１１５は連続した導電層である例を示している。第２の電極１１１５により、メモリ素子１１１０であるアンチヒューズと、トランジスタ１１３０と、が電気的に接続される。
【０１５８】
導電層１２２３、導電層１２２５、導電層１１４３、導電層１１４５、第２の電極１１１５、第３の電極１１１７を形成する導電層は、上述のゲート電極を形成する材料から適宜選択することができる。
【０１５９】
例えば、厚さ５０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）のチタン層と、厚さ１００ｎｍ〜４００ｎｍ（例えば３００ｎｍ）のアルミニウム層と、厚さ５０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）のチタン層と、が順に積層された３層構造を形成して、導電層１２２３、第２の電極１１１５などの導電層や電極を形成する。導電層１２２３、第２の電極１１１５などの導電層や電極において、表層をチタン層で形成することで、他の層との接触抵抗を低くすることができる。また、導電層１２２３、第２の電極１１１５などの導電層や電極において、アルミニウム層を用いることで、配線抵抗を低くすることができる。
【０１６０】
以上により、メモリ部１１００にメモリ素子１１１０、トランジスタ１１３０が形成される。また、その他の回路部１２００にトランジスタ１２１０が形成される。なお、その他、抵抗やコンデンサなどを適宜形成することができる。
【０１６１】
メモリ部１１００には、メモリ素子１１１０としてアンチヒューズが形成される。アンチヒューズは、トランジスタのゲート電極と同一工程で形成される第１の電極１１１１と、トランジスタのソース電極又はドレイン電極として機能する導電層と同一工程で形成される第２の電極１１１５と、からなる一対の電極間に、抵抗材料層１１１３として酸化窒化シリコン層とアモルファスシリコン層との積層構造が挟持されている。
【０１６２】
導電層１２２３などが設けられた絶縁層１５１６上面に、絶縁層１５２０、絶縁層１５２２、絶縁層１５２４を形成する。絶縁層１５２０、絶縁層１５２２、絶縁層１５２４は、無機絶縁材料、有機絶縁材料、又はこれらの材料を組み合わせて単層又は積層して形成すればよい。好ましくは、導電層１２２３などが設けられた絶縁層１５１６上面から、パッシベーション膜として機能する無機絶縁層と、平坦化膜として機能する有機絶縁層を順に積層して形成する。例えば、無機絶縁材料を用いて絶縁層１５２０を形成し、有機絶縁材料を用いて絶縁層１５２２、絶縁層１５２４を形成する。無機絶縁層と有機絶縁層の積層構造とすることで、素子側に水分が浸透することを防ぎつつ、平坦化も十分行うことができる。
【０１６３】
剥離層１５０４の界面（剥離層１５０４と絶縁層１５０２との界面、若しくは剥離層１５０４と絶縁層１５０６との界面）、又は剥離層１５０４の層内で剥離を行う。剥離層１５０４における剥離により、支持基板１５００から剥離層１５０４上の素子層１６００を分離する。
【０１６４】
ここで、素子層１６００の剥離方法について、以下に列挙する。（１）支持基板１５００と素子層１６００との間に剥離層１５０４として金属層と金属酸化物（或いは金属窒化物）を含む層の積層構造を設け、当該金属酸化物を含む層を結晶化させることで脆弱化して、素子層１６００を支持基板１５００から物理的に剥離する方法、（２）支持基板１５００と素子層１６００との間に剥離層１５０４として金属層と金属酸化物（或いは金属窒化物）を含む層の積層構造を設け、当該金属酸化物を含む層を結晶化させることで脆弱化し、剥離層１５０４の一部を液体のエッチャントやＮＦ３、あるいはＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによりエッチング除去した後、素子層１６００を支持基板１５００から物理的に剥離する方法、（３）支持基板１５００と素子層１６００との間に、水素を含むアモルファスシリコンにより剥離層１５０４を形成し、当該剥離層１５０４にレーザビームを照射して水素ガスを放出させることで、素子層１６００から支持基板１５００を剥離する方法、（４）支持基板１５００と素子層１６００との間にアモルファスシリコンを用いて剥離層１５０４を形成し、当該剥離層１５０４を溶液やフッ化ハロゲンガスによりエッチング除去して剥離する方法、（５）素子層１６００が形成された支持基板１５００を機械的に削る、又は支持基板１５００を溶液やフッ化ハロゲンガスによりエッチング除去して剥離する方法、（６）素子層１６００において薄膜トランジスタ、アンチヒューズ、アンテナなどが形成されていない場所に、レーザビームを照射して剥離層１５０４に達する開口を形成した後、該開口をきっかけとして素子層１６００を支持基板１５００から物理的に剥離する方法、（７）素子層１６００において薄膜トランジスタ、アンチヒューズ、アンテナなどが形成されていない場所に、レーザビームを照射して剥離層１５０４に達する開口を形成した後、該開口に水を流し込み素子層１６００を支持基板１５００から物理的に剥離する方法などが挙げられる。上述の剥離方法（１）、（２）について、金属酸化物層又は金属窒化物層としては、剥離層として形成した金属層上に絶縁層を形成する際に形成された金属酸化物層又は金属窒化物層を適用することができる。また、剥離方法（６）について、剥離層１５０４に達する開口を形成した後、該開口を通して剥離層１５０４の一部を溶液やフッ化化合物ガスによりエッチング除去してから物理的に剥離してもよい。
【０１６５】
図６（Ａ）に示すように、第１の基板１３００及び第２の基板１３４０により素子層１６００を封止する。第１の基板１３００及び第２の基板１３４０としては可撓性を有する基板を用いることが好ましく、プラスチックフィルム、紙、薄いセラミック、又は炭素繊維やガラス繊維の織物に樹脂を染みこませたシート（プリプレグともいわれる）などを用いることができる。第１の基板１３００及び第２の基板１３４０は、エポキシ樹脂などの接着層を用いて接着することができる。素子層１６００を封止する第１の基板１３００及び第２の基板１３４０として可撓性を有する材料を用いることで、得られる半導体装置をＲＦＩＤタグとして、物品の曲面などに貼り付けることも可能となる。
【０１６６】
また、素子層１６００を剥離、封止する順序は、（１）支持基板１５００から素子層１６００を剥離した後、素子層１６００の剥離面と逆側の面に第２の基板１３４０、素子層１６００の剥離面（支持基板１５００を剥離した面）側に第１の基板１３００を貼り合わせる、（２）素子層１６００の剥離層１５０４が設けられた側と逆側の面に第２の基板１３４０を固定した後、支持基板１５００から素子層１６００を剥離し、素子層１６００の剥離面に第１の基板１３００を貼り合わせる、（３）アンテナを形成する前に、剥離層上からアンテナを形成する前までの層までを支持基板１５００から剥離した後、アンテナを形成し、第１の基板１３００、第２の基板１３４０を貼り合わせる、などが挙げられ、実施者が適宜変更することが可能である。
【０１６７】
以上により、ＲＦＩＤタグとして機能する半導体装置を作製することができる。また、剥離層を用いて、支持基板から他の基板へ貼り合わせる方法を用いることで、薄く、軽く、落下しても壊れにくいＲＦＩＤタグを作製することができる。また、フレキシブルで、曲面などに貼り付けることが可能なＲＦＩＤタグを作製することができる。
【０１６８】
なお、半導体装置（ＲＦＩＤタグ）には、適宜アンテナを設ける。本形態に係る半導体装置に適用できるアンテナ形状は特に限定されない。
【０１６９】
例えば、図７（Ａ）に示すように回路部１７００ａの周りに一面のアンテナ１８００ａを配した構造を取っても良い。また、図７（Ｂ）に示すように、細いアンテナ１８００ｂが回路部１７００ｂの周囲を囲うように配した構造をとってもよい。また、図７（Ｃ）に示すように回路部１７００ｃに対して、高周波数の電磁波を受信するためのアンテナ１８００ｃのような形状をとってもよい。また、図７（Ｄ）に示すよう回路部１７００ｄに対して１８０度無指向性（どの方向からでも同じく受信可能）なアンテナ１８００ｄのような形状をとってもよい。また、図７（Ｅ）に示すように、回路部１７００ｅに対して、棒状に長く伸ばしたアンテナ１８００ｅのような形状をとってもよい。なお、回路部１７００ａ〜回路部１７００ｅは、図６（Ａ）に示すその他の回路部１２００及びメモリ部１１００を含む。また、図４、図５に示すアンテナ部以外の各種回路を含んだ回路部に相当する。
【０１７０】
また、本形態に係る半導体装置に適用できる電力の供給方式は、電磁結合方式、電磁誘導方式、電波方式等を用いることができる。電力の供給方式は、実施者が適宜使用用途を考慮して選択すればよく、電力の供給方式に伴って最適な長さや形状のアンテナを設ければよい。
【０１７１】
例えば、電力の供給方式として、電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、アンテナとして、輪状又はらせん状に形成した導電層（例えば、コイル、スパイラルアンテナ、ループアンテナ）を用いることができる。アンテナは、外部アンテナを接続してもよいし、回路部を形成する基板上に直接形成することも可能である。特に、回路部を形成する基板上に直接形成することで、アンテナ端子と回路部との接合部において高い信頼性が得られ、丈夫なタグを作製することができる。
【０１７２】
また、本形態に係るＲＦＩＤタグは、メモリ部において複数の伝送方式によりデータ処理をすることで、低消費電力化が図られている。そのため、電磁結合方式又は電磁誘導方式のアンテナサイズの縮小を図ることができ、ＲＦＩＤタグの小型化、小型軽量化、低コスト化を図ることができる。
【０１７３】
電力の供給方式として電波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯）を適用する場合には、アンテナとして、線状（例えば、ダイポールアンテナ）や平坦な形状（例えば、パッチアンテナ）に形成した導電層を用いることができる。導電層の形状は、線状に限られず、曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。アンテナサイズが大きい場合は外部アンテナを接続するが、回路部を形成する基板上に直接形成することも可能である。
【０１７４】
アンテナ形状や長さは電磁波の波長を考慮して適宜設定すればよい。例えば、周波数が２．４５ＧＨｚの場合、半波長ダイポールアンテナを設けるなら約６０ｍｍ（１／２波長）、モノポールアンテナを設けるなら約３０ｍｍ（１／４波長）とすれば良い。
【０１７５】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０１７６】
（実施の形態５）
本形態では、上記実施の形態３と異なる無線通信機能を有する半導体装置の作製方法について説明する。なお、図６と同じ要素及び共通する機能を持つ要素には同じ符号を付けて説明し、重複する説明は省略、簡略化して行う。以下、図９及び図１０を用いて、同一基板上にメモリ部１１００と、その他の回路部１２００を設ける構成の半導体装置の作製方法について示す。
【０１７７】
図９（Ａ）に示すように、支持基板１５００上に剥離層１５０４、絶縁層１５０８を順に積層して形成する。なお、支持基板１５００と剥離層１５０４との間、剥離層１５０４と絶縁層１５０８の間には、適宜絶縁層などを設けることができる。
【０１７８】
絶縁層１５０８上に、半導体層１２１７、半導体層１１３７を形成する。半導体層１２１７、半導体層１１３７上にゲート絶縁層１５１０を形成する。
【０１７９】
ゲート絶縁層を介して半導体層１２１７と重なるゲート電極１２２１、半導体層１１３７と重なるゲート電極１１４１を形成する。また、アンチヒューズの一方の電極として機能する第１の電極１１１１を、ゲート電極１２２１及びゲート電極１１４１と、同一工程で同一層を加工して形成する。
【０１８０】
半導体層１２１７、半導体層１１３７に対して不純物元素を添加する。半導体層１２１７、半導体層１１３７に対して異なる不純物元素を添加するものとする。本形態では、半導体層１２１７に対してｎ型を付与する不純物元素を添加し、半導体層１１３７に対してｐ型を付与する不純物元素を添加するものとする。
【０１８１】
半導体層１２１７にｎ型を付与する不純物元素を添加する。ここでは、低濃度不純物領域を形成するための不純物元素を添加する。ゲート電極１２２１がマスクとなり、半導体層１２１７に、自己整合的に一対の低濃度不純物領域と、一対の低濃度不純物領域の間に挟まれたチャネル形成領域１９１１が形成される。なお、半導体層１１３７に不純物元素が添加されないようにレジストマスクを形成しておく。レジストマスクは、不要となった後は適宜除去する。
【０１８２】
次に、半導体層１１３７にｐ型を付与する不純物元素を添加する。ここでは、ソース領域又はドレイン領域を形成するための不純物元素を添加する。ゲート電極１１４１がマスクとなり、半導体層１１３７に、自己整合的に一対の高濃度不純物領域１８３５と、一対の高濃度不純物領域１８３５の間に挟まれたチャネル形成領域１８３１が形成される。なお、半導体層１２１７に不純物元素が添加されないようにレジストマスクを形成しておく。レジストマスクは、不要となった後は適宜除去する。
【０１８３】
次に、ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１の側面に、それぞれ、サイドウォール絶縁層１２２２、サイドウォール絶縁層１１４２、サイドウォール絶縁層１１１２を形成する。
【０１８４】
サイドウォール絶縁層１２２２、サイドウォール絶縁層１１４２、サイドウォール絶縁層１１１２の作製方法の一例を説明する。ゲート絶縁層１５１０、ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１上を覆うように、絶縁層を形成する。例えば、プラズマＣＶＤ法やスパッタリング法等により、無機絶縁材料、有機絶縁材料などを用いて、単層膜又は積層膜により絶縁層を形成する。次に、垂直方向を主体とした異方性エッチングにより絶縁層を選択的にエッチングすることで、ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１の側面に接する絶縁層（サイドウォール絶縁層１２２２、サイドウォール絶縁層１１４２、サイドウォール絶縁層１１１２）を形成する。なお、サイドウォール絶縁層１２２２、サイドウォール絶縁層１１４２、サイドウォール絶縁層１１１２の形成と同時に、ゲート絶縁層１５１０の一部はエッチングすることもできる。図９（Ａ）では、サイドウォール絶縁層１２２２、サイドウォール絶縁層１１４２、サイドウォール絶縁層１１１２の側面と揃うようにゲート絶縁層１５１０がエッチングされた例を示している。ゲート絶縁層１５１０は、ゲート電極１２２１及びサイドウォール絶縁層１２２２の下方、ゲート電極１１４１及びサイドウォール絶縁層１１４２の下方、第１の電極１１１１及びサイドウォール絶縁層１１１２の下方に残存している。
【０１８５】
次に、半導体層１２１７に、ｎ型を付与する不純物元素を添加する。ここでは、ソース領域又はドレイン領域を形成するための不純物元素を添加する。ゲート電極１２２１及びサイドウォール絶縁層１２２２がマスクとなり、半導体層１２１７には、自己整合的に、一対の高濃度不純物領域１９１５、一対の低濃度不純物領域１９１３が形成される。ゲート絶縁層１５１０を間に介して、サイドウォール絶縁層１２２２と略重なる位置に、一対の低濃度不純物領域１９１３が形成される。なお、半導体層１１３７に不純物元素が添加されないようにレジストマスクを形成しておく。レジストマスクは、不要となった後は適宜除去する。
【０１８６】
本形態では、その他の回路部１２００にｎチャネル型トランジスタ、メモリ部１１００にｐチャネル型トランジスタを作製する例を示しているが、本発明はこれに限定されない。また、図９では便宜上、各回路部に１つのトランジスタを設ける例を示しているが、トランジスタの数も限定されるものではない。また、図９では半導体層１２１７に低濃度不純物領域１９１３を設ける例を示しているが、半導体層１１３７にも同様にサイドウォール絶縁層を用いて低濃度不純物領域を形成することもできる。
【０１８７】
ゲート電極１２２１、ゲート電極１１４１、第１の電極１１１１、及びそれぞれの側面に形成されたサイドウォール絶縁層１２２２、サイドウォール絶縁層１１４２、サイドウォール絶縁層１１１２を覆う絶縁層を形成する。本形態では、絶縁層１５１２、絶縁層１５１６を順に積層して形成する。
【０１８８】
ここまでの工程を経た半導体装置の断面図が図９（Ａ）に相当する。
【０１８９】
第１の電極１１１１に達する第１の開口１８３０を形成する。例えば、絶縁層１５１６上にレジストマスクを形成し、選択的に絶縁層１５１６、絶縁層１５１２をエッチングすることで、第１の電極１１１１に達する第１の開口１８３０を形成すればよい。第１の開口１８３０は、例えば直径およそ１μｍ〜６μｍで形成する。レジストマスクは、不要となった後は適宜除去する。
【０１９０】
ここまでの工程を経た半導体装置の断面図が図９（Ｂ）に相当する。
【０１９１】
第１の開口１８３０を覆い、第１の電極１１１１と接する抵抗材料層１１１３を形成する。ここまでの工程を経た半導体装置の断面図が図９（Ｃ）に相当する。
【０１９２】
半導体層１２１７に形成された高濃度不純物領域１９１５、ゲート電極１２２１、半導体層１１３７に形成された高濃度不純物領域１８３５、ゲート電極１１４１に達する第２の開口をそれぞれ形成する。例えば、絶縁層１５１６上にレジストマスクを形成し、選択的に絶縁層１５１６、絶縁層１５１２をエッチングすることで形成する。レジストマスクは、不要となった後は適宜除去する。ここまでの工程を経た半導体装置の断面図が図９（Ｄ）に相当する。
【０１９３】
第２の開口に、それぞれ一対の導電層１２２３、導電層１２２５、一対の導電層１１４３、導電層１１４５を形成する。一対の導電層１２２３は高濃度不純物領域１９１５と電気的に接続しており、一対の導電層１１４３は高濃度不純物領域１８３５と電気的に接続しており、それぞれソース電極又はドレイン電極として機能する。導電層１２２５は、ゲート電極１２２１の引き出し配線として機能する。導電層１１４５は、ゲート電極１１４１の引き出し配線として機能する。
【０１９４】
また、抵抗材料層１１１３上に、アンチヒューズの他方の電極として機能する第２の電極１１１５と、第１の電極１１１１と電気的に接続する第３の電極１１１７と、を形成する。
【０１９５】
ここまでの工程を経た半導体装置の断面図が図１０（Ａ）に相当する。本形態では、メモリ部１１００にメモリ素子１１１０及びｐチャネル型トランジスタ１１３０、その他の回路部１２００にｎチャネル型トランジスタ１２１０が形成される例を示している。
【０１９６】
導電層１２２３、第２の電極１１１５などが設けられた絶縁層１５１６上層に絶縁層を形成する。絶縁層は、無機絶縁層、有機絶縁層を適宜組み合わせて形成することが好ましい。無線通信機能を有する半導体装置の信頼性を向上させるためには、無機絶縁層を形成することが好ましい。また、後の工程でアンテナを形成する際、印刷法（スクリーン印刷法、液滴吐出法など）を用いる場合は、平坦面を有していることが望ましく、有機絶縁層を形成することが好ましい。本形態では平坦面を有する絶縁層１５２２を形成する例を示している。また、絶縁層１５２２は、トランジスタやメモリ素子などの素子と、アンテナと、間を電気的に絶縁する層間絶縁層としても機能できる。
【０１９７】
ここまでの工程を経た半導体装置の断面図が図１０（Ｂ）に相当する。
【０１９８】
次に、絶縁層１５２２上にアンテナ１８０１を形成する。ここでは、半導体装置に内蔵型のアンテナ１８０１を設ける例を示す。アンテナ１８０１の形状は限定されず、例えば、線状アンテナ（ループアンテナ、ダイポールアンテナ、スパイラルアンテナなど）、平面アンテナ（パッチアンテナなど）などを形成することができる。
【０１９９】
例えば、アンテナ１８０１は、スパッタリング法を用いてアルミニウム、銀などの金属層を形成した後、選択的にエッチングして所望の形状に加工する方法、スクリーン印刷法、または液滴吐出法などを用いて形成することができる。
【０２００】
次に、アンテナ１８０１が設けられた絶縁層１５２２上層に絶縁層を形成する。絶縁層は、無機絶縁層、有機絶縁層を適宜組み合わせて形成することが好ましい。例えば、無機絶縁材料で絶縁層１５２３を形成し、有機絶縁材料を用いて平坦面を有する絶縁層１５２４を形成する。
【０２０１】
ここまでの工程を経た半導体装置の断面図が図１０（Ｃ）に相当する。
【０２０２】
剥離層１５０４の界面（剥離層１５０４と支持基板１５００との界面、若しくは剥離層１５０４と絶縁層１５０８との界面）、又は剥離層１５０４の層内で剥離を行う。剥離層１５０４における剥離により、支持基板１５００から、剥離層１５０４上の素子層を分離する。支持基板１５００から分離した素子層は、可撓性を有する基板（シート）などで封止して、無線通信機能を有する半導体装置（ＲＦＩＤタグ）を得る。
【０２０３】
本形態に係る半導体装置は、メモリ部において複数の伝送方式によりデータ処理をすることで、低消費電力化が図られている。そのため、電磁結合方式又は電磁誘導方式のアンテナのサイズの縮小化も図ることができ、ＲＦＩＤタグの小型化、小型軽量化を図ることもできる。
【０２０４】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【０２０５】
（実施の形態６）
本形態では、本発明の一態様に係る半導体装置（ＲＦＩＤタグ）の利用例について、図８を用いて説明する。ここで、図８は、半導体装置の使用例を示す模式図である。
【０２０６】
半導体装置（ＲＦＩＤタグ）の用途は広範囲にわたる。例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図８（Ａ）参照）、包装用容器類（包装紙やボトル等、図８（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図８（Ｂ）参照）、乗り物類（自転車等、図８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図８（Ｅ）、図８（Ｆ）参照）、定期券、回数券、各種チケット（図８（Ｇ）参照）等に設けて使用することができる。
【０２０７】
半導体装置６００（ＲＦＩＤタグ）は、物品の表面に貼る、物品に実装する、または物品に埋め込むことにより、対象物（物品そのもの、または対象物に取り付ける物品）に固定する。例えば、対象物が本であれば紙に埋め込む、または有機樹脂からなるパッケージに埋め込み、対象物に固定することができる。半導体装置６００は、小型、薄型、軽量を実現するため、対象物に固定した後もその対象物自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置６００を設けることにより、認証機能を設けることができ、認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に半導体装置６００を取り付けることにより、検品システム等のシステムの効率化を図ることができる。さらに、半導体装置６００は、薄膜トランジスタをはじめとする素子を用いて、樹脂基板等の可撓性を有する基板上に、安価に作製することができる。そのため、回数券や各種チケットサービス等、一回あるいは少数の反復使用による、使い捨て用途にも好適に適用され得る。また、乗り物類であっても、半導体装置６００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０２０８】
本形態に係る半導体装置（ＲＦＩＤタグ）は、低消費電力化が図られ、通信距離の拡大が図られている。そのため、様々な用途に利用する場合でも、通信距離の自由度が高まるため、利便性良く使用することができる。また、半導体装置の低消費電力化によりアンテナサイズの縮小化を図ることもでき、より小型化できるため、利便性及びデザイン性を高めることができる。
【０２０９】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。
【符号の説明】
【０２１０】
１００ メモリ部
１０１ メモリセルアレイ
１０３ 行アドレスデコーダ
１０５ 列アドレスデコーダ
１０７ ワード線駆動回路
１０９ ビット線駆動回路及び読み出し回路
１０９ａ ビット線駆動回路
１０９ｂ 読み出し回路
１１０ 論理部
１１１ パラレル／シリアル変換回路
１１３ インターフェース
１１５ 書き込み用電源生成回路
１２０ 回路部
１２５ 整流回路
１３０ 復調回路
１４０ リセット回路
１５０ クロック発生回路
１６０ 変調回路
１７０ アンテナ
１７１ 信号線
１７３ 信号線
１７５ 信号線
１７７ 信号線
１８１ 信号線
１８３ 信号線
１８５ 信号線
１９０ 半導体装置
２００ 通信装置
４３２ レギュレータ回路
４３４ クロック発生回路
４８０ リミッタ回路
４９０ 半導体装置
６００ 半導体装置
１１００ メモリ部
１１１０ メモリ素子
１１１１ 第１の電極
１１１２ サイドウォール絶縁層
１１１３ 抵抗材料層
１１１５ 第２の電極
１１１７ 第３の電極
１１３０ トランジスタ
１１３１ チャネル形成領域
１１３３ 低濃度不純物領域
１１３５ 高濃度不純物領域
１１３７ 半導体層
１１４１ ゲート電極
１１４２ サイドウォール絶縁層
１１４３ 導電層
１１４５ 導電層
１２００ 回路部
１２１０ トランジスタ
１２１１ チャネル形成領域
１２１３ 低濃度不純物領域
１２１５ 高濃度不純物領域
１２１７ 半導体層
１２２１ ゲート電極
１２２２ サイドウォール絶縁層
１２２３ 導電層
１２２５ 導電層
１３００ 基板
１３４０ 基板
１５００ 支持基板
１５０２ 絶縁層
１５０４ 剥離層
１５０６ 絶縁層
１５０８ 絶縁層
１５１０ ゲート絶縁層
１５１２ 絶縁層
１５１４ 絶縁層
１５１６ 絶縁層
１５２０ 絶縁層
１５２２ 絶縁層
１５２３ 絶縁層
１５２４ 絶縁層
１６００ 素子層
１７００ａ 回路部
１７００ｂ 回路部
１７００ｃ 回路部
１７００ｄ 回路部
１７００ｅ 回路部
１８００ａ アンテナ
１８００ｂ アンテナ
１８００ｃ アンテナ
１８００ｄ アンテナ
１８００ｅ アンテナ
１８０１ アンテナ
１８３０ 第１の開口
１８３１ チャネル形成領域
１８３５ 高濃度不純物領域
１９１１ チャネル形成領域
１９１３ 低濃度不純物領域
１９１５ 高濃度不純物領域
【特許請求の範囲】
【請求項１】
メモリ部と、論理部と、前記メモリ部及び前記論理部間を電気的に接続する複数の信号線と、を備え、
半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、
第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、
前記複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、
第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）とした場合、
前記第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、
前記第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、前記ｎ本の読み出し用信号線を介し、前記メモリ部に格納されたデータを前記論理部へ読み出す
ことを特徴とする無線通信機能を有する半導体装置。
【請求項２】
メモリ部と、論理部と、前記メモリ部及び前記論理部間を電気的に接続する複数の信号線と、を備え、
半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、
第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、
前記複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、
第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）とした場合、
前記第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、
前記第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、前記ｎ本の読み出し用信号線を介し、前記メモリ部に格納されたデータを前記論理部へ読み出し、
前記第１のクロック周波数Ｋαを用いて、前記論理部が有するパラレル／シリアル変換回路により前記メモリ部から読み出されたデータを変換して回路部にシリアル伝送する
ことを特徴とする無線通信機能を有する半導体装置。
【請求項３】
メモリ部と、論理部と、前記メモリ部及び前記論理部間を電気的に接続する複数の信号線と、を備え、
半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、
第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、
前記複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、
第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）、
前記複数の信号線のうち書き込み用信号線を１本、
第３のクロック周波数をＭ［Ｈｚ］とした場合、
前記第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、
前記第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、前記ｎ本の読み出し用信号線を介し、前記メモリ部に格納されたデータを前記論理部へ読み出し、
前記第３のクロック周波数Ｍ［Ｈｚ］を用いて、前記１本の書き込み用信号線を介し、前記論理部から前記メモリ部にデータを書き込む
ことを特徴とする無線通信機能を有する半導体装置。
【請求項４】
メモリ部と、論理部と、前記メモリ部及び前記論理部間を電気的に接続する複数の信号線と、を備え、
半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、
第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、
前記複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、
第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）、
前記複数の信号線のうち書き込み用信号線を１本、
第３のクロック周波数をＭ［Ｈｚ］とした場合、
前記第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、
前記第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、前記ｎ本の読み出し用信号線を介し、前記メモリ部が有するメモリセルの状態情報を読み出し、
前記第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、前記ｎ本の読み出し用信号線を介し、前記メモリ部に格納されたデータを前記論理部へ読み出し、
前記第３のクロック周波数Ｍ［Ｈｚ］を用いて、前記１本の書き込み用信号線を介し、前記論理部から前記メモリ部にデータを書き込む
ことを特徴とする無線通信機能を有する半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記メモリ部は、ライトワンス型のメモリ素子を含むメモリセルを有することを特徴とする無線通信機能を有する半導体装置。
【請求項６】
請求項５において、
前記メモリ素子はアンチヒューズであることを特徴とする無線通信機能を有する半導体装置。
【請求項７】
請求項１乃至請求項４のいずれか一において、
前記メモリ部は、浮遊ゲートを有するメモリ素子又は磁性材料を用いたメモリ素子を含むメモリセルを有することを特徴とする無線通信機能を有する半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一に記載の半導体装置を具備することを特徴とするＲＦＩＤタグ。
【請求項１】
メモリ部と、論理部と、前記メモリ部及び前記論理部間を電気的に接続する複数の信号線と、を備え、
半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、
第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、
前記複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、
第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）とした場合、
前記第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、
前記第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、前記ｎ本の読み出し用信号線を介し、前記メモリ部に格納されたデータを前記論理部へ読み出す
ことを特徴とする無線通信機能を有する半導体装置。
【請求項２】
メモリ部と、論理部と、前記メモリ部及び前記論理部間を電気的に接続する複数の信号線と、を備え、
半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、
第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、
前記複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、
第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）とした場合、
前記第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、
前記第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、前記ｎ本の読み出し用信号線を介し、前記メモリ部に格納されたデータを前記論理部へ読み出し、
前記第１のクロック周波数Ｋαを用いて、前記論理部が有するパラレル／シリアル変換回路により前記メモリ部から読み出されたデータを変換して回路部にシリアル伝送する
ことを特徴とする無線通信機能を有する半導体装置。
【請求項３】
メモリ部と、論理部と、前記メモリ部及び前記論理部間を電気的に接続する複数の信号線と、を備え、
半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、
第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、
前記複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、
第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）、
前記複数の信号線のうち書き込み用信号線を１本、
第３のクロック周波数をＭ［Ｈｚ］とした場合、
前記第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、
前記第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、前記ｎ本の読み出し用信号線を介し、前記メモリ部に格納されたデータを前記論理部へ読み出し、
前記第３のクロック周波数Ｍ［Ｈｚ］を用いて、前記１本の書き込み用信号線を介し、前記論理部から前記メモリ部にデータを書き込む
ことを特徴とする無線通信機能を有する半導体装置。
【請求項４】
メモリ部と、論理部と、前記メモリ部及び前記論理部間を電気的に接続する複数の信号線と、を備え、
半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、
第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、
前記複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、
第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）、
前記複数の信号線のうち書き込み用信号線を１本、
第３のクロック周波数をＭ［Ｈｚ］とした場合、
前記第１のクロック周波数Ｋα［Ｈｚ］を用いて復調信号のデコードを行い、
前記第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、前記ｎ本の読み出し用信号線を介し、前記メモリ部が有するメモリセルの状態情報を読み出し、
前記第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、前記ｎ本の読み出し用信号線を介し、前記メモリ部に格納されたデータを前記論理部へ読み出し、
前記第３のクロック周波数Ｍ［Ｈｚ］を用いて、前記１本の書き込み用信号線を介し、前記論理部から前記メモリ部にデータを書き込む
ことを特徴とする無線通信機能を有する半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記メモリ部は、ライトワンス型のメモリ素子を含むメモリセルを有することを特徴とする無線通信機能を有する半導体装置。
【請求項６】
請求項５において、
前記メモリ素子はアンチヒューズであることを特徴とする無線通信機能を有する半導体装置。
【請求項７】
請求項１乃至請求項４のいずれか一において、
前記メモリ部は、浮遊ゲートを有するメモリ素子又は磁性材料を用いたメモリ素子を含むメモリセルを有することを特徴とする無線通信機能を有する半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一に記載の半導体装置を具備することを特徴とするＲＦＩＤタグ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１００４４２（Ｐ２０１１−１００４４２Ａ）
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願番号】特願２０１０−２１１８００（Ｐ２０１０−２１１８００）
【出願日】平成２２年９月２２日（２０１０．９．２２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願日】平成２２年９月２２日（２０１０．９．２２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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