【課題】コンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に提供する。
【解決手段】フィン型の電界効果型トランジスタであって、ソース／ドレイン領域５０３の少なくともその幅が最も大きい部分では半導体領域５０２の幅よりも大きく、かつソース／ドレイン領域５０３の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部５１０を有し、該傾斜部表面にシリサイド膜５０４が形成されていることを特徴とする半導体装置とする。 （もっと読む）

【課題】マルチゲート電界効果トランジスタにおいて、新規なゲート電極構造と製造方法を提供する。
【解決手段】マルチゲート電界効果トランジスタ１０２のゲート電極１００は、半導体基板１０４と、前記半導体基板上の誘電体層１０６と、前記誘電体層上のフィン１０８と、前記フィンの側面上のゲート絶縁膜であって、前記フィンの側面上に形成されるゲート絶縁膜と接する誘電体層の上面部分を除き、前記誘電体層の上面上には形成されないゲート絶縁膜１１０と、フィン上のゲート電極層１１２と、前記フィンを覆うように形成されるポリシリコン層１１４とを具備する。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】チャネル領域となるＳＯＩ構造を有する半導体線条突出部の形状のばらつきを抑制し、トランジスタ特性のばらつきを減少することができる半導体装置を提供する。
【解決手段】半導体基板１の素子分離用の溝に埋込み絶縁膜が埋め込まれてなる素子分離領域２と、素子分離領域２によって区画されてなり、素子分離用の溝を区画する側壁面と半導体基板の１一面とを有し、かつ側壁面には埋込み絶縁膜に向けて突出した半導体線条突出部１aが素子分離用の溝に沿って設けられてなる活性領域Ｔと、半導体線条突出部１aを残して活性領域Ｔを分断するように設けられたゲート電極用のゲート溝３と、ゲート溝３の内面に形成されたゲート絶縁膜４と、ゲート溝３に埋め込まれたゲート電極５と、ゲート電極５のゲート長方向両側の活性領域Ｔにそれぞれ形成され、半導体線条突出部１aによって連結される不純物拡散領域７と、を具備してなることを特徴とする。 （もっと読む）

【課題】良好な電気特性を有する半導体装置を提供する。
【解決手段】基板上に形成される第１の電極と、第１の電極に接して形成される一対の酸化物半導体膜と、一対の酸化物半導体膜に接する第２の電極と、少なくとも第１の電極および一対の酸化物半導体膜を覆うゲート絶縁膜と、ゲート絶縁膜に接して、少なくとも一対の酸化物半導体膜の間に形成される第３の電極とを有する半導体装置であり、酸化物半導体膜のドナー密度が１．０×１０^１３／ｃｍ^３以下である場合、酸化物半導体膜の膜厚は、酸化物半導体膜の膜厚横方向の長さに対して厚くすることである。 （もっと読む）

【課題】絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いＯＮ／ＯＦＦ比、及び急峻なサブスレッショルド特性を実現する。
【解決手段】絶縁層上の半導体層に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び、第２導電型のボディ領域と、第１ゲート絶縁膜と、第１ゲート電極と、を含む部分空乏型の第１トランジスターと、絶縁層上の半導体層に形成された第１ダイオードと、を具備し、第１ダイオードは、第１導電型の第１不純物領域と、第１不純物領域上に形成された第２導電型の第２不純物領域と、を含み、第１トランジスターのボディ領域は、第１ダイオードの第１不純物領域及び第２不純物領域に接続されている。 （もっと読む）

【課題】 ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。 （もっと読む）

【課題】生産性の高い半導体材料を用い、且つ耐圧性を向上させたトランジスタを提供することを課題の一とする。または、高耐圧のトランジスタを用いた大電力向けの半導体装置を提供することを課題の一とする。
【解決手段】トランジスタにおいて、高電界の印加されるドレイン電極を平坦な面上に形成し、且つ、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部を、ゲート絶縁層を介して酸化物半導体層で覆うことによって、トランジスタの耐圧を向上させる。また、該トランジスタを用いた大電力向けの半導体装置を提供することができる。 （もっと読む）

【課題】低い寄生抵抗（例えば、Ｒｐａｒａ）および／または高い駆動電流の改善された特性を有するフィンフェットを提供する。
【解決手段】フィンフェット１００およびフィンフェットの製造方法が提供される。フィンフェットは、半導体基板１０６上に、２つまたは複数のフィン１０２，１０４と、前記フィンの側面に設けられるエピタキシャル層１０８，１１０と、前記エピタキシャル層の表面上を覆うように設けられる金属−半導体化合物１１２，１１４とを備える。フィンは、前記半導体基板の表面上に対して実質的に垂直な側面を有する。前記エピタキシャル層は、前記フィンの側面に対して斜角を有して延設される表面を有する。フィンフェットは、前記金属−半導体化合物上に設けられるコンタクト１１６を含み得る。 （もっと読む）

【課題】オフ電流を低減し、特性ばらつきが抑制された多結晶半導体層をチャネル領域とする半導体装置の製造方法を提供する。
【解決手段】半導体基板の上に絶縁体層を形成する工程と、絶縁体層上に狭窄部を有する非晶質または多結晶質の半導体層を形成する工程と、半導体層上に半導体層よりも熱膨張係数の大きい絶縁体層を形成する工程と、熱処理を行う工程と、絶縁体層を除去する工程と、狭窄部の側面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体層中にソース・ドレイン領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】ソース、ドレイン電極のアライメントずれに起因する薄膜トランジスタのオン電流のばらつきを抑制することができる半導体装置を提供する。また、良好な表示画質を有するとともに、製品の歩留まりを向上させることができる発光装置、並びに、該発光装置を実装した電子機器を提供する。
【解決手段】トランジスタＴＦＴは、基板１１上に隣接して設定されたトランジスタ形成領域Ｒta、Ｒtbの各々に、単一のゲート電極Ｔｒｇを兼用した薄膜トランジスタＴｒＡ、ＴｒＢが設けられている。また、薄膜トランジスタＴｒＡのソース電極Ｔｒasと薄膜トランジスタＴｒＢのソース電極Ｔｒbsが接続配線ＬＮｓを介して接続され、薄膜トランジスタＴｒＡのドレイン電極Ｔｒadと薄膜トランジスタＴｒＢのドレイン電極Ｔｒbdは、接続配線ＬＮｄを介して接続されている。 （もっと読む）

【課題】 本発明の半導体装置は、良好なカットオフ特性と高速動作とを両立して改善できる。
【解決手段】 本発明の半導体装置は、基板と、基板上に形成され、バンドギャップが生成されたグラフェンを有するチャネル領域と、チャネル領域の両側に形成され、チャネル領域のグラフェンに比して小さいバンドギャップが生成されたグラフェンを有するソース／ドレイン領域と、ソース／ドレイン領域のチャネルに接する部分の上に、夫々形成された第１および第２のゲート電極と、を備えることを特徴とする。 （もっと読む）

【課題】短チャネル性能を改善した非プレーナ半導体トランジスタ構造及びその製造方法を提供する。
【解決手段】基板３６０上にある絶縁層３０１上にＵ字形フィン３０５が形成され、その一部の上にゲート誘電体層３６２及びゲート電極３６３が形成され、ソース領域４０３及びドレイン領域４０４が、Ｕ字形フィン３０５の両側に形成される。ゲート電極３６３は、ゲート誘電体層３６２とともに、Ｕ字形フィン３０５の一部の上側表面３０６及び反対の位置にある２つの側壁３０７、並びにＵ字形フィン３０５の中にある凹部３１９の一部の底面３２０及び向かい合って位置する２つの側壁３６４を覆い、電流を流すチャネル領域の幅を実効的に増やす。Ｕ字形トランジスタ構造の電流−電圧特性は、ゲート電圧範囲全体にわたって、デバイスの角部分の性能によって支配され、短チャネル効果が最小限に抑えられ、閾値下の電流及び駆動電流が最適化される。 （もっと読む）

【課題】ＭＯＳトランジスタを小型化する場合に主な制約要因となる短チャネル効果を抑制できるＵゲートトランジスタを提供する。
【解決手段】非プレーナ多角トランジスタ構造を製造するための工程が以下のように構成される。フィンの上側表面上にマスクを有する半導体材料のフィンが、第１の絶縁層上に形成される。マスクの上側表面を露出させたまま、フィン上に第２の絶縁層が形成され、フィンと第２の絶縁層との間に保護層が堆積される。次に、マスクが除去され、保護層に隣接するフィン内にスペーサが形成される。フィン内に、底面及び向かい合っている側壁を有する凹部が形成される。フィン３０５の上側表面及び反対の位置にある側壁上、並びにフィン内の凹部の底面及び向かい合っている側壁上に、ゲート誘電体層３６２及びゲート電極３６３が形成される。ゲート電極３６３の両側においてフィン内にソース領域４０３及びドレイン領域４０４が形成される。 （もっと読む）

【課題】所望の特性が得られるフィン型半導体領域を有する半導体装置を実現する。
【解決手段】上面及び側面を有する第１の半導体領域６１の上部に第１導電型の第１の不純物領域６１ａが形成されていると共に、第１の半導体領域６１の側部に第１導電型の第２の不純物領域６１ｂが形成されている。第１の半導体領域６１の所定の部分における少なくとも側面及び上部コーナーを覆うようにゲート絶縁膜６２が形成されている。ゲート絶縁膜６２の外側に位置する部分の第１の半導体領域６１における上部コーナーの曲率半径ｒ’は、ゲート絶縁膜６２の下側に位置する部分の第１の半導体領域６１における上部コーナーの曲率半径ｒよりも大きく且つ２ｒ以下である。 （もっと読む）

本発明の方法（２０）は、端部の第１の組を有する分離された要素を含むパターンで導電材料層を基板上に提供する段階（２１）を含む、半導体装置の製造に関する。本方法は、段階（２２）において、基板上にそれらの間に一つ以上のキャビティを形成するための一連の壁構造体を提供する段階をさらに含む。壁構造体は端部の第１の組と協働する端部の第２の組を有する。端部の第２の組は所定の距離で端部の第１の組から後退する。さらに、本方法は段階（２４）において、キャビティ内に液体材料を堆積する段階を含む。上述の特徴を有するディスプレイおよび電子装置も開示される。
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マイクロ電子構造を形成する方法を記載する。方法の実施形態は、基板上にＩＩＩ−Ｖトライゲートフィンを形成する段階と、ＩＩＩ−Ｖトライゲートフィンの周囲にクラッド材を形成する段階と、クラッド材の周りに高誘電率ゲート誘電体を形成する段階とを備える。 （もっと読む）

【課題】フィン型半導体領域の側面にＮ型不純物を導入して低抵抗の不純物領域を形成できるようにし、それによって、所望の特性を持つＮ型のフィン型半導体装置を実現する。
【解決手段】基板１１上にフィン型半導体領域１３を形成した後、フィン型半導体領域１３の少なくとも側部にＮ型不純物をプラズマドーピングによって導入することにより、フィン型半導体領域１３の側部にＮ型不純物領域２７ｂを形成する。プラズマドーピング時のソースパワーをＹ［Ｗ］としたときに、Ｎ型不純物を含むガスの単位時間・単位体積当たりの供給量を５．１×１０^-8／（（１．７^2.51／２^4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定すると共に、希釈ガスの単位時間・単位体積当たりの供給量を１．７×１０^-4／（（２０^2.51／２^4.51）×（Ｙ／５００））［ｍｏｌ／（ｍｉｎ・Ｌ・秒）］以上に設定する。 （もっと読む）

【課題】良質な半導体装置を提供することを目的としている。
【解決手段】素子分離領域間の凸部１０８を含むシリコン基板１０６と、凸部１０８上の絶縁部１１２と、絶縁部１１２上のシリコンフィン１１４と、上面が凸部１０８の上面よりも低く位置する素子分離領域内の素子分離層１１６と、シリコンフィン１１４に設けられたソース／ドレイン領域と、ソース／ドレイン領域１０４のシリコンフィン１１４の側面から外側に突き出た横方向エピ成長シリコン部１１８と、ゲート電極領域１０２内のゲート絶縁層１２２を介してシリコンフィン１１４上に設けられるゲート電極１２４と、ゲート電極１２４の側面に隣接する第１のスペーサ１２８と、ソース／ドレイン領域１０４内の凸部１０８の側面を覆う第２のスペーサ１３０とを備える。 （もっと読む）