半導体装置
【課題】生産性の高い半導体材料を用い、且つ耐圧性を向上させたトランジスタを提供することを課題の一とする。または、高耐圧のトランジスタを用いた大電力向けの半導体装置を提供することを課題の一とする。
【解決手段】トランジスタにおいて、高電界の印加されるドレイン電極を平坦な面上に形成し、且つ、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部を、ゲート絶縁層を介して酸化物半導体層で覆うことによって、トランジスタの耐圧を向上させる。また、該トランジスタを用いた大電力向けの半導体装置を提供することができる。
【解決手段】トランジスタにおいて、高電界の印加されるドレイン電極を平坦な面上に形成し、且つ、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部を、ゲート絶縁層を介して酸化物半導体層で覆うことによって、トランジスタの耐圧を向上させる。また、該トランジスタを用いた大電力向けの半導体装置を提供することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。また、半導体装置を具備する電子機器に関する。
【０００２】
なお、本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、パワーデバイス、当該パワーデバイスを有する表示装置および集積回路等は半導体装置に含まれる。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタに適用可能な半導体薄膜としてシリコン系半導体が公知であるが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、大電力用途の半導体装置に用いるトランジスタは、ドレイン電極に１００Ｖ以上の高電圧が印加されるため、高い絶縁破壊耐圧が要求される。
【０００７】
トランジスタの高耐圧化を図る可能性のある半導体材料としては、例えば、炭化シリコンを挙げることができる。炭化シリコンは、Ｓｉ−Ｃ結合の原子間距離が約０．１８ｎｍと短く、結合エネルギーが高く、シリコンと比較して約３倍と大きなバンドギャップを有するため、半導体装置の耐圧向上、電力損失の低減などに有利であることが知られている。
【０００８】
ところが、炭化シリコンは、その性質上溶融させるのが困難であり、シリコンウェハの製造に用いられるチョクラルスキー法（ＣＺ法）などの生産性の高い方法を用いて製造することができないため、炭化シリコンを用いた半導体装置の実用化は遅れている。
【０００９】
上述した問題に鑑み、開示する発明の一態様では、生産性の高い半導体材料を用い、且つ耐圧性を向上させたトランジスタを提供することを課題の一とする。または、高耐圧のトランジスタを用いた大電力向けの半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
開示する発明の一態様は、トランジスタにおいて、高電界の印加されるドレイン電極を半導体層の平坦な面上に形成し、且つ、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部を、ゲート絶縁層を介して酸化物半導体層で覆うことによって、半導体装置の耐圧を向上させるものである。また、トランジスタの半導体層として、生産性が高く、且つ、絶縁破壊しにくい酸化物半導体を用いるものとする。
【００１１】
具体的には、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層に接して設けられた第１のソース電極および第１のドレイン電極と、酸化物半導体層、第１のソース電極および第１のドレイン電極を覆う絶縁層と、絶縁層上に設けられ、第１のソース電極または第１のドレイン電極とそれぞれ電気的に接続する、第２のソース電極および第２のドレイン電極と、を有し、第１のソース電極および第１のドレイン電極と、酸化物半導体層とが接する領域は、酸化物半導体層とゲート電極とが重畳する領域にあり、酸化物半導体層のチャネル長方向の長さは、ゲート電極のチャネル長方向の長さよりも大きく、第２のドレイン電極は、ゲート電極と重畳する領域を有し、該領域において、第２のドレイン電極とゲート電極との間には、少なくとも酸化物半導体層が設けられる半導体装置である。
【００１２】
また、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層に接して設けられた第１のソース電極および第１のドレイン電極と、酸化物半導体層、第１のソース電極および第１のドレイン電極を覆う第１の絶縁層と、第１の絶縁層上に設けられた第１の導電層と、第１の導電層を覆う第２の絶縁層と、第２の絶縁層上に設けられ、第１のソース電極と電気的に接続する第２のソース電極と、第１のドレイン電極と電気的に接続する第２のドレイン電極と、第１の導電層と電気的に接続する第２の導電層と、を有し、第１のソース電極および第１のドレイン電極と、酸化物半導体層とが接する領域は、酸化物半導体層とゲート電極とが重畳する領域にあり、酸化物半導体層のチャネル長方向の長さは、ゲート電極のチャネル長方向の長さよりも大きく、第２のドレイン電極は、ゲート電極と重畳する領域を有し、該領域において、第２のドレイン電極とゲート電極との間には、少なくとも酸化物半導体層が設けられる半導体装置である。
【００１３】
また、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層に接して設けられた複数の第１のソース電極および複数の第１のドレイン電極と、酸化物半導体層、複数の第１のソース電極および複数の第１のドレイン電極を覆う絶縁層と、絶縁層上に設けられ、第１のソース電極のそれぞれと電気的に接続する第２のソース電極と、第１のドレイン電極のそれぞれと電気的に接続する第２のドレイン電極と、を有し、第１のソース電極および第１のドレイン電極のそれぞれと、酸化物半導体層とが接する領域は、酸化物半導体層とゲート電極とが重畳する領域にあり、酸化物半導体層のチャネル長方向の長さは、ゲート電極のチャネル長方向の長さよりも大きく、第２のドレイン電極は、ゲート電極と重畳する領域を有し、該領域において、第２のドレイン電極とゲート電極との間には、少なくとも酸化物半導体層が設けられる半導体装置である。
【００１４】
また、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層に接して設けられた複数の第１のソース電極および複数の第１のドレイン電極と、酸化物半導体層、複数の第１のソース電極および複数の第１のドレイン電極を覆う第１の絶縁層と、第１の絶縁層上に設けられた第１の導電層と、第１の導電層を覆う第２の絶縁層と、第２の絶縁層上に設けられ、複数の第１のソース電極のそれぞれと電気的に接続する第２のソース電極と、複数の第１のドレイン電極のそれぞれと電気的に接続する第２のドレイン電極と、第１の導電層と電気的に接続する第２の導電層と、を有し、第１のソース電極および第１のドレイン電極のそれぞれと、酸化物半導体層とが接する領域は、酸化物半導体層とゲート電極とが重畳する領域にあり、酸化物半導体層のチャネル長方向の長さは、ゲート電極のチャネル長方向の長さよりも大きく、第２のドレイン電極は、ゲート電極と重畳する領域を有し、該領域において、第２のドレイン電極とゲート電極との間には、少なくとも酸化物半導体層が設けられる半導体装置である。
【００１５】
また、上記の半導体装置において、第１の導電層は、第２のドレイン電極と重畳しないのが好ましい。
【００１６】
大電力向けの半導体装置としては、例えば、パワーデバイスがあげられる。ここでパワーデバイスとは、電力変換などに用いられる半導体装置であって、高耐圧化、大電流化、高速化されたものをいう。パワーデバイスとしては、例えば、パワーＭＯＳＦＥＴを挙げることができる。パワーＭＯＳＦＥＴは、他のパワーデバイスと比較して、スイッチング速度が大きく、比較的低電圧での変換効率が高いという特徴を有している。
【発明の効果】
【００１７】
開示する発明の一態様により、耐圧性を向上させたトランジスタを提供することができる。または、該トランジスタを用いた大電力向けの半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】半導体装置の平面図および断面図。
【図２】半導体装置の作製工程を示す断面図。
【図３】半導体装置の平面図および断面図。
【図４】半導体装置の作製工程を示す断面図。
【図５】半導体装置の平面図および断面図。
【図６】半導体装置の平面図および断面図。
【図７】半導体装置の平面図および断面図。
【図８】電源回路を説明する図。
【図９】電子機器を説明する図。
【発明を実施するための形態】
【００１９】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２０】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されるものではない。
【００２１】
また、本明細書にて用いる「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
【００２２】
また、本明細書において電圧とは、二点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば、接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定をする場合を除き、電位を電圧と読み替えても良いし、電圧を電位と読み替えても良いこととする。
【００２３】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２４】
（実施の形態１）
本実施の形態では、半導体装置および半導体装置の作製方法の一形態を、図１乃至図４を用いて説明する。
【００２５】
図１（Ａ）は、トランジスタ４１０の平面図であり、図１（Ｂ）は、図１（Ａ）におけるＡ−Ｂの断面図であり、図１（Ｃ）は、図１（Ａ）におけるＣ−Ｄの断面図である。
【００２６】
図１に示すトランジスタ４１０は、基板４００上に、ゲート電極４０１と、ゲート電極４０１を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３と接して設けられた第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと、酸化物半導体層４０３、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂを覆う絶縁層４０６と、絶縁層４０６上に設けられた第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂと、を有する。絶縁層４０６は、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと重畳する領域にそれぞれ開口部（コンタクトホール）を有し、該開口部において、第１のソース電極４０５ａと第２のソース電極４０７ａとは、電気的に接続し、また、第１のドレイン電極４０５ｂと第２のドレイン電極４０７ｂとは、電気的に接続している。
【００２７】
図１に示すトランジスタ４１０において、酸化物半導体層４０３は、ゲート電極４０１の端部を覆う領域において段差を有しており、段差部分においてはその他の領域と比較して局所的に膜厚が薄くなっている。第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと、酸化物半導体層４０３と、が接する領域は、酸化物半導体層４０３とゲート電極４０１とが重畳する領域にある。すなわち、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂは、酸化物半導体層４０３の平坦な面（ゲート電極４０１上面と略平行な面）上に形成される。したがって、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の段差を覆うことがなく、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのカバレッジ不良を防止することができる。
【００２８】
また、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の段差と重畳して形成される場合、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂは、酸化物半導体層４０３において局所的に膜厚の薄い領域と接することとなる。この場合、膜厚の薄い領域では絶縁破壊耐圧が低いため、該領域に電界が集中してトランジスタの破壊の原因となることがある。特に、パワーデバイスを目的としてトランジスタを用いる場合、ドレイン電極には１００Ｖ以上の電圧がかかることがあるため、高電界による破壊の可能性が高い。しかしながら、本実施の形態で示すトランジスタ４１０は、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の平坦な面上に形成されるため、トランジスタ４１０の絶縁破壊耐圧を向上させることができる。
【００２９】
また、トランジスタ４１０において、酸化物半導体層４０３のチャネル長（Ｌ）方向（キャリアの流れる方向）の長さは、ゲート電極４０１のチャネル長方向の長さよりも大きく、酸化物半導体層４０３は、チャネル長方向においてゲート絶縁層４０２を介してゲート電極４０１を覆っている。また、第２のドレイン電極４０７ｂは、ゲート電極４０１と重畳する領域を有しており、該領域において、第２のドレイン電極４０７ｂとゲート電極４０１との間には、酸化物半導体層４０３が設けられている。すなわち、ゲート電極４０１のチャネル幅（Ｗ）方向における第２のドレイン電極４０７ｂ側の端部は、ゲート絶縁層４０２を介して酸化物半導体層４０３に覆われている。
【００３０】
これによって、トランジスタ４１０において、第１のドレイン電極４０５ｂとゲート電極４０１との間、および、第２のドレイン電極４０７ｂとゲート電極４０１との間、には、酸化物半導体層４０３が設けられることとなる。酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きいため、高い絶縁破壊耐圧を有している。高電界が印加される第１のドレイン電極および第２のドレイン電極と、ゲート電極と、の間に高い絶縁破壊耐圧を有する酸化物半導体層４０３を設けることで、第１のドレイン電極または第２のドレイン電極と、ゲート電極との間における電流の発生を防止することができるため、トランジスタ４１０の劣化、または破壊を抑制することができる。
【００３１】
以下に、上記半導体装置の作製方法の一例について、図２を参照して説明する。
【００３２】
まず、絶縁表面を有する基板４００上に導電層を形成し、該導電層を選択的にエッチングしてゲート電極４０１を形成する。
【００３３】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【００３４】
また、基板４００として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓性基板上に酸化物半導体膜を含むトランジスタを直接作製してもよい。
【００３５】
下地膜となる絶縁膜を基板４００とゲート電極４０１との間に設けてもよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、または酸化窒化シリコン膜から選ばれた一または複数の膜による積層構造により形成することができる。
【００３６】
また、ゲート電極４０１は、プラズマＣＶＤ法またはスパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。
【００３７】
次いで、ゲート電極４０１上に、ゲート絶縁層４０２を形成する（図２（Ａ）参照）。ゲート絶縁層４０２は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層４０２は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ガリウムなどを含むように形成するのが好適である。また、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を用いてもよい。ゲート絶縁層４０２は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されない。
【００３８】
次に、ゲート絶縁層４０２上に酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層４０３を形成する（図２（Ｂ）参照）。
【００３９】
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、単元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【００４０】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【００４１】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００４２】
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］（ｘ＝１、ｙ＝１）の組成比を有する酸化物半導体成膜用ターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］（ｘ＝１、ｙ＝０．５）の組成比を有する酸化物半導体成膜用ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］（ｘ＝１、ｙ＝２）の組成比を有する酸化物半導体成膜用ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ比］（ｘ＝０、ｙ＝１）の組成比を有する酸化物半導体成膜用ターゲットを用いることもできる。
【００４３】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００４４】
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。
【００４５】
酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
【００４６】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【００４７】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層の損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【００４８】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間の距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚のばらつきも小さくなるため好ましい。適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することができる。
【００４９】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えばゲート絶縁層４０２の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタは、スパッタターゲットにイオンを衝突させる方法を指すが、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【００５０】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
【００５１】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【００５２】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【００５３】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【００５４】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００５５】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【００５６】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、第１のソース電極等の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【００５７】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【００５８】
次に、酸化物半導体層４０３の上に導電層を形成し、該導電層を選択的にエッチングして、酸化物半導体層４０３とゲート電極４０１とが重畳する領域に、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂを形成する（図２（Ｃ）参照）。
【００５９】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００６０】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有する第１のソース電極４０５ａ、および第１のドレイン電極４０５ｂへの加工が容易であるというメリットがある。
【００６１】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００６２】
導電層のエッチングは、形成される第１のソース電極４０５ａ、および第１のドレイン電極４０５ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成される絶縁層４０６の被覆性を向上し、段切れを防止することができる。
【００６３】
次に、酸化物半導体層４０３、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂ等を覆う絶縁層４０６を形成し、絶縁層４０６において第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと重畳する領域にそれぞれ開口部を形成する。その後、絶縁層４０６上に導電層を形成し、該導電層を選択的にエッチングして、絶縁層４０６に設けられた開口部において第１のソース電極４０５ａと接続する第２のソース電極４０７ａと、第１のドレイン電極４０５ｂと接続する第２のドレイン電極４０７ｂと、をそれぞれ形成する（図２（Ｄ）参照）。
【００６４】
絶縁層４０６は、ＰＶＤ法やＣＶＤ法などを用いて形成することができ、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いることができる。なお、絶縁層４０６への開口部の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【００６５】
絶縁層４０６には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層４０６の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、絶縁層４０６は、単層構造としても良いし、２層以上の積層構造としても良い。
【００６６】
絶縁層４０６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、絶縁層４０６が酸素を含む場合、脱水化処理または脱水素化処理された酸化物半導体層４０３に酸素を供給し、該酸化物半導体層４０３の酸素欠損を補填して、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。また、第２の熱処理に加えて、または第２の熱処理に代えて、プラズマ処理によって酸素を供給してもよい。プラズマ処理としては、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式や、μ波（例えば周波数２．４５ＧＨｚ）の高密度プラズマを用いた方式等を適宜用いることができる。
【００６７】
なお、本実施の形態では、絶縁層４０６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂの形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【００６８】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層４０３を、その主成分以外の不純物が極力含まれないように高純度化することができる。酸化物半導体層４０３を高純度化することで、含有する水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。また、酸化物半導体層４０３のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
【００６９】
このように高純度化され、真性化された酸化物半導体層４０３を用いることで、トランジスタのオフ電流を十分に低減することができる。さらに、酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きく熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、且つ高い絶縁破壊耐圧を得ることが可能である。
【００７０】
第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂは、絶縁層４０６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂの場合と同様であり、これらの記載を参酌することができる。
【００７１】
以上により、トランジスタ４１０が完成する。
【００７２】
〈変形例〉
次に、図１に示す半導体装置の他の構成について、図３を参照して説明する。
【００７３】
図３（Ａ）は、トランジスタ４２０の平面図であり、図３（Ｂ）は、図３（Ａ）におけるＥ−Ｆの断面図であり、図３（Ｃ）は、図３（Ａ）におけるＧ−Ｈの断面図である。
【００７４】
図３に示すトランジスタ４２０は、基板４００上に、ゲート電極４０１と、ゲート電極４０１を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３と接して設けられた第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと、酸化物半導体層４０３、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂを覆う第１の絶縁層４０６ａと、第１の絶縁層４０６ａ上に設けられた第１の導電層４０４と、第１の導電層４０４を覆う第２の絶縁層４０６ｂと、第２の絶縁層４０６ｂ上に設けられた第２のソース電極４０７ａ、第２のドレイン電極４０７ｂおよび第２の導電層４０７ｃと、を有する。第１の絶縁層４０６ａは、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと重畳する領域にそれぞれ開口部（コンタクトホール）を有し、第２の絶縁層４０６ｂは、第１のソース電極４０５ａ、第１のドレイン電極４０５ｂおよび第１の導電層４０４と重畳する領域にそれぞれ開口部を有する。第２の絶縁層に設けられた開口部において、第１の導電層４０４と第２の導電層４０７ｃとは、電気的に接続している。さらに、第１の絶縁層４０６ａおよび第２の絶縁層４０６ｂに設けられた開口部において、第１のソース電極４０５ａと第２のソース電極４０７ａとは、電気的に接続し、また、第１のドレイン電極４０５ｂと第２のドレイン電極４０７ｂとは、電気的に接続している。
【００７５】
図３に示すトランジスタ４２０において、酸化物半導体層４０３は、ゲート電極４０１の端部を覆う領域において段差を有しており、段差部分においてはその他の領域と比較して局所的に膜厚が薄くなっている。第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと、酸化物半導体層４０３と、が接する領域は、酸化物半導体層４０３とゲート電極４０１とが重畳する領域にある。すなわち、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂは、酸化物半導体層４０３の平坦な面（ゲート電極４０１上面と略平行な面）上に形成される。したがって、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の段差を覆うことがないため、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのカバレッジ不良を防止することができる。
【００７６】
また、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の平坦な面上に形成されるため、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂにおいて、酸化物半導体層４０３において電界の集中しうる局所的に膜厚の薄い領域と接することがなく、トランジスタ４２０の絶縁破壊耐圧を向上させることができる。
【００７７】
また、トランジスタ４２０において、酸化物半導体層４０３のチャネル長（Ｌ）方向（キャリアの流れる方向）の長さは、ゲート電極４０１のチャネル長方向の長さよりも大きく、酸化物半導体層４０３は、ゲート絶縁層４０２を介してゲート電極４０１を覆っている。また、第２のドレイン電極４０７ｂは、ゲート電極４０１と重畳する領域を有しており、該領域において、第２のドレイン電極４０７ｂとゲート電極４０１との間には、酸化物半導体層４０３が設けられている。すなわち、ゲート電極４０１のチャネル幅（Ｗ）方向の第２のドレイン電極４０７ｂ側の端部は、ゲート絶縁層４０２を介して酸化物半導体層４０３に覆われている。
【００７８】
これによって、トランジスタ４２０において、第１のドレイン電極４０５ｂとゲート電極４０１との間、および、第２のドレイン電極４０７ｂとゲート電極４０１との間、には、酸化物半導体層４０３が設けられることとなる。高電界が印加される第１のドレイン電極および第２のドレイン電極と、ゲート電極と、の間に高い絶縁破壊耐圧を有する酸化物半導体層４０３を設けることで、第１のドレイン電極または第２のドレイン電極と、ゲート電極との間における電流の発生を防止することができるため、トランジスタ４２０の劣化、または破壊を抑制することができる。
【００７９】
トランジスタ４２０において、第１の導電層４０４および第２の導電層４０７ｃは、第２のゲート電極（所謂バックゲート電極）として機能させることができる。第１の導電層４０４は、第１のドレイン電極４０５ｂと重畳しない位置に設けるのが好ましく、第１のソース電極４０５ａと第１のドレイン電極４０５ｂの間の領域上であって、第１の絶縁層４０６ａの平坦な面（ゲート電極４０１上面と略平行な面）上に形成するのがより好ましい。
【００８０】
第１の導電層４０４を、第１の絶縁層４０６ａの平坦な面（ゲート電極４０１の上面と略平行な面）に形成することで、第１の導電層４０４のカバレッジ不良を防止することができる。また、第１の導電層４０４が、第１の絶縁層４０６ａにおいて局所的に膜厚の薄い領域（第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂの端部等を覆う領域）と接することがないため、トランジスタ４２０の絶縁破壊耐圧を向上させることができる。また、第１のドレイン電極４０５ｂと、第１の導電層４０４とが重畳しないことで、少なくとも高電界が印加されるドレイン電極側での電界の集中を抑制することができる。
【００８１】
さらに、第１の導電層４０４と、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと、または、第１の導電層４０４と、第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂと、を同じレイヤーに配置せず、第１の絶縁層４０６ａおよび第２の絶縁層４０６ｂを設けることで、第１のドレイン電極または第２のドレイン電極とバックゲート電極との間における電流の発生を抑制することができるため、トランジスタ４２０の劣化、または破壊を抑制することができる。
【００８２】
以下に、上記半導体装置の作製方法の一例について、図４を参照して説明する。
【００８３】
まず、図２（Ａ）乃至図２（Ｃ）で示した工程と同様に、絶縁表面を有する基板４００上に、ゲート電極４０１と、ゲート電極４０１を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３に接して設けられた第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと、を形成する。その後、酸化物半導体層４０３、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂ等を覆う第１の絶縁層４０６ａを形成する。次いで、第１の絶縁層４０６ａ上に導電層を形成し、該導電層を選択的にエッチングして、第１の導電層４０４を形成する（図４（Ａ）参照）。第１の導電層４０４は、第１のドレイン電極４０５ｂと重畳しない位置に設けるのが好ましく、第１のソース電極４０５ａと第１のドレイン電極４０５ｂの間の領域上であって、第１の絶縁層４０６ａの平坦な面上に形成するのが好ましい。
【００８４】
第１の絶縁層４０６ａは、図２で示した絶縁層４０６と同様に、ＰＶＤ法やＣＶＤ法などを用いて形成することができ、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いることができる。なお、第１の絶縁層４０６ａは、単層構造としても良いし、２層以上の積層構造としても良い。
【００８５】
また、第１の絶縁層４０６ａの形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、第１の絶縁層４０６ａが酸素を含む場合、脱水化処理または脱水素化処理された酸化物半導体層４０３に酸素を供給し、該酸化物半導体層４０３の酸素欠損を補填して、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。なお、第２の熱処理のタイミングはこれに限定されない。
【００８６】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層４０３を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【００８７】
このように高純度化され、真性化された酸化物半導体層４０３を用いることで、トランジスタのオフ電流を十分に低減することができる。さらに、酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きく熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、且つ高い絶縁破壊耐圧を得ることが可能である。
【００８８】
第１の導電層４０４は、第１の絶縁層４０６ａ上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。第１の導電層４０４となる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂの場合と同様であり、これらの記載を参酌することができる。
【００８９】
次いで、第１の導電層４０４等を覆う第２の絶縁層４０６ｂを形成する。その後、第２の絶縁層４０６ｂに、または、第２の絶縁層４０６ｂと第１の絶縁層４０６ａの積層に、第１の導電層４０４、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂへと達する開口部をそれぞれ形成する。次いで、第２の絶縁層４０６ｂ上に導電層を形成し、該導電層を選択的にエッチングして、第２のソース電極４０７ａ、第２のドレイン電極４０７ｂ、および第２の導電層４０７ｃを形成する（図４（Ｂ）参照）。
【００９０】
第２の絶縁層４０６ｂは、第１の絶縁層４０６ａと同様の材料および同様の成膜方法を用いて作製することができる。詳細は、第１の絶縁層４０６ａの記載を参酌することができる。なお、第２の絶縁層４０６ｂは、単層構造としても良いし、２層以上の積層構造としても良い。
【００９１】
第２のソース電極４０７ａ、第２のドレイン電極４０７ｂ、および第２の導電層４０７ｃは、第２の絶縁層４０６ｂ上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。第２のソース電極４０７ａ、第２のドレイン電極４０７ｂ、および第２の導電層４０７ｃとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂの場合と同様であり、これらの記載を参酌することができる。
【００９２】
以上により、トランジスタ４２０が完成する。
【００９３】
本実施の形態で示すトランジスタ４１０およびトランジスタ４２０は、駆動時に高電界が印加される第１のドレイン電極を、平坦な面上に形成することで第１のドレイン電極のカバレッジ不良を防止している。これによって、第１のドレイン電極において局所的に膜厚の薄い領域が形成されることがなく、該膜厚の薄い領域に電界が集中することに起因するトランジスタの破壊を防止することができる。
【００９４】
また、本実施の形態で示すトランジスタ４１０およびトランジスタ４２０は、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部が、ゲート絶縁層を介して酸化物半導体層で覆われている。酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きいため、高い絶縁破壊耐圧を有し、酸化物半導体層をゲート電極とドレイン電極との間に配置することで、電界の回り込みを抑制することが可能である。さらに、酸化物半導体は、熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、高い信頼性を得ることが可能である。また、高純度化され、真性化された酸化物半導体層４０３を用いることで、トランジスタのオフ電流を十分に低減することができる。
【００９５】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて用いることができる。
【００９６】
（実施の形態２）
本実施の形態では、上記実施の形態１とは異なる半導体装置の構成について、図５乃至図７を参照して説明する。なお、実施の形態１と同一部分または同様な機能を有する部分については、その詳細な説明は省略する。
【００９７】
図５（Ａ）は、トランジスタ４５０の平面図であり、図５（Ｂ）は、図５（Ａ）におけるＩ−Ｊの断面図である。
【００９８】
図５に示すトランジスタ４５０は、基板４００上に、ゲート電極４０１と、ゲート電極４０１を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３と接して設けられた複数（図５においては３つ）の第１のソース電極４０５ａおよび複数（図５においては４つ）の第１のドレイン電極４０５ｂと、酸化物半導体層４０３、複数の第１のソース電極４０５ａおよび複数の第１のドレイン電極４０５ｂを覆う絶縁層４０６と、絶縁層４０６上に設けられた第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂと、を有する。絶縁層４０６は、複数の第１のソース電極４０５ａおよび複数の第１のドレイン電極４０５ｂと重畳する領域にそれぞれ開口部（コンタクトホール）を有し、該開口部において、第２のソース電極４０７ａは、第１のソース電極４０５ａのそれぞれと電気的に接続し、また、第２のドレイン電極４０７ｂは、第１のドレイン電極４０５ｂのそれぞれと電気的に接続している。
【００９９】
図５に示すように、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂを、それぞれ複数設けることで、トランジスタ４５０における実効的なチャネル幅を増加させることができる。なお、各々の第１のソース電極４０５ａには、第２のソース電極４０７ａを通じて同電位が印加され、また、各々の第１のドレイン電極４０５ｂには、第２のドレイン電極４０７ｂを通じて同電位が印加される。
【０１００】
図５に示すトランジスタ４５０において、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれと、酸化物半導体層４０３と、が接する領域は、酸化物半導体層４０３とゲート電極４０１とが重畳する領域にある。すなわち、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれは、酸化物半導体層４０３の平坦な面（ゲート電極４０１上面と略平行な面）上に形成される。したがって、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の段差を覆うことがないため、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのカバレッジ不良を防止することができる。また、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂは、酸化物半導体層４０３において電界の集中しうる局所的に膜厚の薄い領域と接することがないため、トランジスタ４５０の絶縁破壊耐圧を向上させることができる。
【０１０１】
また、トランジスタ４５０において、酸化物半導体層４０３のチャネル長（Ｌ）方向（キャリアの流れる方向）の長さは、ゲート電極４０１のチャネル長方向の長さよりも大きく、酸化物半導体層４０３は、チャネル長方向においてゲート絶縁層４０２を介してゲート電極４０１を覆っている。また、第２のドレイン電極４０７ｂは、ゲート電極４０１と重畳する領域を有しており、該領域において、第２のドレイン電極４０７ｂとゲート電極４０１との間には、酸化物半導体層４０３が設けられている。すなわち、ゲート電極４０１のチャネル幅（Ｗ）方向における第２のドレイン電極４０７ｂ側の端部は、ゲート絶縁層４０２を介して酸化物半導体層４０３に覆われている。
【０１０２】
これによって、トランジスタ４５０において、第１のドレイン電極４０５ｂとゲート電極４０１との間、および、第２のドレイン電極４０７ｂとゲート電極４０１との間、には、酸化物半導体層４０３が設けられることとなる。酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きいため、高い絶縁破壊耐圧を有している。高電界が印加される第１のドレイン電極および第２のドレイン電極と、ゲート電極と、の間に高い絶縁破壊耐圧を有する酸化物半導体層４０３を設けることで、第１のドレイン電極または第２のドレイン電極とゲート電極との間における電流の発生を防止することができるため、トランジスタ４５０の劣化、または破壊を抑制することができる。
【０１０３】
なお、トランジスタ４５０の作製方法は、トランジスタ４１０の作製方法を参酌することができる。
【０１０４】
〈変形例１〉
次に、図５に示す半導体装置の他の構成について、図６を参照して説明する。
【０１０５】
図６（Ａ）は、トランジスタ４６０の平面図であり、図６（Ｂ）は、図６（Ａ）におけるＫ−Ｌの断面図である。
【０１０６】
図６に示すトランジスタ４６０は、基板４００上に、ゲート電極４０１と、ゲート電極４０１を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３と接して設けられた複数の第１のソース電極４０５ａおよび複数の第１のドレイン電極４０５ｂと、酸化物半導体層４０３、複数の第１のソース電極４０５ａおよび複数の第１のドレイン電極４０５ｂを覆う第１の絶縁層４０６ａと、第１の絶縁層４０６ａ上に設けられた第１の導電層４０４と、第１の導電層４０４を覆う第２の絶縁層４０６ｂと、第２の絶縁層４０６ｂ上に設けられた第２のソース電極４０７ａ、第２のドレイン電極４０７ｂおよび第２の導電層４０７ｃと、を有する。第１の絶縁層４０６ａは、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと重畳する領域にそれぞれ開口部（コンタクトホール）を有し、第２の絶縁層４０６ｂは、第１のソース電極４０５ａ、第１のドレイン電極４０５ｂおよび第１の導電層４０４と重畳する領域にそれぞれ開口部を有する。第２の絶縁層４０６ｂに設けられた開口部において、第１の導電層４０４と第２の導電層４０７ｃとは、電気的に接続している。さらに、第１の絶縁層４０６ａおよび第２の絶縁層４０６ｂに設けられた開口部において、第１のソース電極４０５ａのそれぞれと第２のソース電極４０７ａとは、電気的に接続し、また、第１のドレイン電極４０５ｂのそれぞれと第２のドレイン電極４０７ｂとは、電気的に接続している。
【０１０７】
図６に示すように、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂを、それぞれ複数設けることで、トランジスタ４６０における実効的なチャネル幅を増加させることができるため、電界の集中を緩和させることが可能となる。なお、各々の第１のソース電極４０５ａには、第２のソース電極４０７ａを通じて同電位が印加され、また、各々の第１のドレイン電極４０５ｂには、第２のドレイン電極４０７ｂを通じて同電位が印加される。
【０１０８】
図６に示すトランジスタ４６０において、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれと、酸化物半導体層４０３と、が接する領域は、酸化物半導体層４０３とゲート電極４０１とが重畳する領域にある。すなわち、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれは、酸化物半導体層４０３の平坦な面（ゲート電極４０１上面と略平行な面）上に形成される。したがって、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の段差を覆うことがないため、各第１のソース電極４０５ａおよび各第１のドレイン電極４０５ｂにおけるカバレッジ不良を防止することができる。また、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれが、酸化物半導体層４０３の平坦な面上に形成されるため、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂは、酸化物半導体層４０３において電界の集中しうる局所的に膜厚の薄い領域と接することがなく、トランジスタ４６０の絶縁破壊耐圧を向上させることができる。
【０１０９】
また、トランジスタ４６０において、酸化物半導体層４０３のチャネル長（Ｌ）方向（キャリアの流れる方向）の長さは、ゲート電極４０１のチャネル長方向の長さよりも大きく、酸化物半導体層４０３は、ゲート絶縁層４０２を介してゲート電極４０１を覆っている。また、第２のドレイン電極４０７ｂは、ゲート電極４０１と重畳する領域を有しており、該領域において、第２のドレイン電極４０７ｂとゲート電極４０１との間には、酸化物半導体層４０３が設けられている。すなわち、ゲート電極４０１のチャネル幅（Ｗ）方向の第２のドレイン電極４０７ｂ側の端部は、ゲート絶縁層４０２を介して酸化物半導体層４０３に覆われている。
【０１１０】
これによって、トランジスタ４６０において、第１のドレイン電極４０５ｂのそれぞれとゲート電極４０１との間、および、第２のドレイン電極４０７ｂとゲート電極４０１との間、には、酸化物半導体層４０３が設けられることとなる。高電界が印加される第１のドレイン電極および第２のドレイン電極と、ゲート電極と、の間に高い絶縁破壊耐圧を有する酸化物半導体層４０３を設けることで、第１のドレイン電極または第２のドレイン電極とゲート電極との間における電流の発生を防止することができるため、トランジスタ４６０の劣化、または破壊を抑制することができる。
【０１１１】
トランジスタ４６０において、第１の導電層４０４および第２の導電層４０７ｃは、第２のゲート電極（所謂バックゲート電極）として機能させることができる。第１の導電層４０４は、第１の絶縁層４０６ａの平坦な面（ゲート電極４０１上面と略平行な面）上に形成するのが好ましい。第１の導電層４０４を、第１の絶縁層４０６ａの平坦な面に形成することで、第１の導電層４０４のカバレッジ不良を防止することができる。また、第１の導電層４０４は、第１の絶縁層４０６ａにおいて局所的に膜厚の薄い領域と接することがないため、トランジスタ４６０の絶縁破壊耐圧を向上させることができる。また、リーク電流を抑制するために、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれを囲むように第１の導電層４０４を配置するのが好ましい。
【０１１２】
さらに、トランジスタ４６０においては、第１の導電層４０４と、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂとを、同じレイヤーに配置せず、また、第１の導電層４０４と、第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂとを同じレイヤーに配置せずに、第１の絶縁層４０６ａおよび第２の絶縁層４０６ｂを設けている。これによって、第１のドレイン電極または第２のドレイン電極からバックゲート電極への電界の回り込みを抑制することができるため、トランジスタ４６０の劣化、または破壊を抑制することができる。
【０１１３】
なお、トランジスタ４６０の作製方法は、トランジスタ４２０の作製方法を参酌することができる。
【０１１４】
〈変形例２〉
次に、図５に示す半導体装置の他の構成について、図７を参照して説明する。
【０１１５】
図７（Ａ）は、トランジスタ４７０の平面図であり、図７（Ｂ）は、図７（Ａ）におけるＭ−Ｎの断面図である。
【０１１６】
図７に示すトランジスタ４７０は、図６に示すトランジスタ４６０と同様の構成を有する。すなわち、トランジスタ４７０は、基板４００上に、ゲート電極４０１と、ゲート電極４０１を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３と接して設けられた複数の第１のソース電極４０５ａおよび複数の第１のドレイン電極４０５ｂと、酸化物半導体層４０３、複数の第１のソース電極４０５ａおよび複数の第１のドレイン電極４０５ｂを覆う第１の絶縁層４０６ａと、第１の絶縁層４０６ａ上に設けられた第１の導電層４０４と、第１の導電層４０４を覆う第２の絶縁層４０６ｂと、第２の絶縁層４０６ｂ上に設けられた第２のソース電極４０７ａ、第２のドレイン電極４０７ｂおよび第２の導電層４０７ｃと、を有する。
【０１１７】
図７に示すトランジスタ４７０と、図６に示すトランジスタ４６０の相違は、第１の導電層４０４の配置である。トランジスタ４６０においては、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれを囲むように第１の導電層４０４を配置する例を示したが、トランジスタ４７０において、第１の導電層４０４は、複数の第１のソース電極４０５ａのそれぞれを囲み、且つ、第２のドレイン電極４０７ｂと重畳しない形状に配置されている。第１の導電層４０４を図７のように配置することで、リーク電流の抑制を図ると共に、ドレイン電極とバックゲート電極間に存在する層間膜（ここでは、第１の絶縁層４０６ａおよび第２の絶縁層４０６ｂ）への電界の集中を防止することができるため、トランジスタ４７０の劣化、または、トランジスタ４７０の破壊をより防止することが可能となる。
【０１１８】
なお、開示する発明の本質は、第１のソース電極および第１のドレイン電極を平坦な面上に形成し、且つ、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部を、ゲート絶縁層を介して酸化物半導体層で覆うことによって、トランジスタの耐圧を向上させることにあるため、各電極の個数または配置等は、実施の形態１または実施の形態２の例示に限られるものではないことを付記する。
【０１１９】
本実施の形態で示すトランジスタ４５０乃至トランジスタ４７０は、駆動時に高電界が印加される第１のドレイン電極を、酸化物半導体層の平坦な面上に形成することで第１のドレイン電極のカバレッジ不良を防止している。また、第１のドレイン電極が、酸化物半導体層４０３において局所的に膜厚の薄い領域と接することがないため、該膜厚の薄い領域への電界の集中に起因するトランジスタの破壊を防止することができる。
【０１２０】
また、本実施の形態で示すトランジスタ４５０乃至トランジスタ４７０は、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部が、ゲート絶縁層を介して酸化物半導体層で覆われている。酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きいため、高い絶縁破壊耐圧を有し、酸化物半導体層をゲート電極とドレイン電極との間に配置することで、電界の回り込みを抑制することが可能である。さらに、酸化物半導体は、熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、高い信頼性を得ることが可能である。また、高純度化され、真性化された酸化物半導体層４０３を用いることで、トランジスタのオフ電流を十分に低減することができる。
【０１２１】
本実施の形態は、他の実施の形態と自由に組み合わせて用いることができる。
【０１２２】
（実施の形態３）
上記実施の形態で示したトランジスタを用いて、様々な半導体装置を作製することができる。例えば、電圧変動が大きい電圧から安定した値の電源電圧を生成する場合、または複数の異なる値の電源電圧が必要となる場合などに、ある値の直流電圧を別の値の直流電圧に変換する回路（直流変換回路またはＤＣ−ＤＣコンバータともいう）を用いることができる。上記実施の形態で示したトランジスタは、絶縁破壊耐圧を向上させたトランジスタであるため、該トランジスタを適用することで、信頼性の高い直流変換回路を構成することができる。
【０１２３】
さらに、該トランジスタを適用した直流変換回路は、他の様々な蓄電装置と組み合わせて電源回路を構成することができる。本実施の形態では、上記実施の形態で示したトランジスタを用いた電源回路について説明する。
【０１２４】
本実施の形態の電源回路の構成の一例について図８を用いて説明する。図８は、本実施の形態の電源回路の構成の一例を示すブロック図である。
【０１２５】
図８に示す電源回路は、蓄電装置６０１と、直流変換回路６０２と、を有する。
【０１２６】
蓄電装置６０１は、電力を供給する機能を有する。蓄電装置６０１としては、例えば光電変換装置、リチウムイオン二次電池、リチウムイオンキャパシタ、電気二重層キャパシタ、およびレドックスキャパシタのいずれか一つまたは複数などを用いることができる。例えばリチウムイオン二次電池およびリチウムイオンキャパシタを併用することにより、高速充放電が可能であり、且つ長時間電源を供給することが可能な蓄電装置にすることができる。なお、リチウムイオン二次電池に限定されず、蓄電装置６０１として、他のアルカリ金属イオンまたはアルカリ土類金属イオンなどを可動イオンとして用いた二次電池を用いてもよい。また、リチウムイオンキャパシタに限定されず、蓄電装置６０１として、他のアルカリ金属イオンまたはアルカリ土類金属イオンなどを可動イオンとして用いたキャパシタを用いてもよい。
【０１２７】
直流変換回路６０２は、蓄電装置６０１に電気的に接続される。直流変換回路６０２には、例えば上記実施の形態１または実施の形態２に記載のトランジスタを用いることができる。
【０１２８】
図８に示すように、本実施の形態の電源回路の一例は、蓄電装置および直流変換回路を有し、蓄電装置により供給された電力を直流変換回路により昇圧または降圧することにより、電源を供給する装置の仕様に適した値の電源電圧を生成するものである。また、本実施の形態の電源回路において、直流変換回路の一部として、上記実施の形態で示したトランジスタを用いることにより、電源回路の信頼性を向上させることができる。
【０１２９】
なお、本実施の形態は、他の実施の形態と適宜組み合わせまたは置き換えを行うことができる。
【０１３０】
（実施の形態４）
本実施の形態は、上記実施の形態３に示す電源回路を適用することができる電子機器の一例について図９を用いて説明する。
【０１３１】
図９（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。なお、図９（Ａ）に示すノート型のパーソナルコンピュータに供給する電源電圧を生成するために上記実施の形態３の電源回路を適用することができる。
【０１３２】
図９（Ｂ）は、携帯型情報端末であり、筐体２８００および筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８０１には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
【０１３３】
また、表示パネル２８０２はタッチパネルを備えており、図９（Ｂ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、図９（Ｂ）に示す携帯型情報端末は、太陽電池セル２８１０と、太陽電池セル２８１０から出力される電圧を各回路に必要な電圧に変換する直流変換回路と、を用いて構成される電源回路を実装し、電源回路は上記実施の形態３の電源回路を適用することができる。
【０１３４】
以上のように実施の形態３における電源回路は、様々電子機器に適用することができ、また、信頼性の高い電子機器を提供することができる。
【０１３５】
なお、本実施の形態は、他の実施の形態と適宜組み合わせまたは置き換えを行うことができる。
【符号の説明】
【０１３６】
４００ 基板
４０１ ゲート電極
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０４ 第１の導電層
４０５ａ 第１のソース電極
４０５ｂ 第１のドレイン電極
４０６ 絶縁層
４０６ａ 第１の絶縁層
４０６ｂ 第２の絶縁層
４０７ａ 第２のソース電極
４０７ｂ 第２のドレイン電極
４０７ｃ 第２の導電層
４１０ トランジスタ
４２０ トランジスタ
４５０ トランジスタ
４６０ トランジスタ
４７０ トランジスタ
６０１ 蓄電装置
６０２ 直流変換回路
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
【技術分野】
【０００１】
本発明は、半導体装置に関する。また、半導体装置を具備する電子機器に関する。
【０００２】
なお、本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、パワーデバイス、当該パワーデバイスを有する表示装置および集積回路等は半導体装置に含まれる。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタに適用可能な半導体薄膜としてシリコン系半導体が公知であるが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、大電力用途の半導体装置に用いるトランジスタは、ドレイン電極に１００Ｖ以上の高電圧が印加されるため、高い絶縁破壊耐圧が要求される。
【０００７】
トランジスタの高耐圧化を図る可能性のある半導体材料としては、例えば、炭化シリコンを挙げることができる。炭化シリコンは、Ｓｉ−Ｃ結合の原子間距離が約０．１８ｎｍと短く、結合エネルギーが高く、シリコンと比較して約３倍と大きなバンドギャップを有するため、半導体装置の耐圧向上、電力損失の低減などに有利であることが知られている。
【０００８】
ところが、炭化シリコンは、その性質上溶融させるのが困難であり、シリコンウェハの製造に用いられるチョクラルスキー法（ＣＺ法）などの生産性の高い方法を用いて製造することができないため、炭化シリコンを用いた半導体装置の実用化は遅れている。
【０００９】
上述した問題に鑑み、開示する発明の一態様では、生産性の高い半導体材料を用い、且つ耐圧性を向上させたトランジスタを提供することを課題の一とする。または、高耐圧のトランジスタを用いた大電力向けの半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
開示する発明の一態様は、トランジスタにおいて、高電界の印加されるドレイン電極を半導体層の平坦な面上に形成し、且つ、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部を、ゲート絶縁層を介して酸化物半導体層で覆うことによって、半導体装置の耐圧を向上させるものである。また、トランジスタの半導体層として、生産性が高く、且つ、絶縁破壊しにくい酸化物半導体を用いるものとする。
【００１１】
具体的には、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層に接して設けられた第１のソース電極および第１のドレイン電極と、酸化物半導体層、第１のソース電極および第１のドレイン電極を覆う絶縁層と、絶縁層上に設けられ、第１のソース電極または第１のドレイン電極とそれぞれ電気的に接続する、第２のソース電極および第２のドレイン電極と、を有し、第１のソース電極および第１のドレイン電極と、酸化物半導体層とが接する領域は、酸化物半導体層とゲート電極とが重畳する領域にあり、酸化物半導体層のチャネル長方向の長さは、ゲート電極のチャネル長方向の長さよりも大きく、第２のドレイン電極は、ゲート電極と重畳する領域を有し、該領域において、第２のドレイン電極とゲート電極との間には、少なくとも酸化物半導体層が設けられる半導体装置である。
【００１２】
また、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層に接して設けられた第１のソース電極および第１のドレイン電極と、酸化物半導体層、第１のソース電極および第１のドレイン電極を覆う第１の絶縁層と、第１の絶縁層上に設けられた第１の導電層と、第１の導電層を覆う第２の絶縁層と、第２の絶縁層上に設けられ、第１のソース電極と電気的に接続する第２のソース電極と、第１のドレイン電極と電気的に接続する第２のドレイン電極と、第１の導電層と電気的に接続する第２の導電層と、を有し、第１のソース電極および第１のドレイン電極と、酸化物半導体層とが接する領域は、酸化物半導体層とゲート電極とが重畳する領域にあり、酸化物半導体層のチャネル長方向の長さは、ゲート電極のチャネル長方向の長さよりも大きく、第２のドレイン電極は、ゲート電極と重畳する領域を有し、該領域において、第２のドレイン電極とゲート電極との間には、少なくとも酸化物半導体層が設けられる半導体装置である。
【００１３】
また、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層に接して設けられた複数の第１のソース電極および複数の第１のドレイン電極と、酸化物半導体層、複数の第１のソース電極および複数の第１のドレイン電極を覆う絶縁層と、絶縁層上に設けられ、第１のソース電極のそれぞれと電気的に接続する第２のソース電極と、第１のドレイン電極のそれぞれと電気的に接続する第２のドレイン電極と、を有し、第１のソース電極および第１のドレイン電極のそれぞれと、酸化物半導体層とが接する領域は、酸化物半導体層とゲート電極とが重畳する領域にあり、酸化物半導体層のチャネル長方向の長さは、ゲート電極のチャネル長方向の長さよりも大きく、第２のドレイン電極は、ゲート電極と重畳する領域を有し、該領域において、第２のドレイン電極とゲート電極との間には、少なくとも酸化物半導体層が設けられる半導体装置である。
【００１４】
また、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層に接して設けられた複数の第１のソース電極および複数の第１のドレイン電極と、酸化物半導体層、複数の第１のソース電極および複数の第１のドレイン電極を覆う第１の絶縁層と、第１の絶縁層上に設けられた第１の導電層と、第１の導電層を覆う第２の絶縁層と、第２の絶縁層上に設けられ、複数の第１のソース電極のそれぞれと電気的に接続する第２のソース電極と、複数の第１のドレイン電極のそれぞれと電気的に接続する第２のドレイン電極と、第１の導電層と電気的に接続する第２の導電層と、を有し、第１のソース電極および第１のドレイン電極のそれぞれと、酸化物半導体層とが接する領域は、酸化物半導体層とゲート電極とが重畳する領域にあり、酸化物半導体層のチャネル長方向の長さは、ゲート電極のチャネル長方向の長さよりも大きく、第２のドレイン電極は、ゲート電極と重畳する領域を有し、該領域において、第２のドレイン電極とゲート電極との間には、少なくとも酸化物半導体層が設けられる半導体装置である。
【００１５】
また、上記の半導体装置において、第１の導電層は、第２のドレイン電極と重畳しないのが好ましい。
【００１６】
大電力向けの半導体装置としては、例えば、パワーデバイスがあげられる。ここでパワーデバイスとは、電力変換などに用いられる半導体装置であって、高耐圧化、大電流化、高速化されたものをいう。パワーデバイスとしては、例えば、パワーＭＯＳＦＥＴを挙げることができる。パワーＭＯＳＦＥＴは、他のパワーデバイスと比較して、スイッチング速度が大きく、比較的低電圧での変換効率が高いという特徴を有している。
【発明の効果】
【００１７】
開示する発明の一態様により、耐圧性を向上させたトランジスタを提供することができる。または、該トランジスタを用いた大電力向けの半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】半導体装置の平面図および断面図。
【図２】半導体装置の作製工程を示す断面図。
【図３】半導体装置の平面図および断面図。
【図４】半導体装置の作製工程を示す断面図。
【図５】半導体装置の平面図および断面図。
【図６】半導体装置の平面図および断面図。
【図７】半導体装置の平面図および断面図。
【図８】電源回路を説明する図。
【図９】電子機器を説明する図。
【発明を実施するための形態】
【００１９】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２０】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されるものではない。
【００２１】
また、本明細書にて用いる「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
【００２２】
また、本明細書において電圧とは、二点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば、接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定をする場合を除き、電位を電圧と読み替えても良いし、電圧を電位と読み替えても良いこととする。
【００２３】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２４】
（実施の形態１）
本実施の形態では、半導体装置および半導体装置の作製方法の一形態を、図１乃至図４を用いて説明する。
【００２５】
図１（Ａ）は、トランジスタ４１０の平面図であり、図１（Ｂ）は、図１（Ａ）におけるＡ−Ｂの断面図であり、図１（Ｃ）は、図１（Ａ）におけるＣ−Ｄの断面図である。
【００２６】
図１に示すトランジスタ４１０は、基板４００上に、ゲート電極４０１と、ゲート電極４０１を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３と接して設けられた第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと、酸化物半導体層４０３、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂを覆う絶縁層４０６と、絶縁層４０６上に設けられた第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂと、を有する。絶縁層４０６は、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと重畳する領域にそれぞれ開口部（コンタクトホール）を有し、該開口部において、第１のソース電極４０５ａと第２のソース電極４０７ａとは、電気的に接続し、また、第１のドレイン電極４０５ｂと第２のドレイン電極４０７ｂとは、電気的に接続している。
【００２７】
図１に示すトランジスタ４１０において、酸化物半導体層４０３は、ゲート電極４０１の端部を覆う領域において段差を有しており、段差部分においてはその他の領域と比較して局所的に膜厚が薄くなっている。第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと、酸化物半導体層４０３と、が接する領域は、酸化物半導体層４０３とゲート電極４０１とが重畳する領域にある。すなわち、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂは、酸化物半導体層４０３の平坦な面（ゲート電極４０１上面と略平行な面）上に形成される。したがって、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の段差を覆うことがなく、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのカバレッジ不良を防止することができる。
【００２８】
また、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の段差と重畳して形成される場合、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂは、酸化物半導体層４０３において局所的に膜厚の薄い領域と接することとなる。この場合、膜厚の薄い領域では絶縁破壊耐圧が低いため、該領域に電界が集中してトランジスタの破壊の原因となることがある。特に、パワーデバイスを目的としてトランジスタを用いる場合、ドレイン電極には１００Ｖ以上の電圧がかかることがあるため、高電界による破壊の可能性が高い。しかしながら、本実施の形態で示すトランジスタ４１０は、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の平坦な面上に形成されるため、トランジスタ４１０の絶縁破壊耐圧を向上させることができる。
【００２９】
また、トランジスタ４１０において、酸化物半導体層４０３のチャネル長（Ｌ）方向（キャリアの流れる方向）の長さは、ゲート電極４０１のチャネル長方向の長さよりも大きく、酸化物半導体層４０３は、チャネル長方向においてゲート絶縁層４０２を介してゲート電極４０１を覆っている。また、第２のドレイン電極４０７ｂは、ゲート電極４０１と重畳する領域を有しており、該領域において、第２のドレイン電極４０７ｂとゲート電極４０１との間には、酸化物半導体層４０３が設けられている。すなわち、ゲート電極４０１のチャネル幅（Ｗ）方向における第２のドレイン電極４０７ｂ側の端部は、ゲート絶縁層４０２を介して酸化物半導体層４０３に覆われている。
【００３０】
これによって、トランジスタ４１０において、第１のドレイン電極４０５ｂとゲート電極４０１との間、および、第２のドレイン電極４０７ｂとゲート電極４０１との間、には、酸化物半導体層４０３が設けられることとなる。酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きいため、高い絶縁破壊耐圧を有している。高電界が印加される第１のドレイン電極および第２のドレイン電極と、ゲート電極と、の間に高い絶縁破壊耐圧を有する酸化物半導体層４０３を設けることで、第１のドレイン電極または第２のドレイン電極と、ゲート電極との間における電流の発生を防止することができるため、トランジスタ４１０の劣化、または破壊を抑制することができる。
【００３１】
以下に、上記半導体装置の作製方法の一例について、図２を参照して説明する。
【００３２】
まず、絶縁表面を有する基板４００上に導電層を形成し、該導電層を選択的にエッチングしてゲート電極４０１を形成する。
【００３３】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【００３４】
また、基板４００として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓性基板上に酸化物半導体膜を含むトランジスタを直接作製してもよい。
【００３５】
下地膜となる絶縁膜を基板４００とゲート電極４０１との間に設けてもよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、または酸化窒化シリコン膜から選ばれた一または複数の膜による積層構造により形成することができる。
【００３６】
また、ゲート電極４０１は、プラズマＣＶＤ法またはスパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。
【００３７】
次いで、ゲート電極４０１上に、ゲート絶縁層４０２を形成する（図２（Ａ）参照）。ゲート絶縁層４０２は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層４０２は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ガリウムなどを含むように形成するのが好適である。また、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を用いてもよい。ゲート絶縁層４０２は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されない。
【００３８】
次に、ゲート絶縁層４０２上に酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層４０３を形成する（図２（Ｂ）参照）。
【００３９】
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、単元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【００４０】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【００４１】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００４２】
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］（ｘ＝１、ｙ＝１）の組成比を有する酸化物半導体成膜用ターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］（ｘ＝１、ｙ＝０．５）の組成比を有する酸化物半導体成膜用ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］（ｘ＝１、ｙ＝２）の組成比を有する酸化物半導体成膜用ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ比］（ｘ＝０、ｙ＝１）の組成比を有する酸化物半導体成膜用ターゲットを用いることもできる。
【００４３】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００４４】
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。
【００４５】
酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
【００４６】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【００４７】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層の損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【００４８】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間の距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚のばらつきも小さくなるため好ましい。適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することができる。
【００４９】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えばゲート絶縁層４０２の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタは、スパッタターゲットにイオンを衝突させる方法を指すが、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【００５０】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
【００５１】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【００５２】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【００５３】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【００５４】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００５５】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【００５６】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、第１のソース電極等の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【００５７】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【００５８】
次に、酸化物半導体層４０３の上に導電層を形成し、該導電層を選択的にエッチングして、酸化物半導体層４０３とゲート電極４０１とが重畳する領域に、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂを形成する（図２（Ｃ）参照）。
【００５９】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００６０】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有する第１のソース電極４０５ａ、および第１のドレイン電極４０５ｂへの加工が容易であるというメリットがある。
【００６１】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００６２】
導電層のエッチングは、形成される第１のソース電極４０５ａ、および第１のドレイン電極４０５ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成される絶縁層４０６の被覆性を向上し、段切れを防止することができる。
【００６３】
次に、酸化物半導体層４０３、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂ等を覆う絶縁層４０６を形成し、絶縁層４０６において第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと重畳する領域にそれぞれ開口部を形成する。その後、絶縁層４０６上に導電層を形成し、該導電層を選択的にエッチングして、絶縁層４０６に設けられた開口部において第１のソース電極４０５ａと接続する第２のソース電極４０７ａと、第１のドレイン電極４０５ｂと接続する第２のドレイン電極４０７ｂと、をそれぞれ形成する（図２（Ｄ）参照）。
【００６４】
絶縁層４０６は、ＰＶＤ法やＣＶＤ法などを用いて形成することができ、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いることができる。なお、絶縁層４０６への開口部の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【００６５】
絶縁層４０６には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層４０６の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、絶縁層４０６は、単層構造としても良いし、２層以上の積層構造としても良い。
【００６６】
絶縁層４０６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、絶縁層４０６が酸素を含む場合、脱水化処理または脱水素化処理された酸化物半導体層４０３に酸素を供給し、該酸化物半導体層４０３の酸素欠損を補填して、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。また、第２の熱処理に加えて、または第２の熱処理に代えて、プラズマ処理によって酸素を供給してもよい。プラズマ処理としては、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式や、μ波（例えば周波数２．４５ＧＨｚ）の高密度プラズマを用いた方式等を適宜用いることができる。
【００６７】
なお、本実施の形態では、絶縁層４０６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂの形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【００６８】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層４０３を、その主成分以外の不純物が極力含まれないように高純度化することができる。酸化物半導体層４０３を高純度化することで、含有する水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。また、酸化物半導体層４０３のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
【００６９】
このように高純度化され、真性化された酸化物半導体層４０３を用いることで、トランジスタのオフ電流を十分に低減することができる。さらに、酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きく熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、且つ高い絶縁破壊耐圧を得ることが可能である。
【００７０】
第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂは、絶縁層４０６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂの場合と同様であり、これらの記載を参酌することができる。
【００７１】
以上により、トランジスタ４１０が完成する。
【００７２】
〈変形例〉
次に、図１に示す半導体装置の他の構成について、図３を参照して説明する。
【００７３】
図３（Ａ）は、トランジスタ４２０の平面図であり、図３（Ｂ）は、図３（Ａ）におけるＥ−Ｆの断面図であり、図３（Ｃ）は、図３（Ａ）におけるＧ−Ｈの断面図である。
【００７４】
図３に示すトランジスタ４２０は、基板４００上に、ゲート電極４０１と、ゲート電極４０１を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３と接して設けられた第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと、酸化物半導体層４０３、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂを覆う第１の絶縁層４０６ａと、第１の絶縁層４０６ａ上に設けられた第１の導電層４０４と、第１の導電層４０４を覆う第２の絶縁層４０６ｂと、第２の絶縁層４０６ｂ上に設けられた第２のソース電極４０７ａ、第２のドレイン電極４０７ｂおよび第２の導電層４０７ｃと、を有する。第１の絶縁層４０６ａは、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと重畳する領域にそれぞれ開口部（コンタクトホール）を有し、第２の絶縁層４０６ｂは、第１のソース電極４０５ａ、第１のドレイン電極４０５ｂおよび第１の導電層４０４と重畳する領域にそれぞれ開口部を有する。第２の絶縁層に設けられた開口部において、第１の導電層４０４と第２の導電層４０７ｃとは、電気的に接続している。さらに、第１の絶縁層４０６ａおよび第２の絶縁層４０６ｂに設けられた開口部において、第１のソース電極４０５ａと第２のソース電極４０７ａとは、電気的に接続し、また、第１のドレイン電極４０５ｂと第２のドレイン電極４０７ｂとは、電気的に接続している。
【００７５】
図３に示すトランジスタ４２０において、酸化物半導体層４０３は、ゲート電極４０１の端部を覆う領域において段差を有しており、段差部分においてはその他の領域と比較して局所的に膜厚が薄くなっている。第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと、酸化物半導体層４０３と、が接する領域は、酸化物半導体層４０３とゲート電極４０１とが重畳する領域にある。すなわち、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂは、酸化物半導体層４０３の平坦な面（ゲート電極４０１上面と略平行な面）上に形成される。したがって、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の段差を覆うことがないため、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのカバレッジ不良を防止することができる。
【００７６】
また、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の平坦な面上に形成されるため、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂにおいて、酸化物半導体層４０３において電界の集中しうる局所的に膜厚の薄い領域と接することがなく、トランジスタ４２０の絶縁破壊耐圧を向上させることができる。
【００７７】
また、トランジスタ４２０において、酸化物半導体層４０３のチャネル長（Ｌ）方向（キャリアの流れる方向）の長さは、ゲート電極４０１のチャネル長方向の長さよりも大きく、酸化物半導体層４０３は、ゲート絶縁層４０２を介してゲート電極４０１を覆っている。また、第２のドレイン電極４０７ｂは、ゲート電極４０１と重畳する領域を有しており、該領域において、第２のドレイン電極４０７ｂとゲート電極４０１との間には、酸化物半導体層４０３が設けられている。すなわち、ゲート電極４０１のチャネル幅（Ｗ）方向の第２のドレイン電極４０７ｂ側の端部は、ゲート絶縁層４０２を介して酸化物半導体層４０３に覆われている。
【００７８】
これによって、トランジスタ４２０において、第１のドレイン電極４０５ｂとゲート電極４０１との間、および、第２のドレイン電極４０７ｂとゲート電極４０１との間、には、酸化物半導体層４０３が設けられることとなる。高電界が印加される第１のドレイン電極および第２のドレイン電極と、ゲート電極と、の間に高い絶縁破壊耐圧を有する酸化物半導体層４０３を設けることで、第１のドレイン電極または第２のドレイン電極と、ゲート電極との間における電流の発生を防止することができるため、トランジスタ４２０の劣化、または破壊を抑制することができる。
【００７９】
トランジスタ４２０において、第１の導電層４０４および第２の導電層４０７ｃは、第２のゲート電極（所謂バックゲート電極）として機能させることができる。第１の導電層４０４は、第１のドレイン電極４０５ｂと重畳しない位置に設けるのが好ましく、第１のソース電極４０５ａと第１のドレイン電極４０５ｂの間の領域上であって、第１の絶縁層４０６ａの平坦な面（ゲート電極４０１上面と略平行な面）上に形成するのがより好ましい。
【００８０】
第１の導電層４０４を、第１の絶縁層４０６ａの平坦な面（ゲート電極４０１の上面と略平行な面）に形成することで、第１の導電層４０４のカバレッジ不良を防止することができる。また、第１の導電層４０４が、第１の絶縁層４０６ａにおいて局所的に膜厚の薄い領域（第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂの端部等を覆う領域）と接することがないため、トランジスタ４２０の絶縁破壊耐圧を向上させることができる。また、第１のドレイン電極４０５ｂと、第１の導電層４０４とが重畳しないことで、少なくとも高電界が印加されるドレイン電極側での電界の集中を抑制することができる。
【００８１】
さらに、第１の導電層４０４と、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと、または、第１の導電層４０４と、第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂと、を同じレイヤーに配置せず、第１の絶縁層４０６ａおよび第２の絶縁層４０６ｂを設けることで、第１のドレイン電極または第２のドレイン電極とバックゲート電極との間における電流の発生を抑制することができるため、トランジスタ４２０の劣化、または破壊を抑制することができる。
【００８２】
以下に、上記半導体装置の作製方法の一例について、図４を参照して説明する。
【００８３】
まず、図２（Ａ）乃至図２（Ｃ）で示した工程と同様に、絶縁表面を有する基板４００上に、ゲート電極４０１と、ゲート電極４０１を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３に接して設けられた第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと、を形成する。その後、酸化物半導体層４０３、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂ等を覆う第１の絶縁層４０６ａを形成する。次いで、第１の絶縁層４０６ａ上に導電層を形成し、該導電層を選択的にエッチングして、第１の導電層４０４を形成する（図４（Ａ）参照）。第１の導電層４０４は、第１のドレイン電極４０５ｂと重畳しない位置に設けるのが好ましく、第１のソース電極４０５ａと第１のドレイン電極４０５ｂの間の領域上であって、第１の絶縁層４０６ａの平坦な面上に形成するのが好ましい。
【００８４】
第１の絶縁層４０６ａは、図２で示した絶縁層４０６と同様に、ＰＶＤ法やＣＶＤ法などを用いて形成することができ、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いることができる。なお、第１の絶縁層４０６ａは、単層構造としても良いし、２層以上の積層構造としても良い。
【００８５】
また、第１の絶縁層４０６ａの形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、第１の絶縁層４０６ａが酸素を含む場合、脱水化処理または脱水素化処理された酸化物半導体層４０３に酸素を供給し、該酸化物半導体層４０３の酸素欠損を補填して、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。なお、第２の熱処理のタイミングはこれに限定されない。
【００８６】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層４０３を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【００８７】
このように高純度化され、真性化された酸化物半導体層４０３を用いることで、トランジスタのオフ電流を十分に低減することができる。さらに、酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きく熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、且つ高い絶縁破壊耐圧を得ることが可能である。
【００８８】
第１の導電層４０４は、第１の絶縁層４０６ａ上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。第１の導電層４０４となる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂの場合と同様であり、これらの記載を参酌することができる。
【００８９】
次いで、第１の導電層４０４等を覆う第２の絶縁層４０６ｂを形成する。その後、第２の絶縁層４０６ｂに、または、第２の絶縁層４０６ｂと第１の絶縁層４０６ａの積層に、第１の導電層４０４、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂへと達する開口部をそれぞれ形成する。次いで、第２の絶縁層４０６ｂ上に導電層を形成し、該導電層を選択的にエッチングして、第２のソース電極４０７ａ、第２のドレイン電極４０７ｂ、および第２の導電層４０７ｃを形成する（図４（Ｂ）参照）。
【００９０】
第２の絶縁層４０６ｂは、第１の絶縁層４０６ａと同様の材料および同様の成膜方法を用いて作製することができる。詳細は、第１の絶縁層４０６ａの記載を参酌することができる。なお、第２の絶縁層４０６ｂは、単層構造としても良いし、２層以上の積層構造としても良い。
【００９１】
第２のソース電極４０７ａ、第２のドレイン電極４０７ｂ、および第２の導電層４０７ｃは、第２の絶縁層４０６ｂ上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。第２のソース電極４０７ａ、第２のドレイン電極４０７ｂ、および第２の導電層４０７ｃとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂの場合と同様であり、これらの記載を参酌することができる。
【００９２】
以上により、トランジスタ４２０が完成する。
【００９３】
本実施の形態で示すトランジスタ４１０およびトランジスタ４２０は、駆動時に高電界が印加される第１のドレイン電極を、平坦な面上に形成することで第１のドレイン電極のカバレッジ不良を防止している。これによって、第１のドレイン電極において局所的に膜厚の薄い領域が形成されることがなく、該膜厚の薄い領域に電界が集中することに起因するトランジスタの破壊を防止することができる。
【００９４】
また、本実施の形態で示すトランジスタ４１０およびトランジスタ４２０は、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部が、ゲート絶縁層を介して酸化物半導体層で覆われている。酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きいため、高い絶縁破壊耐圧を有し、酸化物半導体層をゲート電極とドレイン電極との間に配置することで、電界の回り込みを抑制することが可能である。さらに、酸化物半導体は、熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、高い信頼性を得ることが可能である。また、高純度化され、真性化された酸化物半導体層４０３を用いることで、トランジスタのオフ電流を十分に低減することができる。
【００９５】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて用いることができる。
【００９６】
（実施の形態２）
本実施の形態では、上記実施の形態１とは異なる半導体装置の構成について、図５乃至図７を参照して説明する。なお、実施の形態１と同一部分または同様な機能を有する部分については、その詳細な説明は省略する。
【００９７】
図５（Ａ）は、トランジスタ４５０の平面図であり、図５（Ｂ）は、図５（Ａ）におけるＩ−Ｊの断面図である。
【００９８】
図５に示すトランジスタ４５０は、基板４００上に、ゲート電極４０１と、ゲート電極４０１を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３と接して設けられた複数（図５においては３つ）の第１のソース電極４０５ａおよび複数（図５においては４つ）の第１のドレイン電極４０５ｂと、酸化物半導体層４０３、複数の第１のソース電極４０５ａおよび複数の第１のドレイン電極４０５ｂを覆う絶縁層４０６と、絶縁層４０６上に設けられた第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂと、を有する。絶縁層４０６は、複数の第１のソース電極４０５ａおよび複数の第１のドレイン電極４０５ｂと重畳する領域にそれぞれ開口部（コンタクトホール）を有し、該開口部において、第２のソース電極４０７ａは、第１のソース電極４０５ａのそれぞれと電気的に接続し、また、第２のドレイン電極４０７ｂは、第１のドレイン電極４０５ｂのそれぞれと電気的に接続している。
【００９９】
図５に示すように、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂを、それぞれ複数設けることで、トランジスタ４５０における実効的なチャネル幅を増加させることができる。なお、各々の第１のソース電極４０５ａには、第２のソース電極４０７ａを通じて同電位が印加され、また、各々の第１のドレイン電極４０５ｂには、第２のドレイン電極４０７ｂを通じて同電位が印加される。
【０１００】
図５に示すトランジスタ４５０において、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれと、酸化物半導体層４０３と、が接する領域は、酸化物半導体層４０３とゲート電極４０１とが重畳する領域にある。すなわち、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれは、酸化物半導体層４０３の平坦な面（ゲート電極４０１上面と略平行な面）上に形成される。したがって、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の段差を覆うことがないため、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのカバレッジ不良を防止することができる。また、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂは、酸化物半導体層４０３において電界の集中しうる局所的に膜厚の薄い領域と接することがないため、トランジスタ４５０の絶縁破壊耐圧を向上させることができる。
【０１０１】
また、トランジスタ４５０において、酸化物半導体層４０３のチャネル長（Ｌ）方向（キャリアの流れる方向）の長さは、ゲート電極４０１のチャネル長方向の長さよりも大きく、酸化物半導体層４０３は、チャネル長方向においてゲート絶縁層４０２を介してゲート電極４０１を覆っている。また、第２のドレイン電極４０７ｂは、ゲート電極４０１と重畳する領域を有しており、該領域において、第２のドレイン電極４０７ｂとゲート電極４０１との間には、酸化物半導体層４０３が設けられている。すなわち、ゲート電極４０１のチャネル幅（Ｗ）方向における第２のドレイン電極４０７ｂ側の端部は、ゲート絶縁層４０２を介して酸化物半導体層４０３に覆われている。
【０１０２】
これによって、トランジスタ４５０において、第１のドレイン電極４０５ｂとゲート電極４０１との間、および、第２のドレイン電極４０７ｂとゲート電極４０１との間、には、酸化物半導体層４０３が設けられることとなる。酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きいため、高い絶縁破壊耐圧を有している。高電界が印加される第１のドレイン電極および第２のドレイン電極と、ゲート電極と、の間に高い絶縁破壊耐圧を有する酸化物半導体層４０３を設けることで、第１のドレイン電極または第２のドレイン電極とゲート電極との間における電流の発生を防止することができるため、トランジスタ４５０の劣化、または破壊を抑制することができる。
【０１０３】
なお、トランジスタ４５０の作製方法は、トランジスタ４１０の作製方法を参酌することができる。
【０１０４】
〈変形例１〉
次に、図５に示す半導体装置の他の構成について、図６を参照して説明する。
【０１０５】
図６（Ａ）は、トランジスタ４６０の平面図であり、図６（Ｂ）は、図６（Ａ）におけるＫ−Ｌの断面図である。
【０１０６】
図６に示すトランジスタ４６０は、基板４００上に、ゲート電極４０１と、ゲート電極４０１を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３と接して設けられた複数の第１のソース電極４０５ａおよび複数の第１のドレイン電極４０５ｂと、酸化物半導体層４０３、複数の第１のソース電極４０５ａおよび複数の第１のドレイン電極４０５ｂを覆う第１の絶縁層４０６ａと、第１の絶縁層４０６ａ上に設けられた第１の導電層４０４と、第１の導電層４０４を覆う第２の絶縁層４０６ｂと、第２の絶縁層４０６ｂ上に設けられた第２のソース電極４０７ａ、第２のドレイン電極４０７ｂおよび第２の導電層４０７ｃと、を有する。第１の絶縁層４０６ａは、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂと重畳する領域にそれぞれ開口部（コンタクトホール）を有し、第２の絶縁層４０６ｂは、第１のソース電極４０５ａ、第１のドレイン電極４０５ｂおよび第１の導電層４０４と重畳する領域にそれぞれ開口部を有する。第２の絶縁層４０６ｂに設けられた開口部において、第１の導電層４０４と第２の導電層４０７ｃとは、電気的に接続している。さらに、第１の絶縁層４０６ａおよび第２の絶縁層４０６ｂに設けられた開口部において、第１のソース電極４０５ａのそれぞれと第２のソース電極４０７ａとは、電気的に接続し、また、第１のドレイン電極４０５ｂのそれぞれと第２のドレイン電極４０７ｂとは、電気的に接続している。
【０１０７】
図６に示すように、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂを、それぞれ複数設けることで、トランジスタ４６０における実効的なチャネル幅を増加させることができるため、電界の集中を緩和させることが可能となる。なお、各々の第１のソース電極４０５ａには、第２のソース電極４０７ａを通じて同電位が印加され、また、各々の第１のドレイン電極４０５ｂには、第２のドレイン電極４０７ｂを通じて同電位が印加される。
【０１０８】
図６に示すトランジスタ４６０において、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれと、酸化物半導体層４０３と、が接する領域は、酸化物半導体層４０３とゲート電極４０１とが重畳する領域にある。すなわち、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれは、酸化物半導体層４０３の平坦な面（ゲート電極４０１上面と略平行な面）上に形成される。したがって、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂが、酸化物半導体層４０３の段差を覆うことがないため、各第１のソース電極４０５ａおよび各第１のドレイン電極４０５ｂにおけるカバレッジ不良を防止することができる。また、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれが、酸化物半導体層４０３の平坦な面上に形成されるため、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂは、酸化物半導体層４０３において電界の集中しうる局所的に膜厚の薄い領域と接することがなく、トランジスタ４６０の絶縁破壊耐圧を向上させることができる。
【０１０９】
また、トランジスタ４６０において、酸化物半導体層４０３のチャネル長（Ｌ）方向（キャリアの流れる方向）の長さは、ゲート電極４０１のチャネル長方向の長さよりも大きく、酸化物半導体層４０３は、ゲート絶縁層４０２を介してゲート電極４０１を覆っている。また、第２のドレイン電極４０７ｂは、ゲート電極４０１と重畳する領域を有しており、該領域において、第２のドレイン電極４０７ｂとゲート電極４０１との間には、酸化物半導体層４０３が設けられている。すなわち、ゲート電極４０１のチャネル幅（Ｗ）方向の第２のドレイン電極４０７ｂ側の端部は、ゲート絶縁層４０２を介して酸化物半導体層４０３に覆われている。
【０１１０】
これによって、トランジスタ４６０において、第１のドレイン電極４０５ｂのそれぞれとゲート電極４０１との間、および、第２のドレイン電極４０７ｂとゲート電極４０１との間、には、酸化物半導体層４０３が設けられることとなる。高電界が印加される第１のドレイン電極および第２のドレイン電極と、ゲート電極と、の間に高い絶縁破壊耐圧を有する酸化物半導体層４０３を設けることで、第１のドレイン電極または第２のドレイン電極とゲート電極との間における電流の発生を防止することができるため、トランジスタ４６０の劣化、または破壊を抑制することができる。
【０１１１】
トランジスタ４６０において、第１の導電層４０４および第２の導電層４０７ｃは、第２のゲート電極（所謂バックゲート電極）として機能させることができる。第１の導電層４０４は、第１の絶縁層４０６ａの平坦な面（ゲート電極４０１上面と略平行な面）上に形成するのが好ましい。第１の導電層４０４を、第１の絶縁層４０６ａの平坦な面に形成することで、第１の導電層４０４のカバレッジ不良を防止することができる。また、第１の導電層４０４は、第１の絶縁層４０６ａにおいて局所的に膜厚の薄い領域と接することがないため、トランジスタ４６０の絶縁破壊耐圧を向上させることができる。また、リーク電流を抑制するために、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれを囲むように第１の導電層４０４を配置するのが好ましい。
【０１１２】
さらに、トランジスタ４６０においては、第１の導電層４０４と、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂとを、同じレイヤーに配置せず、また、第１の導電層４０４と、第２のソース電極４０７ａおよび第２のドレイン電極４０７ｂとを同じレイヤーに配置せずに、第１の絶縁層４０６ａおよび第２の絶縁層４０６ｂを設けている。これによって、第１のドレイン電極または第２のドレイン電極からバックゲート電極への電界の回り込みを抑制することができるため、トランジスタ４６０の劣化、または破壊を抑制することができる。
【０１１３】
なお、トランジスタ４６０の作製方法は、トランジスタ４２０の作製方法を参酌することができる。
【０１１４】
〈変形例２〉
次に、図５に示す半導体装置の他の構成について、図７を参照して説明する。
【０１１５】
図７（Ａ）は、トランジスタ４７０の平面図であり、図７（Ｂ）は、図７（Ａ）におけるＭ−Ｎの断面図である。
【０１１６】
図７に示すトランジスタ４７０は、図６に示すトランジスタ４６０と同様の構成を有する。すなわち、トランジスタ４７０は、基板４００上に、ゲート電極４０１と、ゲート電極４０１を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３と接して設けられた複数の第１のソース電極４０５ａおよび複数の第１のドレイン電極４０５ｂと、酸化物半導体層４０３、複数の第１のソース電極４０５ａおよび複数の第１のドレイン電極４０５ｂを覆う第１の絶縁層４０６ａと、第１の絶縁層４０６ａ上に設けられた第１の導電層４０４と、第１の導電層４０４を覆う第２の絶縁層４０６ｂと、第２の絶縁層４０６ｂ上に設けられた第２のソース電極４０７ａ、第２のドレイン電極４０７ｂおよび第２の導電層４０７ｃと、を有する。
【０１１７】
図７に示すトランジスタ４７０と、図６に示すトランジスタ４６０の相違は、第１の導電層４０４の配置である。トランジスタ４６０においては、第１のソース電極４０５ａおよび第１のドレイン電極４０５ｂのそれぞれを囲むように第１の導電層４０４を配置する例を示したが、トランジスタ４７０において、第１の導電層４０４は、複数の第１のソース電極４０５ａのそれぞれを囲み、且つ、第２のドレイン電極４０７ｂと重畳しない形状に配置されている。第１の導電層４０４を図７のように配置することで、リーク電流の抑制を図ると共に、ドレイン電極とバックゲート電極間に存在する層間膜（ここでは、第１の絶縁層４０６ａおよび第２の絶縁層４０６ｂ）への電界の集中を防止することができるため、トランジスタ４７０の劣化、または、トランジスタ４７０の破壊をより防止することが可能となる。
【０１１８】
なお、開示する発明の本質は、第１のソース電極および第１のドレイン電極を平坦な面上に形成し、且つ、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部を、ゲート絶縁層を介して酸化物半導体層で覆うことによって、トランジスタの耐圧を向上させることにあるため、各電極の個数または配置等は、実施の形態１または実施の形態２の例示に限られるものではないことを付記する。
【０１１９】
本実施の形態で示すトランジスタ４５０乃至トランジスタ４７０は、駆動時に高電界が印加される第１のドレイン電極を、酸化物半導体層の平坦な面上に形成することで第１のドレイン電極のカバレッジ不良を防止している。また、第１のドレイン電極が、酸化物半導体層４０３において局所的に膜厚の薄い領域と接することがないため、該膜厚の薄い領域への電界の集中に起因するトランジスタの破壊を防止することができる。
【０１２０】
また、本実施の形態で示すトランジスタ４５０乃至トランジスタ４７０は、ゲート電極の、チャネル幅方向のドレイン電極側の端部、およびチャネル長方向の端部が、ゲート絶縁層を介して酸化物半導体層で覆われている。酸化物半導体は、エネルギーギャップが３．０ｅＶ〜３．５ｅＶと大きいため、高い絶縁破壊耐圧を有し、酸化物半導体層をゲート電極とドレイン電極との間に配置することで、電界の回り込みを抑制することが可能である。さらに、酸化物半導体は、熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタは、高温環境下でも特性の劣化を起こさず、高い信頼性を得ることが可能である。また、高純度化され、真性化された酸化物半導体層４０３を用いることで、トランジスタのオフ電流を十分に低減することができる。
【０１２１】
本実施の形態は、他の実施の形態と自由に組み合わせて用いることができる。
【０１２２】
（実施の形態３）
上記実施の形態で示したトランジスタを用いて、様々な半導体装置を作製することができる。例えば、電圧変動が大きい電圧から安定した値の電源電圧を生成する場合、または複数の異なる値の電源電圧が必要となる場合などに、ある値の直流電圧を別の値の直流電圧に変換する回路（直流変換回路またはＤＣ−ＤＣコンバータともいう）を用いることができる。上記実施の形態で示したトランジスタは、絶縁破壊耐圧を向上させたトランジスタであるため、該トランジスタを適用することで、信頼性の高い直流変換回路を構成することができる。
【０１２３】
さらに、該トランジスタを適用した直流変換回路は、他の様々な蓄電装置と組み合わせて電源回路を構成することができる。本実施の形態では、上記実施の形態で示したトランジスタを用いた電源回路について説明する。
【０１２４】
本実施の形態の電源回路の構成の一例について図８を用いて説明する。図８は、本実施の形態の電源回路の構成の一例を示すブロック図である。
【０１２５】
図８に示す電源回路は、蓄電装置６０１と、直流変換回路６０２と、を有する。
【０１２６】
蓄電装置６０１は、電力を供給する機能を有する。蓄電装置６０１としては、例えば光電変換装置、リチウムイオン二次電池、リチウムイオンキャパシタ、電気二重層キャパシタ、およびレドックスキャパシタのいずれか一つまたは複数などを用いることができる。例えばリチウムイオン二次電池およびリチウムイオンキャパシタを併用することにより、高速充放電が可能であり、且つ長時間電源を供給することが可能な蓄電装置にすることができる。なお、リチウムイオン二次電池に限定されず、蓄電装置６０１として、他のアルカリ金属イオンまたはアルカリ土類金属イオンなどを可動イオンとして用いた二次電池を用いてもよい。また、リチウムイオンキャパシタに限定されず、蓄電装置６０１として、他のアルカリ金属イオンまたはアルカリ土類金属イオンなどを可動イオンとして用いたキャパシタを用いてもよい。
【０１２７】
直流変換回路６０２は、蓄電装置６０１に電気的に接続される。直流変換回路６０２には、例えば上記実施の形態１または実施の形態２に記載のトランジスタを用いることができる。
【０１２８】
図８に示すように、本実施の形態の電源回路の一例は、蓄電装置および直流変換回路を有し、蓄電装置により供給された電力を直流変換回路により昇圧または降圧することにより、電源を供給する装置の仕様に適した値の電源電圧を生成するものである。また、本実施の形態の電源回路において、直流変換回路の一部として、上記実施の形態で示したトランジスタを用いることにより、電源回路の信頼性を向上させることができる。
【０１２９】
なお、本実施の形態は、他の実施の形態と適宜組み合わせまたは置き換えを行うことができる。
【０１３０】
（実施の形態４）
本実施の形態は、上記実施の形態３に示す電源回路を適用することができる電子機器の一例について図９を用いて説明する。
【０１３１】
図９（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。なお、図９（Ａ）に示すノート型のパーソナルコンピュータに供給する電源電圧を生成するために上記実施の形態３の電源回路を適用することができる。
【０１３２】
図９（Ｂ）は、携帯型情報端末であり、筐体２８００および筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８０１には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
【０１３３】
また、表示パネル２８０２はタッチパネルを備えており、図９（Ｂ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、図９（Ｂ）に示す携帯型情報端末は、太陽電池セル２８１０と、太陽電池セル２８１０から出力される電圧を各回路に必要な電圧に変換する直流変換回路と、を用いて構成される電源回路を実装し、電源回路は上記実施の形態３の電源回路を適用することができる。
【０１３４】
以上のように実施の形態３における電源回路は、様々電子機器に適用することができ、また、信頼性の高い電子機器を提供することができる。
【０１３５】
なお、本実施の形態は、他の実施の形態と適宜組み合わせまたは置き換えを行うことができる。
【符号の説明】
【０１３６】
４００ 基板
４０１ ゲート電極
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０４ 第１の導電層
４０５ａ 第１のソース電極
４０５ｂ 第１のドレイン電極
４０６ 絶縁層
４０６ａ 第１の絶縁層
４０６ｂ 第２の絶縁層
４０７ａ 第２のソース電極
４０７ｂ 第２のドレイン電極
４０７ｃ 第２の導電層
４１０ トランジスタ
４２０ トランジスタ
４５０ トランジスタ
４６０ トランジスタ
４７０ トランジスタ
６０１ 蓄電装置
６０２ 直流変換回路
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に設けられた酸化物半導体層と、
前記酸化物半導体層に接して設けられた第１のソース電極および第１のドレイン電極と、
前記酸化物半導体層、前記第１のソース電極および前記第１のドレイン電極を覆う絶縁層と、
前記絶縁層上に設けられ、前記第１のソース電極または前記第１のドレイン電極とそれぞれ電気的に接続する、第２のソース電極および第２のドレイン電極と、を有し、
前記第１のソース電極および前記第１のドレイン電極と、前記酸化物半導体層とが接する領域は、前記酸化物半導体層と前記ゲート電極とが重畳する領域にあり、
前記酸化物半導体層のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、
前記第２のドレイン電極は、前記ゲート電極と重畳する領域を有し、該領域において、前記第２のドレイン電極と前記ゲート電極との間には、少なくとも前記酸化物半導体層が設けられる半導体装置。
【請求項２】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に設けられた酸化物半導体層と、
前記酸化物半導体層に接して設けられた第１のソース電極および第１のドレイン電極と、
前記酸化物半導体層、前記第１のソース電極および前記第１のドレイン電極を覆う第１の絶縁層と、
前記第１の絶縁層上に設けられた第１の導電層と、
前記第１の導電層を覆う第２の絶縁層と、
前記第２の絶縁層上に設けられ、前記第１のソース電極と電気的に接続する第２のソース電極と、前記第１のドレイン電極と電気的に接続する第２のドレイン電極と、前記第１の導電層と電気的に接続する第２の導電層と、を有し、
前記第１のソース電極および前記第１のドレイン電極と、前記酸化物半導体層とが接する領域は、前記酸化物半導体層と前記ゲート電極とが重畳する領域にあり、
前記酸化物半導体層のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、
前記第２のドレイン電極は、前記ゲート電極と重畳する領域を有し、該領域において、前記第２のドレイン電極と前記ゲート電極との間には、少なくとも前記酸化物半導体層が設けられる半導体装置。
【請求項３】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に設けられた酸化物半導体層と、
前記酸化物半導体層に接して設けられた複数の第１のソース電極および複数の第１のドレイン電極と、
前記酸化物半導体層、前記複数の第１のソース電極および前記複数の第１のドレイン電極を覆う絶縁層と、
前記絶縁層上に設けられ、前記第１のソース電極のそれぞれと電気的に接続する第２のソース電極と、前記第１のドレイン電極のそれぞれと電気的に接続する第２のドレイン電極と、を有し、
前記第１のソース電極および前記第１のドレイン電極のそれぞれと、前記酸化物半導体層とが接する領域は、前記酸化物半導体層と前記ゲート電極とが重畳する領域にあり、
前記酸化物半導体層のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、
前記第２のドレイン電極は、前記ゲート電極と重畳する領域を有し、該領域において、前記第２のドレイン電極と前記ゲート電極との間には、少なくとも前記酸化物半導体層が設けられる半導体装置。
【請求項４】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に設けられた酸化物半導体層と、
前記酸化物半導体層に接して設けられた複数の第１のソース電極および複数の第１のドレイン電極と、
前記酸化物半導体層、前記複数の第１のソース電極および前記複数の第１のドレイン電極を覆う第１の絶縁層と、
前記第１の絶縁層上に設けられた第１の導電層と、
前記第１の導電層を覆う第２の絶縁層と、
前記第２の絶縁層上に設けられ、前記複数の第１のソース電極のそれぞれと電気的に接続する第２のソース電極と、前記複数の第１のドレイン電極のそれぞれと電気的に接続する第２のドレイン電極と、前記第１の導電層と電気的に接続する第２の導電層と、を有し、
前記第１のソース電極および前記第１のドレイン電極のそれぞれと、前記酸化物半導体層とが接する領域は、前記酸化物半導体層と前記ゲート電極とが重畳する領域にあり、
前記酸化物半導体層のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、
前記第２のドレイン電極は、前記ゲート電極と重畳する領域を有し、該領域において、前記第２のドレイン電極と前記ゲート電極との間には、少なくとも前記酸化物半導体層が設けられる半導体装置。
【請求項５】
前記第１の導電層は、前記第２のドレイン電極と重畳しない請求項４に記載の半導体装置。
【請求項１】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に設けられた酸化物半導体層と、
前記酸化物半導体層に接して設けられた第１のソース電極および第１のドレイン電極と、
前記酸化物半導体層、前記第１のソース電極および前記第１のドレイン電極を覆う絶縁層と、
前記絶縁層上に設けられ、前記第１のソース電極または前記第１のドレイン電極とそれぞれ電気的に接続する、第２のソース電極および第２のドレイン電極と、を有し、
前記第１のソース電極および前記第１のドレイン電極と、前記酸化物半導体層とが接する領域は、前記酸化物半導体層と前記ゲート電極とが重畳する領域にあり、
前記酸化物半導体層のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、
前記第２のドレイン電極は、前記ゲート電極と重畳する領域を有し、該領域において、前記第２のドレイン電極と前記ゲート電極との間には、少なくとも前記酸化物半導体層が設けられる半導体装置。
【請求項２】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に設けられた酸化物半導体層と、
前記酸化物半導体層に接して設けられた第１のソース電極および第１のドレイン電極と、
前記酸化物半導体層、前記第１のソース電極および前記第１のドレイン電極を覆う第１の絶縁層と、
前記第１の絶縁層上に設けられた第１の導電層と、
前記第１の導電層を覆う第２の絶縁層と、
前記第２の絶縁層上に設けられ、前記第１のソース電極と電気的に接続する第２のソース電極と、前記第１のドレイン電極と電気的に接続する第２のドレイン電極と、前記第１の導電層と電気的に接続する第２の導電層と、を有し、
前記第１のソース電極および前記第１のドレイン電極と、前記酸化物半導体層とが接する領域は、前記酸化物半導体層と前記ゲート電極とが重畳する領域にあり、
前記酸化物半導体層のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、
前記第２のドレイン電極は、前記ゲート電極と重畳する領域を有し、該領域において、前記第２のドレイン電極と前記ゲート電極との間には、少なくとも前記酸化物半導体層が設けられる半導体装置。
【請求項３】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に設けられた酸化物半導体層と、
前記酸化物半導体層に接して設けられた複数の第１のソース電極および複数の第１のドレイン電極と、
前記酸化物半導体層、前記複数の第１のソース電極および前記複数の第１のドレイン電極を覆う絶縁層と、
前記絶縁層上に設けられ、前記第１のソース電極のそれぞれと電気的に接続する第２のソース電極と、前記第１のドレイン電極のそれぞれと電気的に接続する第２のドレイン電極と、を有し、
前記第１のソース電極および前記第１のドレイン電極のそれぞれと、前記酸化物半導体層とが接する領域は、前記酸化物半導体層と前記ゲート電極とが重畳する領域にあり、
前記酸化物半導体層のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、
前記第２のドレイン電極は、前記ゲート電極と重畳する領域を有し、該領域において、前記第２のドレイン電極と前記ゲート電極との間には、少なくとも前記酸化物半導体層が設けられる半導体装置。
【請求項４】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層上に設けられた酸化物半導体層と、
前記酸化物半導体層に接して設けられた複数の第１のソース電極および複数の第１のドレイン電極と、
前記酸化物半導体層、前記複数の第１のソース電極および前記複数の第１のドレイン電極を覆う第１の絶縁層と、
前記第１の絶縁層上に設けられた第１の導電層と、
前記第１の導電層を覆う第２の絶縁層と、
前記第２の絶縁層上に設けられ、前記複数の第１のソース電極のそれぞれと電気的に接続する第２のソース電極と、前記複数の第１のドレイン電極のそれぞれと電気的に接続する第２のドレイン電極と、前記第１の導電層と電気的に接続する第２の導電層と、を有し、
前記第１のソース電極および前記第１のドレイン電極のそれぞれと、前記酸化物半導体層とが接する領域は、前記酸化物半導体層と前記ゲート電極とが重畳する領域にあり、
前記酸化物半導体層のチャネル長方向の長さは、前記ゲート電極のチャネル長方向の長さよりも大きく、
前記第２のドレイン電極は、前記ゲート電極と重畳する領域を有し、該領域において、前記第２のドレイン電極と前記ゲート電極との間には、少なくとも前記酸化物半導体層が設けられる半導体装置。
【請求項５】
前記第１の導電層は、前記第２のドレイン電極と重畳しない請求項４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−４５５２（Ｐ２０１２−４５５２Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１１−１１００３６（Ｐ２０１１−１１００３６）
【出願日】平成２３年５月１７日（２０１１．５．１７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２３年５月１７日（２０１１．５．１７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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